KR102650586B1 - 유동성 pecvd를 위한 낮은 증착 레이트들 - Google Patents

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Abstract

플라즈마의 간헐적 활성화를 포함하는 낮은 증착 레이트로 막을 증착하기 위한 PECVD 방법들이 개시된다. 유동성 막은 적어도 폴리실란 전구체 및 플라즈마 가스를 사용하여 증착될 수 있다. 개시되는 프로세스들의 증착 레이트는 500 Å/분 미만일 수 있다.

Description

유동성 PECVD를 위한 낮은 증착 레이트들
[0001] 본 개시내용은 일반적으로, 박막들을 증착하는 방법들에 관한 것이다. 특히, 본 개시내용은 비교적 낮은 레이트로 증착되는 유동성 막으로 좁은 트렌치들을 충전하기 위한 프로세스들에 관한 것이다.
[0002] 마이크로일렉트로닉스 디바이스 제작 시에, 많은 애플리케이션들에 대해 공극을 형성하지 않고 10:1보다 더 큰 종횡비(AR; aspect ratio)들을 갖는 좁은 트렌치들을 충전할 필요가 있다. 하나의 애플리케이션은 STI(shallow trench isolation)를 위한 것이다. 이러한 애플리케이션의 경우, 막은 매우 낮은 누설로 트렌치(예컨대, 2 미만의 습식 에칭 레이트 비(rate ratio)를 가짐) 전반에 걸쳐 고품질일 필요가 있다. 구조들의 치수들이 감소하고 종횡비들이 증가함에 따라, 증착된 직후의(as deposited) 유동성 막들의 후경화(post curing) 방법들이 어려워진다. 충전된 트렌치 전반에 걸쳐 다양한 조성(composition)을 갖는 막들이 야기된다.
[0003] 비정질 실리콘은, 다른 막들(예컨대, 실리콘 옥사이드, 실리콘 나이트라이드, 비정질 탄소 등)에 대해 우수한 에칭 선택비를 제공할 수 있기 때문에, 희생 층으로서 반도체 제작 프로세스들에서 폭넓게 사용되어왔다. 반도체 제작 시에 임계 치수(CD; critical dimension)들이 감소함에 따라, 고종횡비 갭들을 충전하는 것이 진보한 웨이퍼 제작을 위해 점점 더 민감해지고 있다. 현재의 금속 대체 게이트 프로세스들은 퍼니스 폴리-실리콘 또는 비정질 실리콘 더미 게이트를 수반한다. 시임(seam)이 프로세스의 성질으로 인해 Si 더미 게이트의 중간에 형성된다. 이 시임은 포스트 프로세스 동안 개방되어 구조 고장을 유발할 수 있다.
[0004] 비정질 실리콘(a-Si)의 종래의 PECVD(plasma-enhanced chemical vapor deposition)는 좁은 트렌치들의 최상부 상에 "버섯 형상" 막을 형성한다. 이는, 플라즈마가 깊은 트렌치들 내로 침투할 수 없기 때문이다. 그 결과, 최상부로부터 좁은 트렌치가 핀칭-오프(pinching-off)되어서, 트렌치의 최하부에 공극을 형성한다.
[0005] 유전체 막들(예컨대, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘-탄소-나이트라이드 등)을 위한 유동성 프로세스는 통상적으로 원격 플라즈마(RPS; remote plasma)를 사용하여 증착된다. RPS는 증착 챔버 외부에 반응성 라디칼들을 생성한다. 이어서, 반응성 라디칼들이 증착 챔버에 도입되고 실리콘을 함유하는 전구체들과 반응하여, 유동성 막이 증착된다.
[0006] 수소 이외의 어떤 원소들도 허용되지 않는 유동성 실리콘 막을 증착하기 위해, 수소 라디칼들이 유일한 선택이다. 그러나, 수소 라디칼들의 짧은 수명(life span)으로 인해, 많은 라디칼들이 원격 소스로부터 증착 챔버로의 이송 동안 퀀칭(quench)될 것이기 때문에, 원격 플라즈마를 이용하여 막을 증착하는 것은 난제일 수 있다.
[0007] 유동성 실리콘 막들을 증착하기 위한 다른 프로세스들은 다이렉트 CCP(direct CCP)를 사용한다. 그러나, 다이렉트 플라즈마가 사용될 때, 라디칼들의 밀도는 증가한다. CCP가 사용될 때, 이는 또한, 실리콘 함유 전구체들을 분해(break down)할 수 있다. 이에 따라서, 다이렉트 CCP 프로세스들의 증착 레이트는 보통, 원격 플라즈마 프로세스들과 비교할 때 훨씬 더 높다.
[0008] 유동성 프로세스들의 경우, 바람직한 두께를 달성하기 위해서 증착 레이트를 제어하는 것이 매우 중요할 수 있다. 두께는 증착 동안 막을 주기적으로 처리 및/또는 경화시키는 "증착/처리(dep/treat)" 프로세스에 중대할 수 있다. 증착/처리 프로세스들은 증착된 막의 특정 깊이에만 영향을 미칠 수 있는 처리들에 의존한다. 처리될 수 있는 것보다 더 많은 막이 증착되면, 불완전한 처리가 발생할 것이다.
[0009] 그러므로, PECVD에 의해 증착되는 유동성 막들의 두께의 더 나은 제어를 가능하게 하는 낮은 증착 레이트 프로세스들이 기술분야에서 필요하다.
[0010] 본 개시내용의 하나 이상의 실시예들은, 상부에 적어도 하나의 피처를 갖고 있는 기판 표면을 플라즈마 가스 및 폴리실란 전구체를 포함하는 반응물들에 동시에 노출시키는 단계를 포함하는 방법에 관한 것이다. 플라즈마를 형성하고 적어도 하나의 피처 내의 기판 표면 상에 유동성 막을 증착하기 위해, 플라즈마 가스는 규칙적인 간격으로 점화된다.
[0011] 본 개시내용의 부가적인 실시예들은, 상부에 적어도 하나의 피처를 갖고 있는 기판 표면을 플라즈마 가스 및 폴리실란 전구체를 포함하는 반응물들에 동시에 노출시키는 단계를 포함하는 방법에 관한 것이다. 플라즈마를 형성하고 적어도 하나의 피처 내의 기판 표면 상에 유동성 실리콘-함유 막을 증착하기 위해, 플라즈마 가스는 규칙적인 간격으로 점화된다. 규칙적인 간격은 40% 미만의 듀티 사이클을 갖는다. 유동성 실리콘-함유 막은 약 500 Å/분 이하의 레이트로 증착된다.
[0012] 본 개시내용의 추가적인 실시예들은, 상부에 적어도 하나의 피처를 갖고 있는 기판 표면을 플라즈마 가스 및 폴리실란 전구체를 포함하는 반응물들에 동시에 노출시키는 단계를 포함하는 방법에 관한 것이다. 폴리실란 전구체는 디실란, 트리실란, 테트라실란, 네오펜타실란 또는 사이클로헥사실란, TSA, TEOS, TRIES, TMOS, TRIMOS 중 하나 이상을 포함한다. 플라즈마 가스는 He, Ar, Kr, H2, N2, O2, O3 또는 NH3 중 하나 이상을 포함한다. 플라즈마를 형성하고 적어도 하나의 피처 내의 기판 표면 상에 유동성 막을 증착하기 위해, 플라즈마 가스는 규칙적인 간격으로 점화된다. 규칙적인 간격은 40% 미만의 듀티 사이클을 갖는다. 플라즈마는 약 200 W 이하의 전력을 갖는다. 막은 Si, SiN, SiO, SiC, SiCN, SiOC, SiON, SiCON 중 하나 이상을 포함한다. 기판 표면은 약 50 ℃ 이하의 온도로 유지된다. 유동성 막은 약 500 Å/분 이하의 레이트로 증착된다.
[0013] 본 발명의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략히 요약된 본 발명의 보다 상세한 설명은 실시예들을 참조로 하여 이루어질 수 있으며, 이러한 실시예들 중 일부는 첨부된 도면들에 예시된다. 그러나, 첨부된 도면들은 본 발명의 단지 통상적인 실시예들을 예시하므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0014] 도 1은 본 개시내용의 하나 이상의 실시예에 따른 기판 피처의 단면도를 도시하며; 그리고
[0015] 도 2는 상부에 유동성 막이 있는, 도 1의 기판 피처의 단면도를 도시한다.
[0016] 본 발명의 여러 예시적인 실시예들을 설명하기 전에, 본 발명은 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 발명은 다른 실시예들을 가능하게 하고, 다양한 방식들로 실시 또는 수행될 수 있다.
[0017] 본원에서 사용되는 바와 같은 "기판"은 제작 프로세스 동안 막 프로세싱이 수행되는 기판 상에 형성된 임의의 기판 또는 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라 실리콘, 실리콘 옥사이드, 스트레인드 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 옥사이드들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 그리고 금속들, 금속 나이트라이드들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함(이에 제한되지 않음)한다. 기판들은 기판 표면을 연마(polish), 에칭, 환원, 산화, 수산화, 어닐링, UV 경화, e-빔 경화 및/또는 베이킹하기 위한 전처리 프로세스에 노출될 수 있다. 기판 표면 자체에 대해 바로 막 프로세싱하는 것에 부가하여, 본 발명에서, 개시되는 막 프로세싱 단계들 중 임의의 단계는 또한, 아래에서 더 상세히 개시되는 바와 같이 기판 상에 형성된 하부층(underlayer)에 대해 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하는 것으로 의도된다. 따라서, 예컨대, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면은 기판 표면이 된다.
[0018] 본 개시내용의 실시예들은 낮은 증착 레이트로 막(예컨대, 유동성 실리콘-함유 막)을 증착하는 방법들을 제공한다. 일부 실시예들은 유리하게, 순환 증착-처리 프로세스들에서 더 쉬운 두께 제어를 제공하는 낮은 증착 레이트들을 제공한다. 일부 실시예들은 유리하게, 작은 치수들을 갖는 고 AR 트렌치들에 무-시임(seam-free) 고품질 비정질 실리콘-함유 막들을 제공한다.
[0019] 본 개시내용의 하나 이상의 실시예들은 규칙적인 간격으로 점화되는 플라즈마를 사용하여 유동성 막이 증착되는 프로세스들에 관한 것이다. 달리 말하면, 플라즈마는 간헐적으로만 적용된다. 막들은 저온(예컨대, 50 ℃ 미만)에서 폴리실란 전구체와 함께 PECVD(plasma enhanced chemical vapor deposition)를 사용하여 증착될 수 있다. 프로세스에 대한 플라즈마 전력은, 반응 속도(reaction kinetics)를 감소시키고 헤이즈 없는 막들을 획득하기 위해 약 200 W 미만으로 유지될 수 있다. 디실란, 트리실란, 테트라실란, 네오펜타실란, 사이클로헥사실란들이 사용될 수 있는 통상적인 폴리실란들이다.
[0020] 프로세스의 실시예들은, 유동성 실리콘 프로세스에 대한 탄화수소들, 산소 소스들 및 질소 소스들의 첨가에 의해 탄소, 산소 또는 질소 중 하나 이상을 포함하는 유동성 막들의 준비를 가능하게 한다. 부가적으로, 유동성 실리콘 프로세스에 대한 적절한 금속 전구체의 첨가에 의해, 유동성 금속 실리사이드들(WSi, TaSi, NiSi)이 증착될 수 있다.
[0021] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "유동성 막"은, 개구들(예컨대, 트렌치들) 내로 이동하여 유동할 수 있고 불규칙한(거친) 표면들을 커버할 수 있는 유체 재료이다. 일부 실시예들에서, 유동성 막이 경화되어 막의 유체 성질을 제거하거나 또는 감소시켜 고체 또는 비-유체 막을 생성한다.
[0022] 도 1은 피처(110)를 갖는 기판(100)의 부분 단면도를 도시한다. 도면들은 예시적인 목적들을 위해 단일 피처를 갖는 기판들을 도시하지만, 당업자들은 하나 초과의 피처가 있을 수 있다는 것을 이해할 것이다. 피처(110)의 형상은 트렌치들 및 원통형 비아들을 포함(그러나, 이에 제한되지 않음)하는 임의의 적절한 형상일 수 있다. 이와 관련하여 사용되는 바와 같이, "피처"라는 용어는 임의의 의도적인 표면 불규칙성을 의미한다. 피처들의 적절한 예들은, 최상부, 2개의 측벽들 및 최하부를 갖는 트렌치들, 최상부 및 2개의 측벽들을 갖는 피크들을 포함(그러나, 이에 제한되지 않음)한다. 피처들은 임의의 적절한 종횡비(피처의 깊이 대 피처의 폭의 비)를 가질 수 있다. 일부 실시예들에서, 종횡비는 약 5:1, 10:1, 15:1, 20:1, 25:1, 30:1, 35:1 또는 40:1 이상이다.
[0023] 기판(100)은 기판 표면(120)을 갖는다. 적어도 하나의 피처(110)는 기판 표면(120)에 개구를 형성한다. 피처(110)는 기판 표면(120)으로부터 최하부 표면(112)까지의 깊이(D)로 연장된다. 피처(110)는 피처(110)의 폭(W)을 정의하는 제1 측벽(114) 및 제2 측벽(116)을 갖는다. 측벽들 및 최하부에 의해 형성된 개방 영역은 또한 갭으로 지칭된다.
[0024] 본 개시내용의 하나 이상의 실시예들은, 상부에 적어도 하나의 피처를 갖는 기판 표면이 제공되는 프로세싱 방법들에 관한 것이다. 이와 관련하여 사용되는 바와 같이, "제공되는"이라는 용어는 기판이 추가적인 프로세싱을 위한 포지션 또는 환경에 배치되는 것을 의미한다. 프로세싱을 위해 기판을 포지셔닝하거나 또는 제공하는 것은 이전 프로세싱 동작과 동일한 포지션, 프로세스 챔버 또는 서셉터에 기판을 남겨 두는 것을 포함할 수 있다.
[0025] 도 2에 도시된 바와 같이, 유동성 막(150)이 기판 표면(120), 그리고 적어도 하나의 피처(110)의 제1 측벽(114), 제2 측벽(116) 및 최하부 표면(112) 상에 증착된다.
[0026] 일부 실시예들에서, 유동성 막(150)은, 실질적으로 시임이 형성되지 않도록 적어도 하나의 피처(110)를 충전한다. 시임은 피처(110)의 측벽들 사이의 피처에 형성되는 갭(그러나, 반드시 피처(110)의 측벽들의 중간에 형성되는 것은 아님)이다. 이와 관련하여 사용되는 바와 같이, "실질적으로 시임이 없다"라는 용어는 측벽들 사이의 막에 형성된 임의의 갭이 측벽의 단면적의 약 1% 미만임을 의미한다.
[0027] 유동성 막(150)은 임의의 적절한 PECVD(plasma-enhanced chemical vapor deposition) 프로세스에 의해 증착될 수 있다. 일부 실시예들에서, 유동성 막은 다이렉트 플라즈마를 사용하는 PECVD 프로세스에 의해 증착된다. 일부 실시예들에서, 유동성 막은 CCP 플라즈마를 사용하는 PECVD 프로세스에 의해 증착된다.
[0028] 일부 실시예들의 PECVD 프로세스는 기판 표면을 반응성 가스에 노출시키는 것을 포함한다. 일부 실시예들에서, 반응성 가스는 복수의 반응물들을 포함한다. 이들 실시예들에서, 반응물들은 기판 표면에 동시에 노출된다. 예컨대, 반응물들은 폴리실란 전구체 및 플라즈마 가스를 포함할 수 있다. 플라즈마 가스는, 플라즈마를 형성하기 위해 점화될 수 있고 그리고/또는 폴리실란 전구체에 대한 캐리어 또는 희석제로서 작용할 수 있는 임의의 적절한 가스일 수 있다. 일부 실시예들에서, 반응물들 중 하나 이상은 프로세싱 챔버 내로 함께 유동된다. 일부 실시예들에서, 반응물들은 프로세싱 챔버 내로 별개로 유동된다.
[0029] 일부 실시예들의 프로세스는 프로세싱 동안 플라즈마를 스위칭 온 및 스위칭 오프시킨다. 달리 말하면, 일부 실시예들의 플라즈마는 규칙적인 간격으로 점화된다.
[0030] 일부 실시예들에서, 폴리실란 전구체는 폴리실리콘 종(species) 또는 폴리실리콘 전구체로 또한 지칭되는 고차 실란을 포함한다. 일부 실시예들의 폴리실란 전구체는 디실란, 트리실란 및 테트라실란 중 하나 이상을 포함한다. 일부 실시예들에서, 폴리실리콘 전구체는 네오펜타실란 및 사이클로헥사실란 중 하나 이상을 포함한다. 일부 실시예들에서, 폴리실리콘 전구체는 트리실릴아민(TSA), 테트라에톡시실란(TEOS), 트리에톡시실란(TRIES), 테트라메톡시실란(TMOS) 또는 트리메톡시실란(TRIMOS) 중 하나 이상을 포함한다. 일부 실시예들에서, 폴리실란 전구체는 디실란, 트리실란, 테트라실란, 네오펜타실란 또는 사이클로헥사실란을 필수적 요소로 하여 구성되거나(consists essentially of) 또는 이들을 포함한다. 이와 관련하여 사용되는 바와 같이, "필수적 요소로 하여 구성된다"라는 용어는, 몰 기준으로 반응성 가스의 실리콘 종의 약 95% 이상, 약 98% 이상, 약 99% 이상, 약 99.5% 이상 또는 약 99.9% 이상이 지정된 종으로 구성된다는 것을 의미한다. 예컨대, 테트라실란을 필수적 요소로 하여 구성된 폴리실란 전구체는, 몰 기준으로 반응성 가스의 실리콘 종의 약 95% 이상 또는 그 초과가 테트라실란임을 의미한다.
[0031] 일부 실시예들에서, 플라즈마 가스는 He, Ar, H2, Kr, N2, O2, O3 또는 NH3 중 하나 이상을 포함한다. 일부 실시예들의 플라즈마 가스는 반응성 가스의 다른 반응물(들)(예컨대, 폴리실란 전구체)에 대한 희석제 또는 캐리어 가스로서 사용된다.
[0032] 플라즈마는, 플라즈마를 형성하도록 플라즈마 가스를 점화시킴으로써 프로세싱 챔버 내에서 생성되거나 또는 점화된다(예컨대, 다이렉트 플라즈마). 이전에 언급된 바와 같이, 플라즈마는 규칙적인 간격으로 점화될 수 있다. "규칙적인" 간격은 플라즈마 점화들의 시간이 거의 동일하게 이격된다는 것을 의미한다. 일부 실시예들에서, 규칙적인 간격은 플라즈마가 점화되는 동안의 시간들이 거의 동일하다는 것을 의미한다. 일부 실시예들에서, 규칙적인 간격들은, 플라즈마가 거의 동일한 양(amount)의 시간 동안 점화되고 점화들 사이의 시간 차이가 거의 동일하다는 것을 의미한다. 달리 말하면, 프로세싱 동안, 플라즈마 소스는 플라즈마를 생성하도록 스위칭 온될 것이고, 플라즈마 가스가 플라즈마에 의해 영향을 받지 않게 유지될 수 있도록 스위칭 오프될 것이다.
[0033] 플라즈마의 사이클링은 임의의 시간 프레임에 걸쳐 발생할 수 있다. 예컨대, 플라즈마는 사이클이 반복되기 전에 1초 동안 온되고 1초 동안 오프될 수 있거나, 또는 플라즈마는 사이클이 반복되기 전에 50 ms 동안 온되고 50 ms 동안 오프될 수 있다.
[0034] 유사하게, 플라즈마 사이클의 활성 및 비활성 기간들은 균등하지 않을 수 있다. 예컨대, 플라즈마는 400 ms 동안 온되고 100 ms 동안 오프될 수 있거나, 또는 그 반대일 수 있다. 플라즈마가 활성인 사이클의 퍼센티지는 플라즈마의 듀티 사이클로 지칭된다. 예컨대, 400 ms 활성 및 100 ms 비활성은 약 80%의 듀티 사이클일 것이다.
[0035] 일부 실시예들에서, 규칙적인 간격은 약 5% 내지 약 90% 범위의 듀티 사이클을 갖는다. 일부 실시예들에서, 규칙적인 간격은 약 90% 이하, 약 80% 이하, 약 70% 이하, 약 60% 이하, 약 50% 이하, 약 40% 이하, 약 30% 이하, 약 25% 이하, 약 20% 이하, 약 15% 이하 또는 약 10% 이하의 듀티 사이클을 갖는다.
[0036] 플라즈마 전력은, 실란들로의 폴리실리콘 종의 환원을 방지하고 그리고/또는 막에서의 헤이즈 형성을 최소화하거나 또는 방지하기에 충분히 낮은 전력으로 유지될 수 있다. 일부 실시예들에서, 플라즈마 전력은 약 10 W 내지 약 200 W 범위에 있다. 일부 실시예들에서, 플라즈마 전력은 약 200 W 이하, 약 150 W 이하, 약 100 W 이하, 약 50 W 이하, 약 25 W 이하 또는 약 20 W 이하이다.
[0037] 플라즈마 주파수는 임의의 적절한 주파수일 수 있다. 일부 실시예들에서, 플라즈마는 약 10 Hz 내지 약 10 kHz 범위의 주파수를 갖는다. 일부 실시예들에서, 플라즈마 주파수는 약 10 kHz 이하, 약 5 kHz 이하, 약 2 kHz 이하, 약 1 kHz 이하, 약 500 Hz 이하, 약 200 Hz 이하, 약 100 Hz 이하, 약 50 Hz 이하 또는 약 20 Hz 이하이다. 일부 실시예들에서, 플라즈마 주파수는 약 10 Hz 이상, 약 20 Hz 이상, 약 50 Hz 이상, 약 100 Hz 이상, 약 200 Hz, 약 500 Hz 이상, 약 1 kHz 이상, 약 2 kHz 이상 또는 약 5 kHz 이상이다.
[0038] 플라즈마의 파라미터들은 미리 결정된 증착 레이트를 제공하도록 제어될 수 있다. 위에서 논의된 플라즈마 파라미터들 각각은 유동성 막의 증착 레이트에 영향을 미칠 것으로 예상될 수 있다.
[0039] 증착 레이트는 주어진 시간 단위에서 (유동으로 인한 임의의 변화 전의) 증착된 막의 주어진 두께로서 제공된다. 예컨대, 100 Å/분의 증착 레이트를 갖는 막의 경우, 50 Å가 평평한 표면 상에 30초 내에 증착될 것이다.
[0040] 일부 실시예들에서, 유동성 막은 약 300 Å/분 내지 약 900 Å/분 범위의 레이트로 증착된다. 일부 실시예들에서, 유동성 막은 약 750 Å/분 이하, 약 600 Å/분 이하, 약 500 Å/분 이하, 약 450 Å/분 이하, 약 400 Å/분 이하, 약 350 Å/분 이하, 약 300 Å/분 이하 또는 약 250 Å/분 이하의 레이트로 증착된다.
[0041] 플라즈마 노출의 파라미터들을 제어하는 것에 부가하여, 부가적인 프로세스 파라미터들이 또한 제어될 수 있다. 구체적으로, 증착 온도, 프로세싱 압력, 플라즈마와 웨이퍼 사이의 간격, 폴리실란 전구체의 선택, 및 반응성 가스 내의 임의의 희석제와 전구체 사이의 비는 증착되는 유동성 막의 유동성을 유지하도록 맞춤화될 수 있다.
[0042] 유동성 막(150)은 임의의 적절한 온도에서 증착될 수 있다. 일부 실시예들에서, 유동성 막(150)은 약 -100 ℃ 내지 약 50 ℃ 범위의 온도에서 증착된다. 형성되는 디바이스의 열 버짓(thermal budget)을 보존하며 플라즈마가 비활성일 때 반응들을 제한하기 위해, 온도가 낮게 유지될 수 있다. 일부 실시예들에서, 유동성 막을 증착하는 것은 약 50 ℃, 25 ℃, 20 ℃, 10 ℃, 5 ℃, 0 ℃, -10 ℃, -20 ℃, -25 ℃, -50 ℃ 또는 -80 ℃ 미만의 온도에서 발생한다.
[0043] 유동성 막(150)은 임의의 적절한 챔버 압력에서 증착될 수 있다. 일부 실시예들에서, 유동성 막(150)은 약 1 Torr 내지 약 10 Torr 범위의 압력에서 증착된다. 일부 실시예들에서, 압력은 약 1 Torr 이상, 약 2 Torr 이상, 약 3 Torr 이상, 약 5 Torr 이상, 약 7 Torr 이상 또는 약 9 Torr 이상이다. 일부 실시예들에서, 압력은 약 10 Torr 이하, 약 9 Torr 이하, 약 8 Torr 이하, 약 7 Torr 이하, 약 5 Torr 이하 또는 약 3 Torr 이하이다.
[0044] 유동성 막의 조성은 반응물들의 조성을 변화시킴으로써 조정될 수 있다. 일부 실시예들에서, 유동성 막은 실리콘을 포함한다. 일부 실시예들에서, 유동성 막은 실리콘을 필수적 요소로 하여 구성된다. 이와 관련하여 사용되는 바와 같이, "필수적 요소로 하여 구성된다"라는 용어는, 수소를 제외한 원자 기준으로 유동성 막의 약 98% 이상, 약 99% 이상, 약 99.5% 이상 또는 약 99.9% 이상이 실리콘으로 구성된다는 것을 의미한다.
[0045] 일부 실시예들에서, 유동성 막은 SiN, SiO, SiC, SiOC, SiCN, SiON, SiCON 중 하나 이상을 포함한다. 산소 함유 막을 증착하기 위해, 반응성 가스는 예컨대 O2, 오존, N2O 또는 물 중 하나 이상을 포함할 수 있다. 질소 함유 막을 증착하기 위해, 반응성 가스는 예컨대 암모니아, 하이드라진, NO2 또는 N2 중 하나 이상을 포함할 수 있다. 탄소 함유 막을 증착하기 위해, 반응성 가스는 예컨대 프로필렌 및 아세틸렌 중 하나 이상을 포함할 수 있다. 당업자들은 유동성 막의 조성을 변화시키기 위해 다른 종들의 조합들이 반응물들에 포함될 수 있다는 것을 이해할 것이다.
[0046] 일부 실시예들에서, 유동성 막은 금속 실리사이드를 포함한다. 반응성 가스 혼합물은 예컨대 텅스텐, 탄탈럼 또는 니켈 중 하나 이상을 포함하는 전구체를 포함할 수 있다. 유동성 막의 조성을 변화시키기 위해 다른 금속 전구체들이 포함될 수 있다.
[0047] 일부 실시예들에서, 유동성 막(150)을 증착한 후에, 유동성 막을 응고시키기 위해 막은 경화된다. 일부 실시예들에서, 경화 후에, 경화된 막은 실질적으로 무-시임 갭 충전을 형성한다. 일부 실시예들에서, 유동성 막은, 막을 UV 경화 프로세스에 노출시킴으로써 경화된다. UV 경화 프로세스는 약 10 ℃ 내지 약 550 ℃ 범위의 온도에서 발생할 수 있다. UV 경화 프로세스는 유동성 막을 충분히 응고시키는 데 필요한 임의의 적절한 시간 프레임 동안 발생할 수 있다. 일부 실시예들에서, UV 경화는 약 10분, 9분, 8분, 7분, 6분, 5분, 4분, 3분, 2분 또는 1분 이하 동안 발생한다.
[0048] 일부 실시예들에서, 유동성 막을 경화시키는 것은 플라즈마 또는 전자 빔에 대한 노출을 포함한다. 막을 경화시키기 위한 플라즈마 노출은 PECVD 플라즈마와 별개인 플라즈마를 포함한다. 플라즈마 종 및 프로세싱 챔버는 동일할 수 있지만, 플라즈마 경화는 PECVD 프로세스와 상이한 단계이다.
[0049] 본 개시내용의 일부 실시예들은 낮은 수소 함량을 갖는 경화된 갭 충전 막들을 제공한다. 일부 실시예들에서, 막을 경화시킨 후에, 갭 충전 막은 약 10 원자 퍼센트 이하의 수소 함량을 갖는다. 일부 실시예들에서, 경화된 막은 약 5 원자 퍼센트 이하의 수소 함량을 갖는다.
[0050] 하나 이상의 실시예들에 따르면, 기판은, 막을 증착하기 전에 그리고/또는 막을 증착한 후에 프로세싱을 겪는다. 이러한 프로세싱은 동일한 챔버에서 또는 하나 이상의 별개의 프로세싱 챔버들에서 수행될 수 있다. 일부 실시예들에서, 기판은 추가적인 프로세싱을 위해 제1 챔버로부터 별개의 제2 챔버로 이동된다. 기판은 제1 챔버로부터 별개의 프로세싱 챔버로 직접 이동될 수 있거나, 또는 기판은 제1 챔버로부터 하나 이상의 이송 챔버들로 이동된 다음, 별개의 프로세싱 챔버로 이동될 수 있다. 이에 따라서, 프로세싱 장치는 이송 스테이션과 연통하는 다수의 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 툴" 또는 "클러스터형 시스템" 등으로 지칭될 수 있다.
[0051] 일반적으로, 클러스터 툴은 기판 중심-발견 및 배향, 탈기, 어닐링, 증착 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈러 시스템이다. 하나 이상의 실시예들에 따르면, 클러스터 툴은 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는, 프로세싱 챔버들과 로드 락 챔버들 사이에서 그리고 이들 간에 기판들을 셔틀(shuttle)할 수 있는 로봇을 하우징할 수 있다. 이송 챔버는 통상적으로 진공 조건에서 유지되며, 하나의 챔버로부터 다른 챔버로 그리고/또는 클러스터 툴의 프론트 엔드에 포지셔닝된 로드 락 챔버로 기판들을 셔틀하기 위한 중간 스테이지를 제공한다. 본 발명에 대해 구성(adapt)될 수 있는 2개의 잘 알려진 클러스터 툴들은 Centura® 및 Endura®이며, 이들 둘 모두는 캘리포니아주 산타 클라라의 Applied Materials, Inc.로부터 입수가능하다. 그러나, 챔버들의 정확한 어레인지먼트(arrangement) 및 조합은 본원에서 설명되는 바와 같은 프로세스의 특정 단계들을 수행하는 목적들을 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은 CLD(cyclical layer deposition), ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 에칭, 사전-세정, 화학 물질 세정, 열 처리, 이를테면, RTP, 플라즈마 질화, 탈기, 배향, 하이드록실화 및 다른 기판 프로세스들을 포함(그러나, 이에 제한되지 않음)한다. 클러스터 툴 상의 챔버에서 프로세스들을 수행함으로써, 후속 막을 증착하기 전에, 산화 없이, 대기 불순물들에 의한 기판의 표면 오염이 회피될 수 있다.
[0052] 하나 이상의 실시예들에 따르면, 기판은 연속적으로 진공 또는 "로드 락" 조건들 하에 있으며, 하나의 챔버로부터 다음 챔버로 이동되고 있을 때 주변 공기에 노출되지 않는다. 따라서, 이송 챔버들은 진공 하에 있으며, 진공 압력 하에서 "펌핑 다운(pump down)"된다. 불활성 가스들이 프로세싱 챔버들 또는 이송 챔버들에 존재할 수 있다. 일부 실시예들에서, 불활성 가스는 반응물들 중 일부 또는 전부를 제거하기 위한 퍼지 가스로서 사용된다. 하나 이상의 실시예들에 따르면, 반응물들이 증착 챔버로부터 이송 챔버 및/또는 부가적인 프로세싱 챔버로 이동하는 것을 방지하기 위해, 퍼지 가스가 증착 챔버의 출구에서 주입된다. 따라서, 불활성 가스의 유동은 챔버의 출구에서 커튼을 형성한다.
[0053] 기판은 단일 기판 증착 챔버들에서 프로세싱될 수 있으며, 여기서, 단일 기판은 다른 기판이 프로세싱되기 전에 로딩, 프로세싱 및 언로딩된다. 기판은 또한, 다수의 기판이 챔버의 제1 부분 내로 개별적으로 로딩되고 챔버를 통해 이동하며 챔버의 제2 부분으로부터 언로딩되는 컨베이어 시스템과 유사한 연속적인 방식으로 프로세싱될 수 있다. 챔버 및 연관된 컨베이어 시스템의 형상은 직선 경로 또는 곡선(curved) 경로를 형성할 수 있다. 부가적으로, 프로세싱 챔버는 캐러셀(carousel)일 수 있으며, 이 캐러셀에서, 다수의 기판들은 중심 축을 중심으로 이동되고 캐러셀 경로 전반에 걸쳐 증착, 에칭, 어닐링, 세정 등의 프로세스들에 노출된다.
[0054] 프로세싱 동안, 기판은 가열 또는 냉각될 수 있다. 그러한 가열 또는 냉각은, 기판 지지부의 온도를 변화시키는 것 그리고 가열된 또는 냉각된 가스들을 기판 표면으로 유동시키는 것을 포함(그러나, 이에 제한되지 않음)하는 임의의 적절한 수단에 의해 달성될 수 있다. 일부 실시예들에서, 기판 지지부는 기판 온도를 전도성으로 변화시키도록 제어될 수 있는 가열기/냉각기를 포함한다. 하나 이상의 실시예들에서, 이용되고 있는 가스들(반응성 가스들 또는 불활성 가스들)은 기판 온도를 국부적으로 변화시키기 위해 가열 또는 냉각된다. 일부 실시예들에서, 기판 온도를 대류적으로 변화시키기 위해, 가열기/냉각기가 챔버 내에서 기판 표면에 인접하게 포지셔닝된다.
[0055] 기판은 또한, 프로세싱 동안 정지되거나 또는 회전될 수 있다. 회전하는 기판은 연속적으로 또는 이산적인 단계들로 회전될 수 있다. 예컨대, 기판은 전체 프로세스 전반에 걸쳐 회전될 수 있거나, 또는 기판은 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에서 소량만큼 회전될 수 있다. 프로세싱 동안 (연속적으로 또는 단계적으로) 기판을 회전시키는 것은, 예컨대 가스 유동 기하학적 구조들에서의 국부적인 변동성(variability)의 영향을 최소화함으로써 더 균일한 증착 또는 에칭을 생성하는 것을 도울 수 있다.
[0056] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0057] 본원의 발명이 특정 실시예들을 참조하여 설명되었지만, 이들 실시예들은 단지 본 발명의 원리들 및 애플리케이션들을 예시한다는 것이 이해되어야 한다. 본 발명의 사상 및 범위를 벗어나지 않으면서 본 발명의 방법 및 장치에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 발명은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 상부에 적어도 하나의 피처(feature)를 갖고 있는 기판 표면을 플라즈마 가스 및 폴리실란 전구체를 포함하는 반응물들에 동시에 노출시키는 단계; 및
    플라즈마를 형성하고 상기 적어도 하나의 피처 내의 상기 기판 표면 상에 유동성 막을 증착하기 위해, 상기 플라즈마 가스를 규칙적인 간격으로 점화시키는 단계 ― 상기 유동성 막은 500 Å/분 이하의 레이트로 증착됨 ―
    를 포함하는,
    방법.
  2. 제1항에 있어서,
    상기 유동성 막은 250 Å/분 이하의 레이트로 증착되는,
    방법.
  3. 제1항에 있어서,
    상기 규칙적인 간격은 5% 내지 90% 범위의 듀티 사이클을 갖는,
    방법.
  4. 제3항에 있어서,
    상기 듀티 사이클은 5% 내지 40%의 범위에 있는,
    방법.
  5. 제1항에 있어서,
    상기 폴리실란 전구체는 디실란, 트리실란, 테트라실란, 네오펜타실란 또는 사이클로헥사실란 중 하나 이상을 포함하는,
    방법.
  6. 제1항에 있어서,
    상기 플라즈마 가스는 He, Ar, Kr, H2, N2, O2, O3 또는 NH3 중 하나 이상을 포함하는,
    방법.
  7. 제1항에 있어서,
    상기 플라즈마는 200 W 이하의 전력을 갖는,
    방법.
  8. 제1항에 있어서,
    상기 유동성 막은 실리콘을 필수적 요소로 하여 구성되는(consisting essentially of),
    방법.
  9. 제1항에 있어서,
    상기 유동성 막을 형성하는 것은 50 ℃ 이하의 온도에서 발생하는,
    방법.
  10. 제1항에 있어서,
    실질적으로 무-시임 갭 충전(seam-free gapfill)을 형성하기 위해 상기 유동성 막을 경화하는 단계를 더 포함하는,
    방법.
  11. 제1항에 있어서,
    상기 유동성 막은 Si, SiN, SiO, SiC, SiOC, SiCN, SiON 또는 SiCON 중 하나 이상을 포함하는,
    방법.
  12. 제11항에 있어서,
    상기 반응물들은 프로필렌, 아세틸렌, 암모니아, 하이드라진, NO2, N2, N2O, O2, 오존 또는 물 중 하나 이상을 더 포함하는,
    방법.
  13. 제1항에 있어서,
    상기 유동성 막은 금속 실리사이드를 포함하는,
    방법.
  14. 제13항에 있어서,
    상기 반응물들은 텅스텐, 탄탈럼, 또는 니켈 전구체들 중 하나 이상을 더 포함하는,
    방법.
  15. 상부에 적어도 하나의 피처를 갖고 있는 기판 표면을 플라즈마 가스 및 폴리실란 전구체를 포함하는 반응물들에 동시에 노출시키는 단계;
    플라즈마를 형성하고 상기 적어도 하나의 피처 내의 상기 기판 표면 상에 유동성 실리콘-함유 막을 증착하기 위해, 상기 플라즈마 가스를 규칙적인 간격으로 점화시키는 단계 ― 상기 규칙적인 간격은 40% 미만의 듀티 사이클을 갖고, 상기 유동성 실리콘-함유 막은 500 Å/분 이하의 레이트로 증착됨 ―; 및
    실질적으로 무-시임 갭 충전을 형성하기 위해 상기 유동성 막을 경화하는 단계
    를 포함하는,
    방법.
  16. 제15항에 있어서,
    상기 유동성 실리콘-함유 막은 Si, SiN, SiO, SiC, SiCN, SiOC, SiON, SiCON 중 하나 이상을 포함하는,
    방법.
  17. 제10항 또는 제15항에 있어서,
    상기 갭 충전은 10 원자 퍼센트 이하의 수소 함량을 갖는,
    방법.
  18. 제15항에 있어서,
    상기 플라즈마는 200 W 이하의 전력 및 10 Hz 내지 10 kHz 범위의 주파수를 갖는,
    방법.
  19. 제15항에 있어서,
    상기 유동성 실리콘-함유 막을 형성하는 것은 50 ℃ 이하의 온도 및 1 Torr 내지 10 Torr 범위의 압력에서 발생하는,
    방법.
  20. 상부에 적어도 하나의 피처를 갖고 있는 기판 표면을 플라즈마 가스 및 폴리실란 전구체를 포함하는 반응물들에 동시에 노출시키는 단계 ― 상기 폴리실란 전구체는 디실란, 트리실란, 테트라실란, 네오펜타실란, 사이클로헥사실란 중 하나 이상을 포함하고, 상기 플라즈마 가스는 He, Ar, Kr, H2, N2, O2, O3 또는 NH3 중 하나 이상을 포함함 ―;
    플라즈마를 형성하고 상기 적어도 하나의 피처 내의 상기 기판 표면 상에 유동성 막을 증착하기 위해, 상기 플라즈마 가스를 규칙적인 간격으로 점화시키는 단계 ― 상기 규칙적인 간격은 40% 미만의 듀티 사이클을 갖고, 상기 플라즈마는 200 W 이하의 전력을 갖고, 상기 유동성 막은 실리콘을 필수적 요소로 하여 구성되고, 상기 기판 표면은 50 ℃ 이하의 온도로 유지되며, 상기 유동성 막은 250 Å/분 이하의 레이트로 증착됨 ―; 및
    실질적으로 무-시임 갭 충전을 형성하기 위해 상기 유동성 막을 경화하는 단계
    를 포함하는,
    방법.
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