KR101172311B1 - 반도체 장치 제조방법 - Google Patents

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Abstract

본 발명은 비저항이 낮은 실리사이드막을 형성하면서도 저마늄이 과량 함유되더라도 실리콘저마늄막과 금속간의 접촉저항을 낮출 수 있는 반도체 장치 제조방법을 제공하기 위한 것올, 이를 위한 본 발명의 반도체 장치 제조 방법은 저마늄이 함유된 제1실리콘막을 형성하는 단계; 상기 제1실리콘막 상에 제2실리콘막을 형성하는 단계; 상기 제2실리콘막 상에 코발트막을 형성하는 단계; 상기 제2실리콘막과 상기 코발트막을 반응시켜 코발트실리사이드막을 형성하는 단계; 및 상기 코발트실리사이드막 상에 금속막을 형성하는 단계를 포함하고, 상술한 본 발명에 따르면, 코발트막 형성 전 실리콘막을 먼저 생성한 후에 일정한 두께의 코발트실리사이드막이 형성될 때까지 반복 처리하여 안정된 콘택을 형성함으로써, 낮은 열처리 온도하에서도 접촉저항을 낮출 수 있는 효과가 있다.

Description

반도체 장치 제조방법{METEOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조방법에 관한 것으로서, 특히 저마늄이 과량 함유된 실리콘저마늄의 경우에도 금속과 접촉시 안정된 접촉저항을 제공하는 반도체 장치 제조방법에 관한 것이다.
실리콘저마늄(SiGe)은 전하(Charge) 또는 정공(Hole)의 이동도(mobility)가 높은 장점이 있기 때문에 이종접합 바이폴라 트랜지스터(HBT) 또는 CMOS 트랜지스터의 스트레인(strain)층에 그 활용도가 높다. 또한, 밴드 폭이 실리콘보다 낮기 때문에 금속 또는 금속실리사이드와의 쇼트키(schottkey) 장벽 높이가 작다는 특징이 있어서 금속과의 접촉저항을 낮출 수 있다는 장점이 있다.
일반적으로, 실리콘 기판과 금속배선을 연결하기 위한 금속 콘택을 형성하기 위해서는 접착층 및 장벽금속층을 사용하고 있으며, 이와 함께 실리사이드(silicide)를 형성하는 공정을 사용하고 있다.
도 1a 및 도 1b는 종래기술에 따른 금속실리사이드막 형성 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 실리콘저마늄막(11) 상에 금속막(12)을 형성한다.
도 1b에 도시된 바와 같이, 열처리(100)를 실시하여 실리콘저마늄막(11)과 금속막(12) 사이에 금속실리사이드막(13)을 형성한다.
그러나, 실리콘저마늄막(11)의 저마늄(Ge) 함량이 높아질수록 실리사이드화 하기 위한 어닐링 온도가 높아지게 되는 문제점이 있다. 그리고, 저마늄의 함량이 더욱 증가하게 되면 비저항이 낮은 실리사이드막으로 전환되지 못하는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 비저항이 낮은 실리사이드막을 형성하면서도 저마늄이 과량 함유되더라도 실리콘저마늄막과 금속간의 접촉저항을 낮출 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 저마늄이 함유된 제1실리콘막을 형성하는 단계; 상기 제1실리콘막 상에 제2실리콘막을 형성하는 단계; 상기 제2실리콘막 상에 코발트막을 형성하는 단계; 상기 제2실리콘막과 상기 코발트막을 반응시켜 코발트실리사이드막을 형성하는 단계; 및 상기 코발트실리사이드막 상에 금속막을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 제1실리콘막은 실리콘저마늄막을 포함하는 것을 특징으로 한다. 상기 제2실리콘막은 폴리실리콘막을 포함하는 것을 특징으로 한다. 상기 제2실리콘막은 에피택셜성장법 또는 저압화학기상증착법(LPCVD)으로 형성하는 것을 특징으로 한다. 상기 코발트막은 유기금속화합물을 사용하여 형성하는 것을 특징으로 한다. 유기금속화합물은 코발트-할로겐, 시안화-코발트 또는 디코발트 핵사카보닐 티-부틸아세틸렌(Dicobalt hexacarbonyl tert-butyl acetylene : CCTBA) 중에서 선택된 어느 하나를 포함한다.
또한, 본 발명의 반도체 장치 제조방법은 저마늄이 함유된 제1실리콘막 상에 콘택홀을 갖는 절연막을 형성하는 단계; 상기 콘택홀을 포함하는 절연막 상에 제2실리콘막 증착, 코발트막 증착 및 열처리를 수회 반복하여 코발트실리사이드막을 형성하는 단계; 및 상기 코발트실리사이드막 상에 상기 콘택홀을 매립하는 금속막을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 제2실리콘막은 저압화학기상증착법(LPCVD)으로 형성하는 것을 특징으로 한다. 상기 실리콘막과 상기 코발트막을 반복적으로 증착하되, 그 증착 횟수는 2~10회로 실시하여 상기 코발트실리사이드막을 형성하는 것을 특징으로 한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 실리콘저마늄(SiGe)과 코발트실리사이드(CoSi)막의 안정된 콘택을 형성함으로써 낮은 열처리 온도하에서도 매우 낮은 접촉저항을 가지는 반도체 장치를 제조할 수 있다.
도 1a 내지 도 1b는 종래기술에 따른 금속실리사이드막 형성 방법을 도시한 도면이다.
도 2a 내지 도 2b는 본 발명의 제1실시예에 따른 반도체 장치 제조방법을 도시한 공정 단면도.
도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 반도체 장치 제조방법을 도시한 공정 단면도.
도 4a 내지 도 4h는 본 발명의 제3실시예에 따른 반도체 장치 제조방법을 도시한 공정 단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2b는 본 발명의 제1실시예에 따른 반도체 장치 제조방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 실리콘저마늄막(21) 상에 실리콘막(22)을 증착한다. 실리콘막(22)은 폴리실리콘막으로 형성할 수 있다. 이때, 실리콘막(22)은 저압화학기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD) 또는 에피택셜성장법(Selective Epitaxial Growth : SEG)으로 형성할 수 있다. 저압화학기상증착법을 이용하는 경우, 500~800℃ 범위의 온도에서 10~100Å의 두께로 형성할 수 있다. 에피택셜성장법(SEG)을 이용하는 경우, 실란(SiH4)가스와 수소(H2)를 이용하며, 600~900℃ 범위의 온도에서 10~100Å의 두께로 형성할 수 있다.
이어서, 실리콘막(22) 상에 코발트막(23)을 형성한다. 코발트막(23)은 화학기상증착법(Chemical Vapor Deposition : CVD) 이용하여 형성한다. 코발트막(36)은 1~100Å의 두께로 형성한다. 바람직하게는 5~50Å의 두께로 형성할 수 있다. 다른 실시예에서, 코발트막(23)외에 다른 물질이 사용될 수 있다. 예컨대, 실리사이드막을 형성하는 물질로는 티타늄, 니켈 등의 금속막을 포함한다.
도 2b에 도시된 바와 같이, 열처리(200) 공정을 실시한다. 이에 따라, 실리콘막(22)과 코발트막(23)이 모두 반응하여 풀리실리사이드(Fullysilicide) 형태로 코발트실리사이드막(CoSi, 24)이 형성된다. 열처리(200) 공정의 온도는 500~1000℃이며, 바람직하게는 500~850℃ 범위에서 형성될 수 있다.
상술한 바와 같이, 본 발명의 제1실시예는 실리콘저마늄막(21)과 코발트막(23)이 직접 접촉되지 않고 실리콘저마늄(21) 상에 실리콘막(22)을 먼저 형성한 이후에 코발트실리사이드막(24)을 형성하고 있다. 이에 따라, 실리콘저마늄막(21)의 저마늄(Ge) 함량이 높아지더라도 코발트실리사이드막(23)을 형성하기 위한 열처리 온도가 높아지지 않는다. 아울러, 저마늄의 함량이 더욱 증가하더라도 비저항이 낮은 코발트실리사이드막(23)으로 전환시킬 수 있다.
결국, 실리콘저마늄막(21) 상에 코발트막(23)을 바로 형성하지 않고 실리콘막(22)을 먼저 형성함으로써, 실리콘저마늄막(21)의 구조 변형없이 코발트실리사이드막(24)과 실리콘저마늄막(21)의 콘택이 안정적으로 형성된다.
도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 반도체 장치 제조방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 하부층(31) 상에 실리콘저마늄막(32)과 절연막(33)을 차례로 형성한다. 하부층(31)은 실리콘기판 또는 층간절연막(ILD)을 포함한다. 절연막(33)은 층간 절연을 위한 것으로, 산화막으로 형성할 수 있다. 절연막(33)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성한다.
도 3b에 도시된 바와 같이, 절연막(33)을 식각하여 콘택홀(34)을 형성한다. 콘택홀(34)은 실리콘저마늄막(32)의 표면을 노출시킨다.
다음으로, 전세정 공정(미도시)을 진행한다. 전세정 공정은 실리콘저마늄막(32)의 노출된 표면 상에 형성된 자연산화막을 제거하기 위한 것으로, 건식세정 또는 습식세정으로 진행한다.
다음으로, 콘택홀(34)을 포함하는 전체 구조의 단차를 따라 실리콘막(35)을 형성한다. 실리콘막(35)은 폴리실리콘막으로 형성할 수 있다. 실리콘막(35)은 후속 공정을 통해 코발트실리사이드막(37)을 형성하는 데 사용한다. 이때, 실리콘막(35)은 저압화학기상증착법(LPCVD)을 이용하여 형성한다. 저압화학기상증착법(LPCVD)을 이용하여 실리콘막(35)을 증착하기 위한 온도는 500~800℃ 범위이다. 실리콘막(35)의 두께는 1~수백Å로 형성할 수 있으며, 바람직하게는 10~100Å에서 형성한다.
도 3c에 도시된 바와 같이, 실리콘막(35) 상에 금속막, 예컨대, 코발트막(36)을 형성한다. 코발트막(36)은 화학기상증착법(CVD)을 이용하여 1~100Å의 두께로 형성한다. 바람직하게는 5~50Å의 두께로 형성할 수 있다. 화학기상증착법(CVD)으로 코발트막(36)을 증착하기 위한 전구체들로 유기금속화합물을 사용할 수 있다. 유기금속화합물로는 코발트-할로겐 화합물 및 코발트-할로겐 화합물이 아세톤과 같은 용매에 용해된 용액, 시안화 코발트 계열, 또는 디코발트 핵사카보닐 티-부틸아세틸렌(Dicobalt hexacarbonyl tert-butyl acetylene : CCTBA) 등을 사용할 수 있다. 화학기상증착법(CVD)의 공정온도는 전구체에 따라 적정온도를 선택할 수 있다. 예를들면, CCTBA와 같은 경우는 100~300℃ 범위의 온도를 선택할 수 있다. 금속막으로는 코발트막(36)외에 티타늄, 니켈 등이 사용될 수 있다.
도 3d에 도시된 바와 같이, 열처리(300)를 진행한다. 열처리(300)에 의해 실리콘막(35)과 코발트막(36)이 모두 반응하여 풀리실리사이드(Fullysilicide) 형태로 코발트실리사이드막(CoSi, 37)이 형성된다. 열처리(300)는 급속 열처리(Rapid Thermal Annealing : RTA)로 진행하는 것이 바람직하며, 급속 열처리(RTA)는 산소와 질소, 또는 산소와 아르곤 가스의 분위기에서 진행한다. 급속 열처리(RTA) 온도는 500~1000℃이며, 바람직하게는 550~850℃ 범위에서 진행한다. 코발트실리사이드막(37)은 오믹 접촉(Ohmic Contact)을 위한 접촉층이다.
도 3e에 도시된 바와 같이, 코발트실리사이드막(37)이 형성된 전면에 콘택홀(34)을 매립하도록 텅스텐막(38)을 형성한다. 텅스텐막(38)은 화학기상증착법(CVD)를 이용하여 형성한다.
도 3f에 도시된 바와 같이, 절연막(33) 표면이 노출될 때까지 텅스텐막(38)을 평탄화한다. 평탄화는 화학적기계적연마(Chemical Mechanical Polishing : CMP)를 이용하여 실시한다.
상술한 바와 같이, 본 발명의 제2실시예는 실리콘저마늄막(32)과 코발트막(36)이 직접 접촉되지 않고 실리콘저마늄(32) 상에 실리콘막(35)을 먼저 형성한 이후에 코발트실리사이드막(37)을 형성하고 있다. 이에 따라, 실리콘저마늄막(32)의 저마늄(Ge) 함량이 높아지더라도 코발트실리사이드막(37)을 형성하기 위한 열처리 온도가 높아지지 않는다. 아울러, 저마늄의 함량이 더욱 증가하더라도 비저항이 낮은 코발트실리사이드막(37)으로 전환시킬 수 있다.
결국, 실리콘저마늄막(32) 상에 코발트막(36)을 바로 형성하지 않고 실리콘막(35)을 먼저 형성함으로써, 실리콘저마늄막(32)의 구조 변형없이 코발트실리사이드막(37)과 실리콘저마늄막(32)의 콘택이 안정적으로 형성된다.
도 4a 내지 도 4h는 본 발명의 제3실시예에 따른 반도체 장치의 제조방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 하부층(41) 상에 실리콘저마늄막(42)과 절연막(43)을 형성한다. 하부층(41)은 실리콘기판 또는 층간절연막(ILD)을 포함한다. 절연막(43)은 층간 절연을 위한 것으로, 산화막으로 형성할 수 있다. 절연막(43)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성한다.
도 4b에 도시된 바와 같이, 실리콘저마늄막(42)의 표면이 노출될 때까지 절연막(43)을 식각하여 콘택홀(44)을 형성한다.
다음으로, 전세정 공정(미도시)을 진행한다. 전세정 공정은 실리콘저마늄막(42)의 노출된 표면에 형성된 자연산화막을 제거하기 위한 것으로, 건식세정 또는 습식세정으로 진행한다.
다음으로, 콘택홀(44)을 포함하는 전체 구조의 단차를 따라 실리콘막(45)을 형성한다. 실리콘막(45)은 폴리실리콘막으로 형성할 수 있다. 실리콘막(45)은 후속 공정을 통해 코발트실리사이드막(47)을 형성하는데 사용한다. 이때, 실리콘막(45)은 화학기상증착법(Chemical Vapor Deposition : CVD)을 이용하여 형성한다. 바람직하게는 저압화학기상증착(Low Pressure Chemical Vapor Deposition : LPCVD)을 이용하여 형성한다. 저압화학기상증착법(LPCVD)을 이용하여 실리콘막(45)을 증착하기 위한 온도는 500~800℃ 범위이다. 실리콘막(45)의 두께는 1~수백Å의 두께로 형성할 수 있으며, 바람직하게는 10~100Å에서 형성한다.
도 4c에 도시된 바와 같이, 실리콘막(45) 상에 코발트막(46)을 형성한다. 코발트막(46)은 화학기상증착법(CVD)을 이용하여 1~100Å의 두께로 형성한다. 바람직하게는 5~500Å의 두께로 형성한다. 화학기상증착법(CVD)으로 코발트막(46)을 증착하기 위한 전구체들로 유기금속화합물을 사용할 수 있다. 유기금속화합물로는 코발트-할로겐 화합물 및 코발트-할로겐 화합물이 아세톤과 같은 용매에 용해된 용액, 시안화 코발트 계열, 또는 디코발트 핵사카보닐 티-부틸아세틸렌(Dicobalt hexacarbonyl tert-butyl acetylene : CCTBA) 등을 사용할 수 있다. 화학기상증착법(CVD)의 공정온도는 전구체에 따라 적정온도를 선택할 수 있다. 예를들면, CCTBA와 같은 경우는 100~300℃ 범위의 온도를 선택한다.
도 4d에 도시된 바와 같이, 열처리(400)를 진행한다. 열처리(400)에 의해 실리콘막(45)과 코발트막(46)이 모두 반응하여 풀리실리사이드(Fullysilicide) 형태로 제1코발트실리사이드막(CoSi, 47A)이 형성된다. 열처리(400)는 급속 열처리(RTA)로 진행하는 것이 바람직하며, 급속 열처리(RTA)는 산소와 질소, 또는 산소와 아르곤 가스 분위기에서 진행한다. 금속 열처리(RTA)의 온도는 550℃~850℃ 범위에서 진행한다. 제1코발트실리사이드막(47A)은 오믹 접촉(Ohmic Contact)을 위한 접촉층이다.
도 4e 및 도 4f에 도시된 바와 같이, 실리콘막(45), 코발트막(46) 및 열처리(400) 공정을 반복하므로써, 제2코발트실리사이드막(47B)을 형성한다.
위와 같이, 실리콘막(45), 코발트막(46) 및 열처리(400) 공정을 수회 반복하면 원하는 두께의 코발트실리사이드막(도 4f의 47)을 형성할 있다. 즉, 얇은 코발트실리사이드막을 수회 반복하여 형성한다.
한편, 실리콘막(45)과 코발트막(46)을 한꺼번에 두꺼운 두께로 증착하면 콘택홀(44) 표면에 일정하게 증착되지 않고 콘택홀(44)이 막히는 현상이 발생한다. 이러한 현상을 방지하기 위해 반복적인 공정을 통해 콘택홀(44)에 코발트실리사이드막(47)을 균일하게 형성한다.
도 4g에 도시된 바와 같이, 코발트실리사이트막(47)을 포함한 전면에 콘택홀(44)을 매립하는 텅스텐막(48)을 형성한다.
도 4h에 도시된 바와 같이, 절연막(43) 표면이 노출될 때까지 텅스텐막(48)을 평탄화한다. 평탄화는 화학적기계적연마(Chemical Mechanical Polishing : CMP)를 이용하여 실시한다.
상술한 바와 같이, 본 발명의 제3실시예는 실리콘저마늄막(42)과 코발트막(46)이 직접 접촉되지 않고 실리콘저마늄(42) 상에 실리콘막(45)을 먼저 형성한 이후에 코발트실리사이드막을 형성하고 있다. 이에 따라, 실리콘저마늄막(42)의 저마늄(Ge) 함량이 높아지더라도 코발트실리사이드막(47)을 형성하기 위한 열처리 온도가 높아지지 않는다. 아울러, 저마늄의 함량이 더욱 증가하더라도 비저항이 낮은 코발트실리사이드막(47)으로 전환시킬 수 있다.
결국, 실리콘저마늄막(42) 상에 코발트막(46)을 바로 형성하지 않고 실리콘막(45)을 먼저 형성함으로써, 실리콘저마늄막(42)의 구조 변형없이 코발트실리사이드막(47)과 실리콘저마늄막(42)의 콘택이 안정적으로 형성된다.
상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
41 : 하부층 42 : 실리콘저마늄막
43 : 절연막 44 : 콘택홀
45 : 실리콘막 46 : 코발트막
47 : 코발트실리사이드막 48 : 텅스텐막

Claims (21)

  1. 저마늄이 함유된 제1실리콘막을 형성하는 단계;
    상기 제1실리콘막 상에 제2실리콘막을 형성하는 단계;
    상기 제2실리콘막 상에 유기금속화합물인 코발트-할로겐 또는 시안화-코발트 중에서 선택된 어느 하나를 사용하여 코발트막을 형성하는 단계;
    상기 제2실리콘막과 상기 코발트막을 모두 반응시켜서 풀리실리사이드(Fullysilicide) 형태로 코발트실리사이드막을 형성하는 단계; 및
    상기 코발트실리사이드막 상에 금속막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1실리콘막은 실리콘저마늄막을 포함하는 반도체 장치 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2실리콘막은 폴리실리콘막을 포함하는 반도체 장치 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2실리콘막은 에피택셜성장법 또는 저압화학기상증착법(LPCVD)으로 형성하는 반도체 장치 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 코발트막은 화학기상증착법(CVD)으로 형성하는 반도체 장치 제조방법.
  6. 삭제
  7. 삭제
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 코발트실리사이드막은 열처리를 통해 형성하는 반도체 장치 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 열처리는 급속열처리로 진행하는 반도체 장치 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 급속열처리는 550℃~850℃의 온도로 진행하는 반도체 장치 제조방법.
  11. 저마늄이 함유된 제1실리콘막 상에 콘택홀을 갖는 절연막을 형성하는 단계;
    상기 콘택홀을 포함하는 절연막 상에 제2실리콘막 증착, 코발트막 증착 및 열처리를 수회 반복하여 상기 제2실리콘막과 상기 코발트막을 모두 반응시켜서 풀리실리사이드(Fullysilicide) 형태로 코발트실리사이드막을 형성하는 단계; 및
    상기 코발트실리사이드막 상에 상기 콘택홀을 매립하는 금속막을 형성하는 단계를 포함하며,
    상기 코발트막은 유기금속화합물인 코발트-할로겐 또는 시안화-코발트 중에서 선택된 어느 하나를 사용하여 형성되는 반도체 장치 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 제1실리콘막은 실리콘저마늄막을 포함하는 반도체 장치 제조방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 제2실리콘막은 폴리실리콘막을 포함하는 반도체 장치 제조방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 제2실리콘막은 저압화학기상증착법(LPCVD)으로 형성하는 반도체 장치 제조방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 코발트막은 화학기상증착법(CVD)으로 형성하는 반도체 장치 제조방법.
  16. 삭제
  17. 삭제
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 코발트실리사이드막은 열처리를 통해 형성하는 반도체 장치 제조방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 열처리는 급속열처리로 진행하는 반도체 장치 제조방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 급속열처리는 550℃~850℃의 온도로 진행하는 반도체 장치 제조방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 실리콘막과 상기 코발트막을 반복적으로 증착하되, 그 증착 횟수는 2~10회로 실시하여 상기 코발트실리사이드막을 형성하는 반도체 장치 제조방법.
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