KR101019700B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 제조 방법는, 반도체 기판 상에 콘택홀이 구비된 절연막을 형성하는 단계; 상기 콘택홀의 표면 및 상기 절연막 상에 하부로부터 상부로 갈수록 실리콘 리치(Rich)한 조성으로부터 금속 리치한 조성을 갖도록 금속-실리사이드막을 형성하는 단계; 및 상기 금속-실리사이드막 내에 금속 및 실리콘의 조성이 균일해지도록 상기 금속-실리사이드막을 열처리하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는, 안정적인 금속-실리사이드막을 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
고집적 반도체 소자를 구현함에 있어서, 상,하 패턴들 간의 안정적인 콘택(contact)을 확보하는 것이 필수적이다. 이것은, 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴 간의 안정적인 콘택이 이루어지지 않으면, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.
한편, 반도체 소자의 고집적화로 인해 콘택의 크기는 점차 작아지고 있으며, 이에 따라 콘택 저항은 점차 증가하고 있다. 이에, 반도체 소자의 고집적화에 따른 콘택 저항의 감소를 위해 상부 패턴과 하부 패턴이 콘택되는 부분에 선택적으로 티타늄-실리사이드막을 형성하는 연구가 진행되고 있다.
그러나, 반도체 소자의 고집적화로 인하여 콘택홀의 크기가 점점 작아지게 되면서 상기 티타늄-실리사이드막을 작은 콘택홀 내에 적용하는 경우에 콘택 저항이 매우 높아지는 현상이 발생하게 되었다.
이에, 콘택 저항을 감소시키기 위한 대체 방안으로 티타늄-실리사이드막 대신에 코발트-실리사이드막을 적용하는 연구가 진행되고 있다.
상기 종래 기술에 따른 코발트-실리사이드막의 형성 방법을 간략하게 설명하면, 트랜지스터가 구비된 반도체 기판 상에 층간절연막을 형성한 후, 상기 층간절연막을 식각하여 반도체 기판의 접합 영역 부분을 노출시키는 콘택홀을 형성한다.
그런 다음, 상기 코발트-실리사이드막의 형성 영역인 콘택홀을 포함한 층간절연막 상에 코발트(Co)막을 증착한 후, 상기 코발트막이 형성된 반도체 기판에 열처리하여 상기 콘택홀 저면의 반도체 기판 부분에 선택적으로 코발트-실리사이드막을 형성한다.
그런데, 상기에 전술한 종래 기술에 따른 코발트-실리사이드막 형성방법에 따르면, 상기 코발트-실리사이드막이 형성되는 반도체 기판의 접합 영역 부분이 감소되는 현상이 발생하고 있다.
자세하게, 상기 코발트막의 증착 공정과 상기 열처리를 통하여 최종적으로 반도체 기판의 접합 영역 부분 상부에 코발트-실리사이드막이 형성하게 되는데, 이때, 상기 코발트-실리사이드막의 두께는 상기 코발트막 형성 두께의 대략 3.35배 정도가 된다.
이는, 곧, 상기 열처리시 반도체 기판의 접합 영역의 상당 부분이 코발트막과 반응한 것으로 해석되며, 상기 코발트막과 반응된 두께만큼 반도체 기판의 접합 영역 부분은 감소하게 되는 것이다.
상기 접합 영역의 감소는 전류 특성을 열화시키게 되고, 또한 소자의 전기적 특성에 영향을 주게 되면서 소자의 작동 오류를 야기시키는 결과를 가져오게 된다.
아울러, 상술한 코발트-실리사이드막의 형성 방법에 의해 발생하는 문제점을 해결하기 위한 방안으로, 코발트 전구체(precursor) 물질과 실리콘(Si) 함유 가스를 동시에 이용하는 CVD(Chemical Vapor Deposition) 공정으로 코발트-실리사이드막을 형성하는 공정이 개발되었다.
그러나, 상기 CVD 공정을 이용하는 코발트-실리사이드막을 형성하는 공정 역시, 반도체 기판과 코발트막 사이의 반응을 억제할 수 없으며, 이에 따라, 반도체 기판의 접합 영역이 감소되는 현상이 발생하고 있다.
본 발명은 금속-실리사이드막 형성시 반도체 기판의 접합 영역 부분이 감소되는 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조 방법는, 반도체 기판 상에 콘택홀이 구비된 절연막을 형성하는 단계; 상기 콘택홀의 표면 및 상기 절연막 상에 하부로부터 상부로 갈수록 실리콘 리치(Rich)한 조성으로부터 금속 리치한 조성을 갖도록 금속-실리사이드막을 형성하는 단계; 및 상기 금속-실리사이드막 내에 금속 및 실리콘의 조성이 균일해지도록 상기 금속-실리사이드막을 열처리하는 단계를 포함한다.
상기 금속-실리사이드막은 CVD(Chemical vapor deposition) 공정으로 형성한 다.
상기 금속-실리사이드막의 금속은 코발트로 형성한다.
상기 실리콘 리치한 금속-실리사이드막 부분에서 금속과 실리콘이 1 : 3 ∼ 1 : 10의 조성비를 갖도록 상기 금속-실리사이드막을 형성한다.
상기 금속 리치한 금속-실리사이드막 부분에서 금속과 실리콘이 1 : 0.1 ∼ 1 : 1의 조성비를 갖도록 상기 금속-실리사이드막을 형성한다.
상기 금속-실리사이드막을 형성하는 단계 후, 그리고, 상기 열처리하는 단계 전, 상기 금속-실리사이드막 상에 캡핑막을 형성하는 단계를 더 포함한다.
상기 금속-실리사이드막을 형성하는 단계 및 상기 캡핑막을 형성하는 단계는 인-시튜(In-Situ)로 수행한다.
상기 캡핑막은 Ti막 또는 TiN막으로 형성한다.
상기 열처리는 700 ∼ 850℃의 온도로 수행한다.
상기 콘택홀이 구비된 절연막을 형성하는 단계 후, 그리고, 상기 금속-실리사이드막을 형성하는 단계 전, 상기 콘택홀의 바닥 부분을 포함하는 상기 반도체 기판을 세정하는 단계를 더 포함한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판에 게이트 및 접합 영역을 형성하는 단계; 상기 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 접합 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀의 표면 및 상기 절연막 상에 하부로부터 상부로 갈수록 실리콘 리치한 조성으로부터 금속 리치한 조성을 갖도록 금속-실리사이드막을 형성하는 단계; 및 상기 금속-실리사이드막 내에 금속 및 실리콘의 조성이 균일해지도록 상기 금속-실리사이드막을 열처리하는 단계를 포함한다.
상기 금속-실리사이드막은 CVD 공정으로 형성한다.
상기 금속-실리사이드막의 금속은 코발트로 형성한다.
상기 실리콘 리치한 금속-실리사이드막 부분에서 금속과 실리콘이 1 : 3 ∼ 1 : 10의 조성비를 갖도록 상기 금속-실리사이드막을 형성한다.
상기 금속 리치한 금속-실리사이드막 부분에서 금속과 실리콘이 1 : 0.1 ∼ 1 : 1의 조성비를 갖도록 상기 금속-실리사이드막을 형성한다.
상기 금속-실리사이드막을 형성하는 단계 후, 그리고, 상기 열처리하는 단계 전, 상기 금속-실리사이드막 상에 캡핑막을 형성하는 단계를 더 포함한다.
상기 금속-실리사이드막을 형성하는 단계 및 상기 캡핑막을 형성하는 단계는 인-시튜(In-Situ)로 수행한다.
상기 캡핑막은 Ti막 또는 TiN막으로 형성한다.
상기 열처리는 700 ∼ 850℃의 온도로 수행한다.
상기 콘택홀이 구비된 절연막을 형성하는 단계 후, 그리고, 상기 금속-실리사이드막을 형성하는 단계 전, 상기 콘택홀의 바닥 부분을 포함하는 상기 반도체 기판을 세정하는 단계를 더 포함한다.
본 발명은 접합 영역에 접하는 부분이 실리콘이 리치하고 상부로 갈수록 코발트가 리치하도록 코발트-실리사이드막을 형성한 후, 열처리 공정을 수행하여 최 종적으로 화학양론비를 만족하는 코발트-실리사이드막을 형성함으로써 열처리시 반도체 기판의 실리콘과 코발트가 반응하는 것을 방지할 수 있다.
따라서, 반도체 기판의 실리콘과 코발트가 반응하는 것을 방지함으로써 상기 접합 영역의 손실을 막을 수 있음에 따라 콘택 저항을 감소시킬 수 있어 반도체 소자의 전기적 특성을 향상시킬 수 있다.
이하에서는, 본 발명의 실시예에 따른 코발트-실리사이드막을 포함하는 반도체 소자의 제조 방법을 상세히 설명하도록 한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 도면이다.
도 1a을 참조하면, 접합 영역(130)이 구비된 반도체 기판(100) 상에 층간절연막(140)을 형성한다.
그런 다음, 상기 층간절연막(140)을 식각하여 상기 접합 영역(130)을 노출시키는 콘택홀(140H)을 형성한다.
이어서, 상기 층간절연막(140)의 식각 공정 등으로 발생된 자연 산화막을 제거하기 위하여 상기 콘택홀(140H)의 바닥 부분을 포함한 상기 반도체 기판(100)에 세정 공정을 수행한다.
도 1b를 참조하면, 상기 콘택홀(140H)의 표면 및 상기 층간절연막(140) 상에 CVD 공정을 이용하여 금속-실리사이드막, 바람직하게, 코발트-실리사이드막(CoSix : 150)을 형성한다.
자세하게, 상기 코발트-실리사이드막(150)은 상기 콘택홀(140H)의 표면 및 상기 층간절연막(140)막과 접하는 하부로부터 상부로 갈수록 실리콘 리치(Rich)한 조성으로부터 코발트가 리치한 조성을 갖도록 형성한다. 즉, 상기 코발트-실리사이드막(150)은 상기 콘택홀(140H)의 표면 및 상기 층간절연막(140)막과 접하는 하부 부분(151)에는 코발트에 비해 실리콘이 풍부한 조성을 갖도록 형성하며, 상부 부분(152)에는 실리콘에 비해 코발트가 풍부한 조성을 갖는다.
상기 실리콘이 리치한 조성을 갖는 코발트-실리사이드막(150)의 하부 부분(151)에서 상기 코발트와 실리콘은 1 : 3 ∼ 1 : 10의 조성비를 가지며, 상기 코발트가 리치한 조성을 갖는 코발트-실리사이드막(150)의 상부 부분(152)에서 상기 코발트와 실리콘은 1 : 0.1 ∼ 1 : 1의 조성비를 갖는다.
상기 CVD 공정을 이용하여 형성하는 코발트-실리사이드막(150)은 코발트와 실리콘을 함유한 가스를 함께 이용하여 형성하며, 초기에 상기 콘택홀(140H)의 표면 및 상기 층간절연막(140)막 상에 실리콘이 리치한 조성을 갖도록 코발트-실리사이드막(150)을 형성한 후, 점차적으로 실리콘을 함유한 가스의 양을 줄임과 아울러 코발트의 양을 늘림으로써 하부 부분(151)로부터 상부 부분(152)로 갈수록 코발트가 리치한 조성을 갖도록 코발트-실리사이드막(150)을 형성한다.
도 1c를 참조하면, 상기 코발트-실리사이드막(150) 상에 캡핑막(capping layer, 160)을 형성한다. 상기 캡핑막(160)은 Ti막 또는 TiN막으로 형성하며, 상기 캡핑막의 형성 공정은 상기 코발트-실리사이드막(150) 형성 공정과 인-시튜(In-Situ)로 수행한다.
이어서, 상기 캡핑막(160)이 형성된 반도체 기판(100)에 700 ∼ 850℃의 온도로 열처리를 수행하여 내부에 코발트 및 실리콘의 조성이 균일해지도록 최종적인 형태의 코발트-실리사이드막(CoSi2, 170)을 형성한다.
즉, 상기 열처리에 의해 코발트 및 실리콘이 상호 조성이 부족한 부분으로 확산되어 최종적으로 막 전체의 화학양론비를 만족하는 코발트-실리사이드막(170)이 형성된다.
한편, 본 발명에 따른 코발트-실리사이드막의 제조 방법은 접합 영역을 포함하는 활성 영역 부분에 적용될 수 있다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법의 제조 방법을 설명하기 위한 공정별 도면이다.
도 2a를 참조하면, 소자분리영역에 의해 한정된 활성 영역을 갖는 반도체 기판(200)의 활성 영역 상에 게이트절연막(211), 게이트도전막(212) 및 하드마스크막(213)이 적층되어 이루어진 게이트(210)를 형성한다.
그런 다음, 상기 게이트(210)의 양측 벽에 스페이서(220)를 형성한 후, 상기 반도체 기판(200)에 불순물 이온주입 공정을 수행하여 상기 게이트(210)의 측면 반도체 기판(200) 부분에 접합 영역(230)을 형성한다.
도 2b를 참조하면, 상기 게이트(210)를 덮도록 상기 반도체 기판(200) 상에 층간절연막(240)을 증착한 후, 상기 층간절연막(240)에 CMP(Chemical Mechanical Polishing) 공정을 수행하여 상기 층간절연막(240)을 평탄화시킨다.
그런 다음, 상기 층간절연막(240)에 식각 공정을 수행하여 상기 반도체 기판(200)의 접합 영역(230)을 노출시키는 콘택홀(240H)을 형성한다.
이어서, 상기 층간절연막(240)의 식각 공정 등으로 발생된 자연 산화막을 제거하기 위하여 상기 콘택홀(240H)의 바닥 부분을 포함한 상기 반도체 기판(200)에 세정 공정을 수행한다.
도 2c를 참조하면, 상기 콘택홀(240H)의 표면 및 상기 층간절연막(240) 상에 코발트와 실리콘을 함유한 가스를 함께 이용함과 아울러 상기 코발트와 실리콘을 함유한 가스의 양을 변화시킨 CVD 공정을 이용하여 금속-실리사이드막, 바람직하게, 코발트-실리사이드막(CoSix : 250)을 형성한다.
상기 코발트-실리사이드막(250)은 상기 콘택홀(240H)의 표면 및 상기 층간절연막(240)막과 접하는 하부로부터 상부로 갈수록 실리콘 리치한 조성으로부터 코발트가 리치한 조성을 갖도록 형성한다.
상기 실리콘이 리치한 조성을 갖는 코발트-실리사이드막(250)의 하부 부분(251)에서 상기 코발트와 실리콘은 1 : 3 ∼ 1 : 10의 조성비를 가지며, 상기 코발트가 리치한 조성을 갖는 코발트-실리사이드막(250)의 상부 부분(252)에서 상기 코발트와 실리콘은 1 : 0.1 ∼ 1 : 1의 조성비를 갖는다.
도 2d를 참조하면, 상기 코발트-실리사이드막(250) 형성 공정 후, 인-시튜(In-Situ)로 상기 코발트-실리사이드막(250) 상에 Ti막 또는 TiN막으로 이루어진 캡핑막(260)을 형성한다.
그런 다음, 상기 반도체 기판(200)에 700 ∼ 850℃의 온도로 열처리를 수행 하여 코발트 및 실리콘이 상호 조성이 부족한 부분으로 확산되어 막 전체의 화학양론비를 만족하도록, 즉, 코발트 및 실리콘의 조성이 균일해지도록 최종적인 형태의 코발트-실리사이드막(CoSi2, 270)을 형성한다.
이상에서와 같이, 본 발명은 접합 영역에 접하는 부분이 실리콘이 리치하고 상부로 갈수록 코발트가 리치하도록 코발트-실리사이드막을 형성한 후, 열처리 공정을 수행하여 최종적으로 화학양론비를 만족하는 코발트-실리사이드막을 형성함으로써 열처리시 반도체 기판의 실리콘과 코발트가 반응하는 것을 방지할 수 있다.
따라서, 반도체 기판의 실리콘과 코발트가 반응하는 것을 방지함으로써 상기 접합 영역의 손실을 막을 수 있음에 따라 콘택 저항을 감소시킬 수 있어 반도체 소자의 전기적 특성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 도면.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 도면.

Claims (20)

  1. 반도체 기판 상에 콘택홀이 구비된 절연막을 형성하는 단계;
    상기 콘택홀의 표면 및 상기 절연막 상에 하부로부터 상부로 갈수록 실리콘이 리치(Rich)한 조성으로부터 코발트가 리치한 조성을 갖도록 코발트-실리사이드막을 형성하는 단계; 및
    상기 코발트-실리사이드막 내에 코발트 및 실리콘의 조성이 균일해지도록 상기 코발트-실리사이드막을 열처리하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 코발트-실리사이드막은 CVD(Chemical vapor deposition) 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 실리콘이 리치한 코발트-실리사이드막 부분에서, 코발트와 실리콘이 1 : 3 ∼ 1 : 10의 조성비를 갖도록 상기 코발트-실리사이드막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 코발트가 리치한 코발트-실리사이드막 부분에서, 코발트와 실리콘이 1 : 0.1 ∼ 1 : 1의 조성비를 갖도록 상기 코발트-실리사이드막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 코발트-실리사이드막을 형성하는 단계 후, 그리고, 상기 열처리하는 단계 전,
    상기 코발트-실리사이드막 상에 캡핑막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 코발트-실리사이드막을 형성하는 단계 및 상기 캡핑막을 형성하는 단계는, 인-시튜(In-Situ)로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 캡핑막은 Ti막 또는 TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 열처리는 700 ∼ 850℃의 온도로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 콘택홀이 구비된 절연막을 형성하는 단계 후, 그리고, 상기 코발트-실리사이드막을 형성하는 단계 전,
    상기 콘택홀의 바닥 부분을 포함하는 상기 반도체 기판을 세정하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 반도체 기판에 게이트 및 접합 영역을 형성하는 단계;
    상기 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 접합 영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 표면 및 상기 절연막 상에 하부로부터 상부로 갈수록 실리콘이 리치한 조성으로부터 코발트가 리치한 조성을 갖도록 코발트-실리사이드막을 형성하는 단계; 및
    상기 코발트-실리사이드막 내에 코발트 및 실리콘의 조성이 균일해지도록 상기 코발트-실리사이드막을 열처리하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 코발트-실리사이드막은 CVD 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 삭제
  14. 제 11 항에 있어서,
    상기 실리콘이 리치한 코발트-실리사이드막 부분에서, 코발트와 실리콘이 1 : 3 ∼ 1 : 10의 조성비를 갖도록 상기 코발트-실리사이드막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 11 항에 있어서,
    상기 코발트가 리치한 코발트-실리사이드막 부분에서, 코발트와 실리콘이 1 : 0.1 ∼ 1 : 1의 조성비를 갖도록 상기 코발트-실리사이드막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 11 항에 있어서,
    상기 코발트-실리사이드막을 형성하는 단계 후, 그리고, 상기 열처리하는 단계 전,
    상기 코발트-실리사이드막 상에 캡핑막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 코발트-실리사이드막을 형성하는 단계 및 상기 캡핑막을 형성하는 단계는, 인-시튜(In-Situ)로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 16 항에 있어서,
    상기 캡핑막은 Ti막 또는 TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 11 항에 있어서,
    상기 열처리는 700 ∼ 850℃의 온도로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 11 항에 있어서,
    상기 콘택홀이 구비된 절연막을 형성하는 단계 후, 그리고, 상기 코발트-실리사이드막을 형성하는 단계 전,
    상기 콘택홀의 바닥 부분을 포함하는 상기 반도체 기판을 세정하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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