KR100591181B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명의 목적은 마스크 오정렬로 인해 게이트의 일측 상부만이 노출되더라도 금속 실리사이드층의 면적을 충분히 확보하여 게이트의 저항값 증가를 방지함으로써 소자의 특성 및 신뢰성을 개선할 수 있을 반도체 소자 및 그 제조방법을 제공하는 것이다.
본 발명의 목적은 반도체 기판; 기판 상에 형성된 배선; 배선의 양 측벽에 형성되며 배선의 일측 측벽에서는 배선의 측부를 일부 노출시키는 스페이서; 배선의 일측 상부와 측부 일부를 노출시키면서 기판 전면 상에 형성된 실리사이드 방지막; 및 노출된 배선의 일측 상부와 측부 일부에 형성된 금속 실리사이드층을 포함하는 반도체 소자에 의해 달성될 수 있다.
실리사이드, 실리사이드 방지막, 배선, 스페이서, 게이트
Description
도 1은 종래 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2는 종래 반도체 소자에서 실리사이드 방지막의 마스크 오정렬이 발생된 경우를 나타낸 도면.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순차적 공정 단면도.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 실리사이드층을 구비한 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따른 패턴의 미세화로 인하여 도전층간 패턴들의 콘택 면적이 점점 작아지면서 시트(sheet) 저항 및 콘택 저항이 높아져 소자의 고속화를 달성하는데 많은 어려움이 있다.
이에 따라, 콘택이 형성되는 액티브 영역, 즉 소오스 및 드레인 영역과 게이트(워드라인) 및 비트라인 등의 배선 상부에 금속과 실리콘의 화합물인 금속 실리 사이드층을 형성하는 방법이 적용되고 있다.
금속 실리사이드층은 실리콘을 포함하는 막 상부에 티타늄(Ti), 니켈(Ni), 코발트(Co)와 같은 금속을 증착하고 열처리를 수행하여 형성하는데, 예컨대 0.25㎛ 이하 기술의 소자에서는 금속으로 코발트(Co)를 증착하여 게이트의 임계치수(Critical Dimension; CD)에 대한 의존성이 적은 코발트실리사이드(CoSi2)를 주로 적용한다.
한편, 반도체 소자 중 일부 소자에서는 소오스 및 드레인 영역에 실리사이드층을 형성하게 되면 접합 누설 전류 특성 등이 저하되는 문제가 있어, 실리사이드 방지막을 적용하여 게이트 및 비트라인 등의 배선 상에만 선택적으로 금속 실리사이드층을 형성하고 있다.
이러한 종래 반도체 소자의 제조방법을 도 1을 참조하여 설명한다.
도 1을 참조하면, 내부에 웰(12)이 형성된 반도체 기판(10) 상에 게이트 절연막(14)을 형성하고, 게이트 절연막(14) 상에 게이트 물질막으로서 폴리실리콘막을 증착한다. 그 다음, 포토리소그라피에 의한 마스크 공정 및 식각 공정에 의해 폴리실리콘막을 패터닝하여 게이트(16)를 형성한다.
그 후, 게이트(16)를 마스크로하여 기판(10)으로 저농도 불순물 이온을 주입하여 기판(10) 내부에 엘디디(Lightly Doped Drain; LDD) 영역(18)을 형성한다. 그 다음, 게이트(16)를 덮도록 기판 전면 상에 산화막, 질화막 또는 산화막과 질화막의 적층막을 증착하고, 게이트(16) 및 기판 표면이 노출되도록 에치백(etch- back)하여 게이트(16) 양 측벽에 스페이서(20)를 형성한다.
그 다음, 게이트(16) 및 스페이서(20)를 마스크로하여 기판(10)으로 고농도 불순물 이온을 주입하여 기판(10) 내부에 소오스 및 드레인 영역(22)을 형성한다. 그 후, 기판(10) 내부에 주입된 불순물 이온들의 활성화를 위해 열처리 공정을 수행하고, 기판(10) 전면 상에 산화막을 증착한다.
그 다음, 포토리소그라피에 의한 마스크 공정 및 식각 공정에 의해 산화막을 패터닝하여 게이트(16) 상부만을 노출시키는 실리사이드 방지막(24)을 형성한다. 그 후, 기판(10) 전면 상에 실리사이드용 금속막을 증착하고 열처리 공정을 수행하여 노출된 게이트(16)의 실리콘과 금속을 반응시켜 게이트(16) 상부에만 선택적으로 금속 실리사이드층(26)을 형성한 다음, 습식식각에 의해 미반응된 금속막을 제거한다. 여기서, 금속막은 티타늄(Ti), 니켈(Ni), 코발트(Co) 중 선택되는 어느 하나이다.
그런데, 실리사이드 방지막(24) 형성을 위한 마스크 공정 시 마스크 오정렬이 발생하게 되면, 도 2와 같이 실리사이드 방지막(24')이 어느 한 쪽(도 2에서는 좌측)으로 치우쳐 형성되어 게이트(16)의 일측 상부만이 노출되고 그 부분에만 금속 실리사이드층(26')이 형성된다.
이와 같이 금속 실리사이드층(26')이 게이트(16)의 일측 상부에만 형성되면, 금속 실리사이드층(26')의 면적 감소로 게이트(16)의 저항값이 증가하여, 소자의 특성 및 신뢰성이 저하되는 문제가 있다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 마스크 오정렬로 인해 게이트의 일측 상부만이 노출되더라도 금속 실리사이드층의 면적을 충분히 확보하여 게이트의 저항값 증가를 방지함으로써 소자의 특성 및 신뢰성을 개선할 수 있을 반도체 소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 상술한 반도체 소자의 제조방법을 제공하는데 다른 목적이 있다.
상기한 바와 같은 본 발명의 목적은 반도체 기판; 기판 상에 형성된 배선; 배선의 양 측벽에 형성되며 배선의 일측 측벽에서는 배선의 측부를 일부 노출시키는 스페이서; 배선의 일측 상부와 측부 일부를 노출시키면서 기판 전면 상에 형성된 실리사이드 방지막; 및 노출된 배선의 일측 상부와 측부 일부에 형성된 금속 실리사이드층을 포함하는 반도체 소자에 의해 달성될 수 있다.
여기서, 배선은 실리콘을 포함하고, 바람직하게는 폴리실리콘 게이트 또는 폴리실리콘 비트라인일 수 있다.
또한, 상기한 바와 같은 본 발명의 목적은 상부에 실리콘을 함유한 배선이 형성되고, 배선의 양 측벽에 스페이서가 형성되어 있는 반도체 기판을 준비하는 단계; 기판 상에 배선의 일측 상부 및 일측 스페이서를 일부 노출시키는 실리사이드 방지막을 형성하는 단계; 노출된 스페이서를 일부 식각하여 배선의 일측 측부를 일부 노출시키는 단계; 및 노출된 배선의 일측 상부 및 측부 일부에만 선택적으로 금속 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성 될 수 있다.
여기서, 실리사이드 방지막은 산화막으로 이루어지고, 스페이서는 산화막, 질화막 또는 산화막과 질화막의 적층막으로 이루어지며, 스페이서의 식각은 플라즈마를 이용한 건식식각으로 수행한다.
또한, 금속 실리사드층을 형성하는 단계는 기판 전면 상에 실리사이드용 금속막을 증착하는 단계; 기판을 열처리하여 배선의 실리콘과 금속을 반응시켜 금속 실리사이드층을 형성하는 단계; 및 미반응된 금속막을 제거하는 단계를 포함한다.
이때, 금속막은 티타늄(Ti), 니켈(Ni), 코발트(Co) 중 선택되는 어느 하나이고, 미반응된 금속막의 제거는 습식식각으로 수행한다.
또한, 배선은 폴리실리콘 게이트 또는 폴리실리콘 비트라인일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 3a 내지 도 3d를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명한다.
도 3a를 참조하면, 내부에 웰(32)이 형성된 반도체 기판(30) 상에 게이트 절연막(34)을 형성하고, 게이트 절연막(34) 상에 게이트 물질막으로서 폴리실리콘막을 증착한다. 그 다음, 포토리소그라피에 의한 마스크 공정 및 식각 공정에 의해 폴리실리콘막을 패터닝하여 게이트(36)를 형성한다. 그 후, 게이트(36)를 마스크로하여 기판(30)으로 저농도 불순물 이온을 주입하여 기판(30) 내부에 엘디디(Lightly Doped Drain; LDD) 영역(38)을 형성한다.
그 다음, 게이트(36)를 덮도록 기판 전면 상에 산화막, 질화막 또는 산화막과 질화막의 적층막을 증착하고, 게이트(36) 및 기판 표면이 노출되도록 에치백(etch-back)하여 게이트(36) 양 측벽에 스페이서(40)를 형성한다. 그 후, 게이트(36) 및 스페이서(40)를 마스크로하여 기판(30)으로 고농도 불순물 이온을 주입하여 기판(30) 내부에 소오스 및 드레인 영역(42)을 형성하고, 기판(40) 내부에 주입된 불순물 이온들의 활성화를 위해 열처리 공정을 수행한다. 이때, 열처리 공정은 약 700℃ 이상의 온도에서 수행한다.
도 3b를 참조하면, 기판(40) 전면 상에 산화막을 증착하고, 포토리소그라피에 의한 마스크 공정 및 식각 공정에 의해 패터닝하여 게이트(36)의 상부를 노출시키는 실리사이드 방지막(44)을 형성한다. 이때, 마스크 오정렬이 발생되면 실리사이드 방지막(44)이 어느 한쪽(도 3b에서는 좌측)으로 치우쳐서 형성되어, 그 부분의 스페이서(40)가 일부 노출되고 게이트(36)의 상부는 완전히 노출되지 않고 일측 상부만이 노출된다.
도 3c를 참조하면, 플라즈마를 이용한 건식식각에 의해 스페이서(40)의 노출된 부분을 식각하여 게이트(36)의 일측 측부를 일부 노출시킨다. 이때, 스페이서(40)가 실리사이드 방지막(44)과 동일한 물질로 이루어진 경우에는 실리사이드 방지막(44)도 일부 식각되어 두께가 감소된다(도면부호 44' 참조). 그 후, 기판(30) 전면 상에 실리사이드용 금속막(46)을 증착한다. 여기서, 금속막은 티타늄(Ti), 니켈(Ni), 코발트(Co) 중 선택되는 어느 하나로 50 내지 1000Å의 두께로 증착한다.
도 3d를 참조하면, 열처리 공정을 수행하여 게이트(36)의 실리콘과 금속을 반응시켜 게이트(36)의 일측 상부 및 측부 일부에만 선택적으로 금속 실리사이드층(48)을 형성하고, 습식식각에 의해 미반응된 금속막을 제거한다.
즉, 금속 실리사이드층(48)이 게이트(36)의 일측 상부뿐만 아니라 측부 일부에도 형성되어 금속 실리사이드층(48)의 표면적이 증가하므로 게이트(36)의 저항값이 증가되지 않는다.
한편, 상기 실시예에서는 게이트에만 선택적으로 금속 실리사이드층을 적용하는 경우에 대해서만 설명하였지만, 폴리실리콘 비트라인 등의 실리콘을 함유한 다른 배선에 선택적으로 금속 실리사이드층을 적용하는 경우에도 동일하게 적용하여 실시할 수 있다.
상술한 바와 같이, 본 발명에서는 게이트 등의 배선에 선택적으로 금속 실리사이드층을 적용할 때, 마스크 오정렬로 인해 실리사이드 방지막이 게이트의 일측 상부만을 노출시키더라도 게이트의 일측 측부를 추가적으로 노출시켜 그 부분에도 금속 실리사이드층이 형성되도록 한다.
이에 따라, 금속 실리사이드층의 면적을 충분히 확보할 수 있어 게이트의 저항값 증가를 방지할 수 있다.
그 결과, 소자의 특성 및 신뢰성을 개선할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (7)
- 반도체 기판;상기 반도체 기판 상에 형성된 배선;상기 배선의 양 측벽에 형성되며 상기 배선의 일측 측벽에서는 상기 배선의 측부를 일부 노출시키는 스페이서;상기 배선의 일측 상부와 측부 일부를 노출시키면서 상기 반도체 기판 전면 상에 형성된 실리사이드 방지막; 및상기 노출된 배선의 일측 상부와 측부 일부에 형성된 금속 실리사이드층을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 배선이 폴리실리콘 게이트 또는 폴리실리콘 비트라인인 반도체 소자.
- 상부에 실리콘을 함유한 배선이 형성되고, 상기 배선의 양 측벽에 스페이서가 형성되어 있는 반도체 기판을 준비하는 단계;상기 반도체 기판 상에 상기 배선의 일측 상부 및 일측 스페이서를 일부 노출시키는 실리사이드 방지막을 형성하는 단계;상기 노출된 스페이서를 일부 식각하여 상기 배선의 일측 측부를 일부 노출시키는 단계; 및상기 노출된 배선의 일측 상부 및 측부 일부에만 선택적으로 금속 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 실리사이드 방지막이 산화막으로 이루어지는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 금속 실리사드층을 형성하는 단계는상기 기판 전면 상에 실리사이드용 금속막을 증착하는 단계;상기 기판을 열처리하여 상기 배선의 실리콘과 상기 금속을 반응시켜 상기 금속 실리사이드층을 형성하는 단계; 및미반응된 금속막을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 금속막은 티타늄(Ti), 니켈(Ni), 코발트(Co) 중 선택되는 어느 하나인 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 배선이 폴리실리콘 게이트 또는 폴리실리콘 비트라인인 반도체 소자의 제조방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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