KR101019710B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 실리사이드막의 특성을 개선하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 금속막을 형성하는 단계와, 상기 금속막 상에 캡핑막을 형성하는 단계와, 상기 금속막이 제1 금속 실리사이드막으로 변환되도록 1차 열처리하는 단계와, 상기 1차 열처리시 미반응된 금속막 부분이 제거되도록 식각하는 단계와, 상기 식각 후에 잔류된 제1 금속 실리사이드막 상에 실리콘막을 형성하는 단계와, 상기 실리콘막 상에 질화막을 형성하는 단계 및 상기 제1 금속 실리사이드막이 제2 금속 실리사이드막으로 변환되도록, 질화막이 형성된 반도체 기판의 결과물을 2차 열처리하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게, 실리사이드막의 특성을 개선하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자에서는 도전 패턴들 간의 전기적인 연결을 위해, 예컨대, 게이트 양측의 반도체 기판 부분 상에 트랜지스터의 소오스 영역 및 드레인 영역과 비트 라인 및 캐패시터 등의 도전 패턴들을 전기적으로 연결시키기 위해 콘택 플러그가 형성된다. 한편, 반도체 소자의 고집적화 추세에 부합하여 상기 콘택 플러그의 콘택 저항이 증가하였으며, 이에, 상기 콘택 저항을 개선하기 위해 콘택 플러그의 저면에 금속 실리사이드막을 형성하는 방법이 제안된 바 있다.
상기 금속 실리사이드막을 형성하는 과정을 간략하게 설명하면, 먼저, 콘택 플러그 형성 영역에 금속막과 캡핑막을 차례로 형성한 후에, 금속막의 실리사이드 반응을 위한 1차 열처리 공정을 수행한다. 그런 다음, 상기 1차 열처리 공정시 미반응된 금속막 부분을 제거하기 위한 습식 식각 공정을 수행하고, 이어서, 금속막의 실리사이드 반응을 위한 2차 열처리 공정을 수행한다.
그러나, 전술한 종래 기술의 경우에는 상기 세정 공정시 상기 1차 열처리 공정 후에 수행되는 습식 식각 공정시 미반응된 금속막 부분만 제거되는 것이 아니라, 금속막 상에 형성된 캡핑막이 함께 제거되며, 이로 인해, 후속 2차 열처리 공정시 잔류된 금속막이 그 아래의 반도체 기판 부분의 실리콘과 과도하게 반응하여 실리콘 소모량이 증가되고 금속 실리사이드막의 응집 현상이 유발된다. 그 결과, 게이트 양측의 소오스 영역 및 드레인 영역 부분에서 누설 전류가 발생됨에 따라 트랜지스터 특성이 열화된다. 특히, 상기 금속 실리사이드막의 응집 현상은 반도체 소자의 고집적화 추세에 부합하여 게이트의 길이가 감소됨에 따라 더욱 심화되며, 이로 인해, 금속 실리사이드막 부분에서의 면저항이 급격하게 증가된다.
도 1은 게이트 상부에 형성된 금속 실리사이드막의 응집 현상을 보여주는 반도체 소자의 사진으로서, 도시된 바와 같이, 금속 실리사이드막이 게이트 상부의 중심 부분에서 상대적으로 두껍게 형성된 것을 알 수 있다. 이는 금속막의 실리사이드 반응이 금속막의 결정입계를 따라 빠르게 일어나기 때문이다. 즉, 게이트의 길이가 감소됨에 따라 각 게이트 상부의 금속막에 포함된 결정입계의 수가 감소되고, 이로 인해, 각 게이트 상부의 금속막 내에서 결정입계의 면적 차이가 증가되는 바, 실리사이드 반응이 불균일하게 일어나 금속 실리사이드막 두께의 균일성이 저하되는 것이다.
도 2는 게이트 길이에 따른 면저항의 변화를 도시한 그래프로서, 도시된 바와 같이, 게이트의 길이가 50㎚ 이하로 감소됨에 따라 금속 실리사이드막의 면저항이 급격하게 증가되는 것을 알 수 있다.
본 발명은 실리사이드막의 특성을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 금속막을 형성하는 단계와, 상기 금속막 상에 캡핑막을 형성하는 단계와, 상기 금속막이 제1 금속 실리사이드막으로 변환되도록 1차 열처리하는 단계와, 상기 1차 열처리시 미반응된 금속막 부분이 제거되도록 식각하는 단계와, 상기 식각 후에 잔류된 제1 금속 실리사이드막 상에 실리콘막을 형성하는 단계와, 상기 실리콘막 상에 질화막을 형성하는 단계 및 상기 제1 금속 실리사이드막이 제2 금속 실리사이드막으로 변환되도록, 질화막이 형성된 반도체 기판의 결과물을 2차 열처리하는 단계를 포함한다.
상기 금속막을 형성하는 단계 전, 상기 반도체 기판에 잔류된 유기물 및 자연 산화막이 제거되도록 클리닝 공정을 수행하는 단계를 더 포함한다.
상기 클리닝 공정은 H2SO4 용액에 3∼7분 동안 침지시킨 후에 HF 용액으로 1∼2분 동안 처리하는 방식으로 수행한다.
상기 금속막은 Ti막, Co막 및 Ni막 중 적어도 하나를 포함한다.
상기 금속막은 PVD(Physical Vapor Deposition) 방식으로 형성한다.
상기 금속막은 10∼200Å의 두께로 형성한다.
상기 캡핑막을 형성하는 단계는, 상기 금속막을 형성하는 단계와 인-시튜(In-Situ)로 수행한다.
상기 캡핑막은 Ti막 또는 TiN막 중 적어도 하나를 포함한다.
상기 캡핑막은 50∼150Å의 두께로 형성한다.
상기 1차 열처리는 300∼650℃의 온도 조건으로 수행한다.
상기 1차 열처리는 10∼60초 동안 수행한다.
상기 금속막 부분을 제거되도록 식각하는 단계는, SC-1(Standard Clean-1) 용액 또는 황산+과수의 혼합 용액을 사용하는 습식 방식으로 수행한다.
상기 금속막 부분이 제거되도록 식각하는 단계시, 캡핑막도 함께 제거된다.
상기 실리콘막은 비정질상을 갖도록 형성한다.
상기 실리콘막은 200∼500℃의 온도 조건에서 형성한다.
상기 실리콘막은 PVD 또는 CVD(Chemical Vapor Deposition) 방식으로 형성한다.
상기 실리콘막을 형성하기 위한 CVD 방식은, 0.1∼10Torr의 압력 조건에서 수행한다.
상기 실리콘막을 형성하기 위한 CVD 방식은, 소오스 가스로서 실리콘 화합물 가스를 공급하는 제1 단계와, 상기 실리콘 화합물 가스의 공급을 중단하는 제2 단 계와, 반응가스로서 수소 가스 및 아르곤 가스를 공급하는 제3 단계 및 상기 수소 가스 및 아르곤 가스의 공급을 중단하는 제4 단계를 반복적으로 수행한다.
상기 실리콘막을 형성하기 위한 CVD 방식은, 소오스 가스로서 실리콘 화합물 가스를 공급하는 과정과 반응 가스로서 수소 가스 및 아르곤 가스를 공급하는 과정을 반복적으로 수행한다.
상기 질화막을 형성하는 단계는, NH3 플라즈마 처리를 통해 수행한다.
상기 질화막을 형성하는 단계는, N2H2 가스를 플로우시키는 방식으로 수행한다.
상기 실리콘막을 형성하는 단계와 상기 질화막을 형성하는 단계는, 적어도 2회 이상 반복 수행한다.
상기 2차 열처리는 450∼800℃의 온도 조건으로 수행한다.
상기 2차 열처리는 10∼30초 동안 수행한다.
본 발명은 제1 금속 실리사이드막이 형성되도록 1차 열처리 공정을 수행한 후에 미반응된 금속막 부분을 제거한 다음, 비정질상을 갖는 실리콘막을 형성한 상태에서 2차 열처리 공정을 수행함으로써, 상기 2차 열처리 공정시 금속막 아래의 반도체 기판 부분에서 과도한 반응이 일어나 실리콘 소모량이 증가되는 것을 방지할 수 있다. 따라서, 본 발명은 상기 반도체 기판 부분에서 누설 전류가 발생되는 것을 방지하여 트랜지스터의 특성을 향상시킬 수 있다.
또한, 본 발명은 상기 실리콘막이 형성된 상태에서 2차 열처리 공정이 수행됨에 따라, 2차 열처리 공정시 실리사이드 반응이 균일하게 일어나 금속 실리사이드막의 응집 현상을 개선할 수 있으며, 이를 통해, 본 발명은 금속 실리사이드막 부분에서의 면저항을 감소시켜 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 반도체 기판(300) 상에 다수개의 게이트(G)를 형성한 후, 상기 게이트(G)의 양측벽에 스페이서(302)를 형성한다. 그런 다음, 상기 게이트(G)들 사이의 반도체 기판(300) 표면 내에 소오스 영역 및 드레인 영역(304)을 형성한다. 이때, 상기 게이트(G)의 상면에는 실리콘을 포함하는 막이 형성되도록 한다.
도 3b를 참조하면, 상기 소오스 영역 및 드레인 영역(304)이 형성된 반도체 기판(300)의 결과물 상에 상기 스페이서(302)를 포함한 게이트(G)를 덮도록 절연막(도시안됨)을 형성한 후, 상기 게이트(G)의 상면 및 게이트(G)들 사이의 소오스 영역 및 드레인 영역(304)을 노출시키는 콘택 형성 영역을 형성한다.
그리고 나서, 반도체 기판(300)에 잔류된 유기물 및 자연 산화막이 제거되도록 클리닝 공정(305)을 수행한다. 상기 클리닝 공정(305)은 H2SO4 용액에 3∼7분, 예컨대, 5분 정도 동안 침지시킨 후에 HF 용액으로 1∼2분, 예컨대, 90초 정도 동안 처리하는 방식으로 수행한다. 이때, 상기 HF 용액은 표준 HF 용액을 사용한다.
도 3c를 참조하면, 상기 콘택 형성 영역, 즉, 노출된 게이트(G)의 상면 및 게이트(G)들 사이의 소오스 영역 및 드레인 영역(304) 상에 금속막(310)을 형성한다. 상기 금속막(310)은 Ti막, Co막 및 Ni막 중 적어도 하나, 예컨대, Co막으로 형성하며, 바람직하게, 진공 상태에서 PVD 방식을 통해 10∼200Å 정도의 두께로 형성한다.
도 3d를 참조하면, 상기 금속막(310) 상에 Ti막 또는 TiN막 중 적어도 하나의 막으로 캡핑막(320)을 형성한다. 상기 캡핑막(320)은 50∼150Å 정도의 두께로 형성한다. 또한, 상기 캡핑막(320)은 상기 금속막(310) 형성시와 인-시튜(In-Situ)로 진공 상태에서 형성한다. 이를 통해, 본 발명은 상기 금속막(310)이 산화되는 것을 방지할 수 있고, 상기 금속막(310)과 게이트(G) 상면의 실리콘을 포함한 막 사이의 계면 및 금속막(310)과 게이트(G)들 사이의 반도체 기판(300) 부분 사이의 계면의 자연 산화막을 환원시켜 후속 실리사이드화 반응을 촉진시킬 수 있다.
도 3e를 참조하면, 상기 금속막(310)의 실리사이드 반응이 일어나도록 1차 열처리 공정(330)을 수행한다. 상기 1차 열처리 공정(330)은, 예컨대, RTA(Rapid Thermal Annealing) 방식을 통해 300∼650℃ 정도의 온도 조건으로 약 10∼60초 정도 동안 수행한다.
그 결과, 상기 게이트(G)의 상면 및 게이트(G)들 사이의 반도체 기판(300) 부분 상에는 제1 금속 실리사이드막(340)이 형성된다. 예컨대, 상기 금속막(310)이 Ti막인 경우에는 상기 제1 금속 실리사이드막(340)은 TiSi2막이며, 상기 금속막(310)이 Co막인 경우에는 상기 제1 금속 실리사이드막(340)은 CoSi막이다.
여기서, 상기 1차 열처리 공정(330)시 상기 캡핑막(320)은 상기 금속막(310)이 산화되는 것을 방지하고, 제1 금속 실리사이드막(340)이 형성되는 부분에서의 자연 산화막을 환원시켜 실리사이드 반응을 촉진하는 역할을 한다. 또한, 상기 1차 열처리 공정(330)시 상기 캡핑막(320)은 제1 금속 실리사이드막(340)의 표면 및 계면 거칠기를 개선하고, 제1 금속 실리사이드막(340)이 형성되는 부분에서의 표면 확산 속도를 감소시켜 상기 제1 금속 실리사이드막(340)의 횡적 성장을 방지하는 역할을 한다.
도 3f를 참조하면, 상기 1차 열처리 공정시 미반응된 금속막 부분이 제거되도록 습식 식각 공정을 수행한다. 상기 습식 식각 공정은 SC-1(Standard Clean-1) 용액 또는 황산+과수의 혼합 용액을 사용하여 수행한다. 이때, 상기 습식 식각 공정시, 캡핑막도 함께 제거되며, 제1 금속 실리사이드막(340)은 잔류된다.
도 3g를 참조하면, 상기 습식 식각 후에 잔류된 제1 금속 실리사이드막(340) 상에 비정질상을 갖는 단결정 실리콘막(350)을 형성한다. 상기 실리콘막(350)은 다결정 실리콘막이 형성되는 것이 방지되도록 500℃ 이하, 예컨대, 200∼500℃의 온도에서 형성하며, 상기 실리콘막(350)이 상기 제1 금속 실리사이드막(340) 상에만 형성되도록 단차 피복성이 취약한 PVD 방식으로 형성한다.
또한, 상기 실리콘막(350)은 CVD 방식을 통해 상기 제1 금속 실리사이드 막(340) 상에만 형성하는 것도 가능하다. 이때의 CVD 방식은 0.1∼10Torr 정도의 압력 조건 및 280∼480℃ 정도의 온도 조건에서 수행하며, 소오스 가스로서 실리콘 화합물 가스를 5∼60sccm 정도 공급하는 과정과 반응 가스로서 수소 가스 및 아르곤 가스를 1slm 이하로 공급하는 과정을 반복적으로 수행한다. 즉, 상기 CVD 방식은 실리콘 화합물 가스의 On/Off 과정과 수소 가스 및 아르곤 가스의 On/Off 과정을 반복적으로 수행한다.
상기 실리콘 화합물 가스는, 예컨대, SiH4 가스, Si2H6 가스 및 Si3H8 가스 중 적어도 하나를 포함하며, 상기 반응 가스 중 아르곤 가스는 표면에 흡착된 실리콘 함유 기체와 충돌하여 기상 및 기판 표면에 흡착된 실리콘 화합물(a-SiHx)의 분해 및 표면 이동을 촉진시키는 역할을 한다. 여기서, 상기 CVD 방식을 소오스 가스 및 반응 가스들을 단계적으로 반복해서 공급해서 수행하는 이유는 기상 반응에 의한 미립자 발생을 방지하기 위함이다. 상기 CVD 공정시 일어나는 기상 반응과 기판 표면 반응은 다음의 반응식1 및 반응식2에 나타나 있다.
(반응식1)
기상 반응 : SiH4 →SiH3 + 2H2(g)
(반응식2)
기판 표면 반응 : SiH4 + SiH3 + H2(g) ↔ a-SiHx(s) + 2H2(g)
이때, 상기 CVD 공정시 반응 가스의 노출 시간이 증가되면 흡착된 수소 가스 에 의해 상기 실리콘 화합물(a-SiHx)이 반응하여 소실되는 자기 식각 현상이 발생되므로, 이를 방지하기 위해 CVD 공정을 400℃ 정도로 낮은 온도에서 수행하여 실리콘막(350)의 증착 속도를 향상시키는 것이 바람직하다.
도 3h를 참조하면, 상기 실리콘막(350) 상에 질화막(355), 예컨대, 실리콘 질화막(SiN)을 형성한다. 상기 질화막(355)은, 예컨대, NH3 플라즈마 처리를 통해 형성하거나 또는 N2H2 가스를 플로우시켜 형성한다. 본 발명의 실시예에서는, 상기 실리콘막(350)의 형성 공정과 상기 질화막(355)의 형성 공정을 적어도 2회 이상, 바람직하게, 소망하는 두께의 실리콘막(350) 및 질화막(355)이 형성될 때까지 반복해서 수행한다.
도 3i를 참조하면, 상기 질화막(355)이 형성된 반도체 기판(300)의 결과물에 대해 2차 열처리 공정(360)을 수행한다. 상기 2차 열처리 공정(360)은, 예컨대, RTA 방식을 통해 450∼800℃ 정도의 온도 조건으로 약 10∼30초 정도 동안 수행한다. 그 결과, 게이트(G)의 상면 및 게이트(G)들 사이의 반도체 기판(300) 부분의 제1 금속 실리사이드막이 제2 금속 실리사이드막(370)으로 변환된다. 예를 들어, 상기 제1 금속 실리사이드막이 CoSi막인 경우에는, 상기 제2 금속 실리사이드막이 CoSi2막이다.
여기서, 본 발명의 실시예에서는 1차 열처리 공정 후에 캡핑막이 제거되었더라도, 상기 제1 금속 실리사이드막 상에 실리콘막 및 질화막이 형성된 상태에서 2차 열처리 공정을 수행하며, 그러므로, 본 발명은 상기 2차 열처리 공정시 제1 금 속 실리사이드막이 그 아래의 실리콘과 과도하게 반응하는 것을 방지할 수 있다.
그래서, 본 발명은 상기 2차 열처리 공정시 실리콘 소모량을 감소됨에 따라 제2 금속 실리사이드막이 형성된 부분에서의 누설 전류가 감소되어 향상된 트랜지스터 특성을 얻을 수 있으며, 또한, 제2 금속 실리사이드막의 응집 현상이 개선됨에 따라 제2 금속 실리사이드막 부분에서의 면저항을 감소시킬 수 있다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 실시예에서는 제1 금속 실리사이드막 상에 실리콘막 및 질화막이 형성된 상태에서 고온의 2차 열처리 공정을 수행하며, 이를 통해, 본 발명은 상기 2차 열처리 공정시 실리콘 소모량을 감소시키고 제2 금속 실리사이드막의 응집 현상을 개선할 수 있다.
따라서, 본 발명은 실리콘 소모량 감소에 따라 게이트 양측의 소오스 영역 및 드레인 영역 부분에서의 누설 전류가 방지되어 향상된 트랜지스터 특성을 얻을 수 있으며, 상기 응집 현상이 개선됨에 따라 막 특성이 개선된 균일한 두께의 제2 금속 실리콘막이 형성되어 제2 금속 실리사이드막 부분에서의 면저항이 개선되고 표면 거칠기가 개선된다. 그러므로, 본 발명은 향상된 반도체 소자의 특성 및 신뢰성을 얻을 수 있다.
한편, 전술한 본 발명의 실시예에서는 게이트 상면 및 게이트들 사이의 소오스 영역 및 드레인 영역에 형성되는 콘택 플러그 형성시 금속 실리사이드막을 형성하는 경우에 대해 도시하고 설명하였으나, 본 발명은 반도체 소자의 모든 콘택 플 러그 형성시에 적용 가능할 뿐 아니라 반도체 소자의 제조 과정 중 금속 실리사이드막 형성 공정에 모두 적용 가능하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 게이트 상부에 형성된 금속 실리사이드막의 응집 현상을 보여주는 반도체 소자의 사진.
도 2는 게이트 길이에 따른 면저항의 변화를 도시한 그래프.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
300 : 반도체 기판 G : 게이트
304 : 소오스 영역 및 드레인 영역 310 : 금속막
320 : 캡핑막 340 : 제1 금속 실리사이드막
350 : 실리콘막 355 : 질화막
370 : 제2 금속 실리사이드막
Claims (23)
- 반도체 기판 상에 금속막을 형성하는 단계;상기 금속막 상에 캡핑막을 형성하는 단계;상기 금속막이 제1 금속 실리사이드막으로 변환되도록 1차 열처리하는 단계;상기 1차 열처리시 미반응된 금속막 부분이 제거되도록 식각하는 단계;상기 식각 후에 잔류된 제1 금속 실리사이드막 상에 실리콘막을 형성하는 단계;상기 실리콘막 상에 질화막을 형성하는 단계; 및상기 제1 금속 실리사이드막이 제2 금속 실리사이드막으로 변환되도록, 질화막이 형성된 반도체 기판의 결과물을 2차 열처리하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 금속막을 형성하는 단계 전,상기 반도체 기판에 잔류된 유기물 및 자연 산화막이 제거되도록 클리닝 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 클리닝 공정은 H2SO4 용액에 3∼7분 동안 침지시킨 후에 HF 용액으로 1∼2분 동안 처리하는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 금속막은 Ti막, Co막 및 Ni막 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 금속막은 PVD(Physical Vapor Deposition) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 금속막은 10∼200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 캡핑막을 형성하는 단계는, 상기 금속막을 형성하는 단계와 인-시튜(In-Situ)로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 캡핑막은 Ti막 또는 TiN막 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 캡핑막은 50∼150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 1차 열처리는 300∼650℃의 온도 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 1차 열처리는 10∼60초 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 금속막 부분이 제거되도록 식각하는 단계는, SC-1(Standard Clean-1) 용액 또는 황산+과수의 혼합 용액을 사용하는 습식 방식으로 수행하는 것을 특징으 로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 금속막 부분이 제거되도록 식각하는 단계시, 캡핑막도 함께 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘막은 비정질상을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘막은 200∼500℃의 온도 조건에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘막은 PVD 또는 CVD(Chemical Vapor Deposition) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 실리콘막을 형성하기 위한 CVD 방식은, 0.1∼10Torr의 압력 조건에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 실리콘막을 형성하기 위한 CVD 방식은,소오스 가스로서 실리콘 화합물 가스를 공급하는 제1 단계;상기 실리콘 화합물 가스의 공급을 중단하는 제2 단계;반응가스로서 수소 가스 및 아르곤 가스를 공급하는 제3 단계; 및상기 수소 가스 및 아르곤 가스의 공급을 중단하는 제4 단계;를 반복적으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 질화막을 형성하는 단계는, NH3 플라즈마 처리를 통해 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 질화막을 형성하는 단계는, N2H2 가스를 플로우시키는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘막을 형성하는 단계와 상기 질화막을 형성하는 단계는, 적어도 2회 이상 반복 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 2차 열처리는 450∼800℃의 온도 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 2차 열처리는 10∼30초 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Citations (4)
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|---|---|---|---|---|
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| KR20050009931A (ko) * | 2003-07-18 | 2005-01-26 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
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| KR20000037607A (ko) * | 1998-12-01 | 2000-07-05 | 윤종용 | 반도체 장치의 셀프-얼라인 실리사이드 형성방법 |
| JP2001156022A (ja) | 1999-11-26 | 2001-06-08 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2003347312A (ja) | 2002-05-24 | 2003-12-05 | Seiko Epson Corp | 半導体装置の製造方法 |
| KR20050009931A (ko) * | 2003-07-18 | 2005-01-26 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
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