KR20230162158A - 고종횡비 트렌치들을 비정질 실리콘 막으로 갭충전하기 위한 2-단계 프로세스 - Google Patents

고종횡비 트렌치들을 비정질 실리콘 막으로 갭충전하기 위한 2-단계 프로세스 Download PDF

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Abstract

반도체 디바이스 피처들, 이를테면, 고종횡비 트렌치들을 비정질 실리콘 막으로 갭충전하기 위한 방법들이 제공된다. 첫 번째로, 기판이 프로세싱 챔버에 포지셔닝되며, 기판은 기판의 제1 표면에 형성된 피처들을 갖는다. 그 다음으로, 피처들의 측벽들, 및 피처들 사이의 기판의 노출된 제1 표면 상에 등각성 실리콘 라이너 층을 증착하기 위해, 등각성 증착 프로세스가 수행된다. 그 다음으로, 등각성 실리콘 라이너 층 위에 유동가능 실리콘 층을 증착하기 위해, 유동가능 증착 프로세스가 수행된다. 그 다음으로, 유동가능 실리콘 층의 실리콘 밀도를 증가시키기 위해 경화 프로세스가 수행된다. 본원에서 설명된 방법들은 일반적으로, 등각성 실리콘 증착 및 유동가능 실리콘 증착인, 2-단계 프로세스에 의해 전체적인 에칭 선택성을 개선하여, 고품질의 비정질 실리콘 막으로 피처들 사이에서의 무-시임 갭충전을 실현한다.

Description

고종횡비 트렌치들을 비정질 실리콘 막으로 갭충전하기 위한 2-단계 프로세스{TWO-STEP PROCESS FOR GAPFILLING HIGH ASPECT RATIO TRENCHES WITH AMORPHOUS SILICON FILM}
[0001] 본 개시내용의 예들은 일반적으로, 반도체 제조 프로세스들에 관한 것으로, 더 구체적으로는 반도체 디바이스들의 고종횡비 트렌치들을 비정질 실리콘 막으로 갭충전(gapfilling)하기 위한 방법들, 및 그에 따라 형성되는 디바이스들에 관한 것이다.
[0002] 많은 반도체 디바이스 제조 프로세스들의 경우, 예컨대 10:1 초과의 높은 종횡비들을 갖는 좁은 트렌치들을 공극화(voiding) 없이 충전할 필요가 있다. 그러한 프로세스의 일 예는, 막이 고품질이어야 할 필요가 있고 트렌치 전체에 걸쳐 누설이 매우 낮아야 하는, 얕은 트렌치 격리(STI; shallow trench isolation)이다. 반도체 디바이스 구조들의 치수들이 계속해서 감소되고 종횡비들이 증가됨에 따라, 사후-경화 프로세스들은 점점 더 어려워지고, 충전된 트렌치 전체에 걸쳐 조성이 변화되는 막들이 초래된다.
[0003] 종래에, 비정질 실리콘(a-Si)이 반도체 제조 프로세스들에서 사용되어 왔는데, 왜냐하면, a-Si는 일반적으로, 다른 막들, 이를테면, 실리콘 옥사이드(SiO) 및 비정질 카본(a-C)에 대해 양호한 에칭 선택성을 제공하기 때문이다. 그러나, 종래의 a-Si 증착 방법들, 이를테면, 플라즈마-강화 화학 기상 증착(PECVD; plasma-enhanced chemical vapor deposition) 및 등각성 증착(conformal deposition)은 고종횡비 트렌치들을 갭충전하는 데 사용될 수 없는데, 왜냐하면, 고종횡비 트렌치들에서 시임(seam)이 형성되기 때문이다. 시임은, 측벽들 사이의 트렌치에서 형성되는 갭들을 포함하며, 그 갭들은 사후-경화 프로세스들 동안 추가로 개방되고(opened up), 궁극적으로는 스루풋 감소 또는 심지어 반도체 디바이스 고장을 야기한다. 더욱이, a-Si의 PECVD는 일반적으로, 트렌치의 최하부에서 공극화를 초래하며, 이는 또한 디바이스 성능 감소 또는 심지어 고장을 초래할 수 있다.
[0004] 따라서, 무-시임(seam-free) 막 성장을 제공할 수 있는, 반도체 디바이스들의 고종횡비 트렌치들을 갭충전하기 위한 방법들이 필요하다.
[0005] 반도체 디바이스 피처(semiconductor device feature)들, 이를테면, 고종횡비 트렌치들을 비정질 실리콘 막으로 갭충전하기 위한 방법들이 제공된다. 첫 번째로, 기판이 프로세싱 챔버에 포지셔닝되며, 그 기판은 기판의 제1 표면에 형성된 피처들을 갖는다. 그 다음으로, 피처들의 측벽들, 및 피처들 사이의 기판의 노출된 제1 표면 상에 등각성 실리콘 라이너 층을 증착하기 위해, 등각성 증착 프로세스가 수행된다. 그 다음으로, 등각성 실리콘 라이너 층 위에 유동가능 실리콘 층(flowable silicon layer)을 증착하기 위해, 유동가능 증착 프로세스가 수행된다. 그 다음으로, 유동가능 실리콘 층의 실리콘 밀도를 증가시키기 위해 경화 프로세스가 수행된다. 본원에서 설명된 방법들은 일반적으로, 등각성 실리콘 증착 및 유동가능 실리콘 증착인, 2-단계 프로세스에 의해 전체적인 에칭 선택성을 개선하여, 고품질의 비정질 실리콘 막으로 피처들 사이에서의 무-시임 갭충전을 실현한다.
[0006] 일 예에서, 반도체 디바이스를 제조하기 위한 방법이 개시된다. 방법은, 기판을 제공하는 단계 ― 그 기판은 기판 표면에 형성된 적어도 하나의 피처를 갖고, 적어도 하나의 피처는 측벽들 및 최하부 표면을 가짐 ―; 기판 표면, 적어도 하나의 피처의 측벽들 및 최하부 표면 위에 실리콘 라이너 층을 등각성으로 증착하는 단계; 적어도 하나의 피처를 유동가능 실리콘 막으로 충전하는 단계; 및 실리콘 라이너 층 및 유동가능 실리콘 막을 경화시켜 실리콘 라이너 층 및 유동가능 실리콘 막을 고체화하고 실질적으로 무-시임 갭충전을 형성하는 단계를 포함한다.
[0007] 다른 예에서, 반도체 디바이스를 제조하기 위한 방법이 개시된다. 방법은, 기판을 제공하는 단계 ― 그 기판은 기판의 표면에 형성된 적어도 하나의 피처를 갖고, 적어도 하나의 피처는 측벽들 및 최하부 표면을 가짐 ―; 기판 표면, 및 적어도 하나의 피처의 측벽들 및 최하부 표면 위에 실리콘 라이너 층을 등각성으로 증착하는 단계 ― 실리콘 라이너 층은 대략 5% 미만의 수소 농도를 가짐 ―; 적어도 하나의 피처를 유동가능 실리콘 막으로 충전하는 단계 ― 유동가능 실리콘 막은 대략 30% 초과의 수소 농도를 가짐 ―; 및 실리콘 라이너 층 및 유동가능 실리콘 막을 경화시켜 실리콘 라이너 층 및 유동가능 실리콘 막을 고체화하고 대략 10% 내지 대략 15%의 수소 농도를 갖는 실질적으로 무-시임 갭충전을 형성하는 단계를 포함한다.
[0008] 또 다른 예에서, 반도체 디바이스가 개시된다. 반도체 디바이스는, 기판 ― 그 기판은 기판의 표면에 형성된 적어도 하나의 피처를 갖고, 적어도 하나의 피처는 측벽들 및 최하부 표면을 가짐 ―; 기판 표면, 및 적어도 하나의 피처의 측벽들 및 최하부 표면 위에 배치된 등각성 실리콘 라이너 층 ― 실리콘 라이너 층은 대략 5% 미만의 수소 농도를 가짐 ―; 및 등각성 실리콘 라이너 층 위에 배치된 유동가능 실리콘 막을 포함하며, 유동가능 실리콘 라이너 층은 대략 30% 초과의 수소 농도를 갖는다.
[0009] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 예들을 참조로 하여 이루어질 수 있는데, 이러한 예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 예들을 예시하는 것이므로 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 예들을 허용할 수 있기 때문이다.
[0010] 도 1은 본원에서 설명되는 일 예에 따른 방법을 요약하는 흐름도이다.
[0011] 도 2a-도 2d는 도 1의 방법에 따른 반도체 디바이스의 제조 스테이지들을 도시한다.
[0012] 도 3은 실시예에 따른 프로세싱 챔버의 개략적인 단면도이다.
[0013] 이해를 용이하게 하기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면부호들이 사용되었다. 부가적으로, 일 예의 엘리먼트들은, 본원에서 설명되는 다른 예들에서의 활용을 위해 유리하게 적응될 수 있다.
[0014] 반도체 디바이스 피처들, 이를테면, 고종횡비 트렌치들을 비정질 실리콘 막으로 갭충전하기 위한 방법들이 제공된다. 첫 번째로, 기판이 프로세싱 챔버에 포지셔닝되며, 그 기판은 기판의 제1 표면에 형성된 피처들을 갖는다. 그 다음으로, 피처들의 측벽들, 및 피처들 사이의 기판의 노출된 제1 표면 상에 등각성 실리콘 라이너 층을 증착하기 위해, 등각성 증착 프로세스가 수행된다. 그 다음으로, 등각성 실리콘 라이너 층 위에 유동가능 실리콘 층을 증착하기 위해, 유동가능 증착 프로세스가 수행된다. 그 다음으로, 유동가능 실리콘 층의 실리콘 밀도를 증가시키기 위해 경화 프로세스가 수행된다. 본원에서 설명된 방법들은 일반적으로, 등각성 실리콘 증착 및 유동가능 실리콘 증착인, 2-단계 프로세스에 의해 전체적인 에칭 선택성을 개선하여, 고품질의 비정질 실리콘 막으로 피처들 사이에서의 무-시임 갭충전을 실현한다.
[0015] 도 1은 반도체 디바이스의 고종횡비 트렌치들을 비정질 실리콘 막으로 갭충전하기 위한 방법(100)을 요약하는 흐름도이다. 도 2a-도 2d는 도 1의 방법(100)에 따른 반도체 디바이스(200)의 제조 스테이지들을 도시한다. 방법(100)은, 도 2a-도 2d에 예시된 바와 같이, 반도체 디바이스(200)의 고종횡비 트렌치들을 비정질 실리콘 막으로 갭충전하는 스테이지들에 따라 아래에서 설명된다. 다음의 설명은 기판 상에 형성된 고종횡비 트렌치들을 참조할 것이지만; 본원에서 설명되는 방법들은 또한, 다른 반도체 디바이스 피처들 사이의 갭충전에도 적용가능하다. 피처들은 일반적으로, 트렌치들 및 원통형 비아(via)들을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 형상을 갖는다. 일반적으로, "피처"는 임의의 의도적인 표면 불규칙성을 의미한다. 피처들의 적절한 예들은, 최상부, 2개의 측벽들 및 최하부를 갖는 트렌치들, 최상부 및 2개의 측벽들을 갖는 피크들을 포함한다(그러나 이에 제한되지 않음). 피처들은 임의의 적절한 종횡비, 또는 피처의 깊이 대 피처의 폭의 비율을 가질 수 있다. 일부 예들에서, 종횡비는 대략 5:1, 10:1, 15:1, 20:1, 25:1, 30:1, 35:1, 또는 40:1 이상이다.
[0016] 방법(100)은 동작(102)에서, 기판(210)을 프로세싱 챔버 내에 포지셔닝함으로써 시작되며, 그 기판(210)은 기판(210)에 복수의 피처들(212)(트렌치들로서 도시됨)을 갖는다. 프로세싱 챔버는 증착 챔버, 이를테면, 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 것들을 포함할 수 있다. 기판(210)은 임의의 적절한 크기, 예컨대 200 또는 300 mm 기판일 수 있으며, 예컨대 실리콘, 게르마늄, 및 이들의 조합들로 형성될 수 있다. 피처들(212)은, 기판 표면(213)으로부터 깊이(D)까지 최하부 표면(214)으로 연장된다. 피처들(212)은 제1 측벽(216) 및 제2 측벽(218)을 가지며, 그 제1 측벽(216)과 제2 측벽(218)은 피처(212)의 폭(W)을 한정한다. 도 2a에 도시된 바와 같이, 기판(210)은 복수의 피처들(212)을 가지며; 기판(210)은 하나의 피처(212) 또는 하나보다 많은 피처(212), 또는 예시된 것들과 다른 상이한 피처들을 가질 수 있는 것으로 고려된다.
[0017] 방법(100)은 동작(104)에서, 도 2b에 도시된 바와 같이, 피처(212)에서의, 더 구체적으로는 기판 표면(213), 최하부 표면(214), 제1 측벽(216), 및 제2 측벽(218) 위에서의, 실리콘 라이너 층(220)의 등각성 증착을 계속한다. 일 예에서, 실리콘 라이너 층(220)은, 기판 표면(213), 최하부 표면(214), 제1 측벽(216), 및 제2 측벽(218) 상에, 그리고 기판 표면(213), 최하부 표면(214), 제1 측벽(216), 및 제2 측벽(218)과 접촉하게 증착된다. 실리콘 라이너 층(220)은 일반적으로, 대략 6 퍼센트(%) 미만, 이를테면, 대략 5% 미만의 수소(H) 농도를 갖는 비정질 실리콘을 포함한다.
[0018] 일 예에서, 실리콘 라이너 층(220)은 열 화학 기상 증착(CVD; chemical vapor deposition)에 의해 증착된다. 열 CVD 프로세스는 일반적으로, 기판 표면(213)을 제1 전구체에 노출시키고 프로세싱 환경에 열을 공급하여 제1 전구체를 활성화시킴으로써 시작된다. 제1 전구체는 일반적으로, 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 및 테트라실란(Si4H10) 중 하나 이상을 포함한다. 제1 전구체의 유량은 일반적으로, 대략 10 sccm(standard cubic centimeters per minute) 내지 대략 1000 sccm이다. 실리콘 라이너 층(220)을 증착하기 위한 열 CVD 프로세스 동안, 프로세싱 환경의 온도는 일반적으로, 섭씨 대략 300도(℃) 내지 대략 500℃이고, 압력은 일반적으로, 대략 10 Torr 내지 대략 600 Torr이다. 프로세싱 환경 및/또는 기판(210)을 가열하기 위한 열 에너지는 프로세싱 챔버의 기판 지지부에 임베딩된 저항성 히터를 사용하여 제공된다. 그러나, 다른 가열 메커니즘들, 이를테면, 램프들이 부가적으로 또는 대안적으로 활용될 수 있다.
[0019] 실리콘 라이너 층(220)이 열 CVD를 사용한 증착과 관련하여 설명되지만, 다른 증착 프로세스들이 또한 고려된다. 다른 예에서, 실리콘 라이너 층(220)은 원자 층 증착(ALD; atomic layer deposition)에 의해 증착된다.
[0020] 등각성으로 증착된 실리콘 라이너 층(220)은 일반적으로, 아래에서 설명되는 제2 증착 프로세스 동안의 부가적인 양의 비정질 실리콘의 증착을 위한 공간을 남겨두면서, 기판 표면(213), 피처들(212)의 최하부 표면(214), 제1 측벽(216), 및 제2 측벽(218)을 커버하기에 적절한 두께이다. 그 다음으로, 피처들(212)이 대략 20 나노미터(nm)의 폭(W)을 갖는 예에서, 실리콘 라이너 층(220)은 일반적으로, 대략 8 nm의 두께를 가져서, 제1 측벽(216) 및 제2 측벽(218) 상에 증착된 실리콘 라이너 층(220) 사이에는 4 nm의 공간이 존재한다. 일 예에서, 제1 측벽(216) 및 제2 측벽(218) 상에 증착된 실리콘 라이너 층의 조합된 두께는, 폭(W)의 대략 90% 이하, 이를테면, 폭(W)의 대략 80% 이하, 이를테면, 폭(W)의 75% 이하, 폭(W)의 70% 이하, 폭(W)의 65% 이하, 폭(W)의 60% 이하이다. 다른 예에서, 제1 측벽(216) 및 제2 측벽(218) 상에 증착된 실리콘 라이너 층의 조합된 두께는 폭(W)의 대략 90%-50% 범위 이내, 이를테면, 폭(W)의 대략 85%-60%, 이를테면, 폭(W)의 대략 85%-70%이다.
[0021] 동작(106)에서, 피처(212)는, 도 2c에 도시된 바와 같이, 유동가능 실리콘 막(222)으로 충전된다. 일 예에서, 유동가능 실리콘 막(222)은 실리콘 라이너 층(220) 상에, 그리고 실리콘 라이너 층(220)과 접촉하게 증착된다. 유동가능 실리콘 막(222)은 일반적으로, 대략 30% 초과의 수소(H) 농도를 갖는 비정질 실리콘을 포함한다. 유동가능 실리콘 막(222)은, 피처들(212)에 실질적으로 어떤 시임도 형성되지 않도록, 피처들(212)의 나머지 공간을 충전한다. 유동가능 실리콘 막(222)은 임의의 적절한 프로세스에 의해 증착될 수 있다.
[0022] 일 예에서, 유동가능 실리콘 막(222)은 PECVD 프로세스에 의해 증착된다. PECVD 프로세스는 실리콘 라이너 층(220)과 동일한 또는 상이한 프로세싱 챔버에서 수행될 수 있다. PECVD 프로세스는 일반적으로, 기판 표면(213)을 반응성 가스에 노출시킴으로써 시작되며, 그 반응성 가스는 일반적으로 하나 이상의 종을 포함한다. 예컨대, 반응성 가스는 일반적으로 제2 전구체 및 플라즈마 가스를 포함하며, 이 플라즈마 가스는 제1 전구체에 대한 희석제 또는 캐리어 가스로서 사용된다. 제2 전구체는 일반적으로, 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 및 테트라실란(Si4H10) 중 하나 이상을 포함한다. 플라즈마 가스는 일반적으로, 헬륨(He), 아르곤(Ar), 수소 가스(H2), 크립톤(Kr), 질소 가스(N2), 산소 가스(O2), 오존(O3), 또는 암모니아(NH3) 중 하나 이상을 포함한다.
[0023] 플라즈마는 프로세싱 챔버 내에서 생성 또는 점화될 수 있거나(예컨대, 인 시튜 플라즈마(in situ plasma)) 또는 프로세싱 챔버 외부에서 생성되어 프로세싱 챔버 내로 유동될 수 있다(예컨대, 원격 플라즈마). 플라즈마를 점화하는 데 사용되는 무선 주파수(RF; radiofrequency) 전력은 일반적으로, 대략 10 와트(W) 내지 대략 200 W이다. 유동가능 실리콘 막을 증착하기 위한 PECVD 프로세스 동안, 프로세싱 환경의 온도는 일반적으로, 대략 -100℃ 내지 대략 50℃이고, 압력은 일반적으로, 대략 1 Torr 내지 대략 10 Torr이다.
[0024] 유동가능 실리콘 막(222)은 일반적으로, 피처들(212)의 나머지 공간을 충전하기에 적절한 두께이다. 그 다음으로, 피처들(212)이 대략 20 nm의 폭(W)을 갖는, 위에서 논의된 예에서, 유동가능 실리콘 막(222)은 일반적으로, 피처들(212)에 무-시임 갭충전을 제공하기 위해 대략 4 nm의 두께를 갖는다.
[0025] 유동가능 실리콘 막(222)의 증착 후에, 동작(108)에서, 도 2d에 도시된 바와 같이, 실리콘 라이너 층(220) 및 유동가능 실리콘 막(222)은 경화되어 고체화되고, 실질적으로 무-시임 갭충전 층(224)을 형성한다. 예시적인 경화 프로세싱은 열 및 자외선 경화를 포함한다. 그러나, 다른 적절한 경화 기법들이 또한 고려된다.
[0026] 일 예에서, 실리콘 라이너 층(220) 및 유동가능 실리콘 막(222)의 비정질 실리콘은, 실리콘 라이너 층(220) 및 유동가능 실리콘 막(222)을 대략 100℃ 내지 대략 1000℃의 온도에서 열 경화 프로세스, 이를테면, 챔버 내 열 경화 프로세스(in-chamber thermal curing process) 또는 급속 열 프로세스(RTP; rapid thermal process) 프로세싱 방법에 노출시킴으로써 경화된다. 더 구체적으로, 열 경화가 챔버에서 발생할 때, 온도는 일반적으로, 대략 100℃ 내지 대략 500℃이며, 프로세스가 RTP 프로세스일 때, 온도는 대략 800℃ 내지 대략 1000℃, 이를테면, 900℃이다.
[0027] 다른 예에서, 실리콘 라이너 층(220) 및 유동가능 실리콘 막(222)의 비정질 실리콘은, 실리콘 라이너 층(220) 및 유동가능 실리콘 막(222)을 UV 경화 프로세스에 노출시킴으로써 경화된다. UV 경화 프로세스 동안의 온도는 일반적으로, 대략 10℃ 내지 대략 400℃이다. UV 경화 프로세스는 임의의 적절한 양의 시간, 예컨대 10분 이하 동안 발생할 수 있다.
[0028] 또 다른 예에서, 실리콘 라이너 층(220) 및 유동가능 실리콘 막(222)의 비정질 실리콘은, 실리콘 라이너 층(220) 및 유동가능 실리콘 막(222)을 플라즈마 경화 프로세스에 노출시킴으로써 경화된다. 비정질 실리콘 막을 경화시키기 위한 플라즈마 노출은, 유동가능 실리콘 막(222)을 증착하기 위해 PECVD 프로세스 예에서 사용된 플라즈마와 별개의 플라즈마 노출을 포함한다. 일 예에서, 플라즈마 종은 위에서 설명된 예시적인 PECVD 프로세스에서 사용된 플라즈마 종과 동일하다. 다른 예에서, 플라즈마 종은 상이한 플라즈마 종일 수 있다. 용량성 결합 플라즈마(CCP; capacitively coupled plasma) 소스가 사용되는 예에서, 플라즈마 전력은 대략 100 W 내지 대략 1000 W이다. 유도성 결합 플라즈마(ICP; inductively coupled plasma) 소스가 사용되는 예에서, 플라즈마 전력은 대략 2000 W 내지 대략 10000 W이다.
[0029] 동작(108)의 경화 프로세스 후에, 실리콘 라이너 층(220) 및 유동가능 실리콘 막(222)은 하나의 균일한 갭충전 층(224)이 된다. 경화 동작의 결과로, 유동가능 실리콘 막(222)의 수소 농도는, 수소 가스방출의 결과로서 30% 초과로부터 20% 미만으로, 이를테면, 15 - 20% 사이에서 감소된다. 유동가능 실리콘 막(222)의 수소 농도의 감소는 유동가능 실리콘 막의 품질을 개선한다. 경화 프로세스 동안, 실리콘 라이너 층(220)의 수소 농도는 6% 미만, 이를테면, 5% 미만으로 유지된다. 따라서, 균일한 갭충전 층(224)은 품질이 증가되면서, 공극들 및 시임들이 완화되거나 또는 제거된다.
[0030] 기판(210)은 일반적으로, 실리콘 라이너 층(220) 및 유동가능 실리콘 막(222)을 형성하기 전에 그리고/또는 형성한 후에 추가의 프로세싱 동작들을 겪는다. 예컨대, 기판(210)은 추가의 어닐링 또는 경화 프로세스, 증착 프로세스, 에칭 프로세스, 도금 프로세스 등을 겪을 수 있다.
[0031] 도 3은 일 실시예에 따른 프로세싱 챔버(300)의 개략적인 단면도이다. 예시적인 프로세싱 챔버들은 캘리포니아, 산타클라라에 소재하는 Applied Materials, Inc.로부터 입수가능하다. 아래에서 설명되는 챔버는 예시적인 챔버이며, 다른 제조사들로부터의 챔버들을 포함하는 다른 챔버들이 본 개시내용의 양상들에 사용되거나 또는 본 개시내용의 양상들을 달성하기 위해 수정될 수 있다는 것이 이해되어야 한다.
[0032] 플라즈마 프로세싱 챔버(300)는 챔버 바디(302), 기판 지지 어셈블리(305), 및 가스 분배 어셈블리(304)를 포함하며, 가스 분배 어셈블리(304)는 기판 지지 어셈블리(305) 반대편에 포지셔닝되고 그리고 가스 분배 어셈블리(304)와 기판 지지 어셈블리(305) 사이에 프로세스 볼륨(306)을 한정한다. 가스 분배 어셈블리는, 기판 지지부(305) 상에 포지셔닝된 기판(310) 상으로의 막의 증착을 용이하게 하기 위해 플라즈마 프로세싱 챔버(300)의 프로세스 볼륨(306) 내로 가스들을 균일하게 분배하도록 구성된다. 가스 분배 어셈블리(304)는 가스 유입 통로(317)를 포함하며, 가스 유입 통로(317)는 가스를 가스 유동 제어기(320)로부터, 행어 플레이트(hanger plate)(319)로부터 현수된 가스 분배 매니폴드(318) 내로 전달한다. 가스 분배 매니폴드(318)는 복수의 홀들 또는 노즐들(도시되지 않음)을 포함하며, 그 복수의 홀들 또는 노즐들을 통해 가스상 혼합물들이 프로세싱 동안에 프로세스 볼륨(306) 내로 주입된다. 가스 분배 어셈블리(304)는, 기판(310)의 프로세싱을 위한 플라즈마를 생성하는 데 사용되는 전기장을 프로세스 볼륨(306) 내에 생성하기 위해 RF 에너지가 기판 지지부(308)에 인가되는 것을 가능하게 하기 위하여 RF 리턴(322)에 연결될 수 있다. 접지(322)는 대안적으로 RF 공급부일 수 있다. 전력 공급부(320)는 DC 에너지 소스를 제공할 수 있는 한편, 전력 공급부(321)는 RF 에너지 소스를 제공할 수 있어서, 플라즈마 생성 및/또는 기판(310)의 척킹을 용이하게 할 수 있다.
[0033] 기판 지지 어셈블리(305)는 기판 지지부(308), 베이스(315), 베이스(315)를 기판 지지부(108)에 연결하는 스템(314), 및 구동 시스템(303)을 포함한다. 기판 지지 어셈블리(305)는 플라즈마 프로세싱 챔버(300)의 내부 볼륨 내에 배치된다. 기판 지지부(308)는, 기판(310)을 지지하는 상부 표면(309), 및 스템(314)을 기판 지지부(308)에 장착하기 위한 하부 표면(311)을 갖는다. 기판 지지부(308)는 챔버 바디(302)의 외부에 로케이팅된 구동 시스템(303)에 커플링된 스템(314)에 의해 프로세스 볼륨(306) 내에 이동가능하게 배치된다. 스템(314) 및 베이스(315)는, 기판 지지부(308)가 상승되고, 하강되고, 그리고/또는 회전되는 것을 가능하게 하기 위해 구동 시스템(303) 및 벨로우즈(도시되지 않음)에 연결된다.
[0034] 프로세싱 동안, 위에서 설명된 양상들에 따라 막들을 증착하기 위해, 프로세스 가스들이 프로세스 챔버(300)에 제공된다.
[0035] 위에서 설명된 프로세스들, 이를테면, 등각성 증착, 유동가능 증착, 및 경화 프로세스들은 단일 챔버, 이를테면, 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 Producer® 챔버에서 수행될 수 있거나, 또는 위에서 설명된 프로세스들은 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 클러스터 툴의 다양한 챔버들, 이를테면, 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 Centura®에서 수행될 수 있다.
[0036] 본 개시내용의 실시예들은 반도체 디바이스들의 고종횡비 트렌치들을 갭충전하기 위한 고품질의 비정질 실리콘 막들을 제공한다. 비정질 실리콘 갭충전은 무-시임이고, 전체적으로 대략 10% 내지 대략 15%의 낮은 수소 농도를 가지며, 따라서 높은 실리콘 밀도를 갖는다. 이러한 무-시임, 고밀도 비정질 실리콘 갭충전은 개선된 에칭 선택성을 초래한다. 예컨대, 개시된 실리콘 갭충전의 에칭 선택성은 실리콘 옥사이드(SiO)의 에칭 선택성보다 더 크다. 부가적으로, 무-시임, 고밀도 비정질 실리콘 갭충전은, 고종횡비 트렌치들에서의 공극화를 감소시키거나 제거하여서, 전체적인 디바이스 성능을 개선한다. 더 구체적으로, 본원에서 설명되는 방법들은 2개의 실리콘 증착 프로세스들, 즉, 등각성 실리콘 증착, 및 등각성 실리콘 증착 다음의 유동가능 실리콘 증착을 포함한다. 유동가능 실리콘은 무-시임 갭충전을 초래하지만, 유동가능 실리콘은 더 큰 수소 농도를 가지며, 이는 경화 시에 수축을 초래한다. 2개의 증착 프로세스들을 수행하기 전에, 결과적인 디바이스의 갭충전은 증가된 실리콘 밀도, 증가된 균일성을 가지며, 무-시임이다.
[0037] 전술한 바가 본 개시내용의 예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 예들이, 본 개시내용의 기본적인 범위를 벗어나지 않으면서 고안될 수 있고, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (20)

  1. 기판 ― 상기 기판은 기판 표면 및 상부에 형성된 적어도 하나의 피처를 가지고, 상기 적어도 하나의 피처는 상기 기판 표면으로부터 연장하고 측벽들 및 최하부 표면을 가짐 ―;
    상기 기판 표면, 및 상기 적어도 하나의 피처의 측벽들 및 최하부 표면 위에 배치된 등각성 실리콘 라이너 층; 및
    상기 등각성 실리콘 라이너 층 위에 배치된 갭충전 막을 포함하며,
    상기 갭충전 막은 상기 적어도 하나의 피처를 충전하고, 상기 갭충전 막은 실질적으로 무-시임(seam-free)이며, 상기 등각성 실리콘 라이너 층 및 상기 갭충전 막 각각은 비정질 실리콘을 포함하는,
    반도체 디바이스.
  2. 제1 항에 있어서,
    상기 등각성 실리콘 라이너 층은 약 5퍼센트 미만의 수소 농도를 가지는,
    반도체 디바이스.
  3. 제1 항에 있어서,
    상기 갭충전 막은 약 20 퍼센트 미만의 수소 농도를 가지는,
    반도체 디바이스.
  4. 제1 항에 있어서,
    상기 갭충전 막은 약 15 퍼센트 내지 약 20 퍼센트의 수소 농도를 가지는,
    반도체 디바이스.
  5. 제1 항에 있어서,
    상기 갭충전 막은 약 10 퍼센트 내지 약 15 퍼센트의 수소 농도를 가지는,
    반도체 디바이스.
  6. 제1 항에 있어서,
    상기 등각성 실리콘 라이너 층은 상기 기판 표면, 및 상기 적어도 하나의 피처의 측벽들 및 최하부 표면과 직접 접촉하는,
    반도체 디바이스.
  7. 제6 항에 있어서,
    상기 갭충전 막은 상기 등각성 실리콘 라이너 층과 직접 접촉하는,
    반도체 디바이스.
  8. 제1 항에 있어서,
    상기 적어도 하나의 피처는 고종횡비 트렌치인,
    반도체 디바이스.
  9. 제8 항에 있어서,
    상기 고종횡비 트렌치는 10:1 이상의 종횡비를 가지는,
    반도체 디바이스.
  10. 제9 항에 있어서,
    상기 측벽들 상의 상기 등각성 실리콘 라이너 층의 조합된 두께(combined thickness)는 상기 적어도 하나의 피처의 상기 최하부 표면의 폭의 90% 미만인,
    반도체 디바이스.
  11. 제1 항에 있어서,
    상기 등각성 실리콘 층은 경화된 층인,
    반도체 디바이스.
  12. 제1 항에 있어서,
    상기 갭충전 층은 경화된 층인,
    반도체 디바이스.
  13. 제1 항에 있어서,
    상기 등각성 실리콘 층은 경화된 층이고 상기 갭충전 층은 경화된 층인,
    반도체 디바이스.
  14. 기판 ― 상기 기판은 기판 표면 및 상부에 형성된 적어도 하나의 피처를 가지고, 상기 적어도 하나의 피처는 상기 기판 표면으로부터 연장하고 측벽들 및 최하부 표면을 가짐 ―; 및
    상기 기판 표면, 및 상기 적어도 하나의 피처의 측벽들 및 최하부 표면 위에 배치되고 상기 적어도 하나의 피처를 충전하는 갭충전 층을 포함하며,
    상기 갭충전 층은 실질적으로 무-시임(seam-free)이며 비정질 실리콘을 포함하는,
    반도체 디바이스.
  15. 제14 항에 있어서,
    상기 갭충전 층은 상기 기판 표면, 및 상기 적어도 하나의 피처의 측벽들 및 최하부 표면과 직접 접촉하는,
    반도체 디바이스.
  16. 제15 항에 있어서,
    상기 적어도 하나의 피처는 고종횡비 트렌치인,
    반도체 디바이스.
  17. 제16 항에 있어서,
    상기 고종횡비 트렌치는 10:1 이상의 종횡비를 가지는,
    반도체 디바이스.
  18. 제14 항에 있어서,
    상기 갭충전 층은 경화된 층인,
    반도체 디바이스.
  19. 제14 항에 있어서,
    상기 갭충전 층은 약 20 퍼센트 미만의 수소 농도를 가지는,
    반도체 디바이스.
  20. 제14 항에 있어서,
    상기 갭충전 층은 약 10 퍼센트 내지 약 15 퍼센트의 수소 농도를 가지는,
    반도체 디바이스.
KR1020237040107A 2017-03-31 2018-03-27 고종횡비 트렌치들을 비정질 실리콘 막으로 갭충전하기 위한 2-단계 프로세스 KR20230162158A (ko)

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