JP2020516060A - 高アスペクト比トレンチをアモルファスシリコン膜で間隙充填するための２段階プロセス - Google Patents

高アスペクト比トレンチをアモルファスシリコン膜で間隙充填するための２段階プロセス Download PDF

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Abstract

高アスペクト比トレンチなどの半導体デバイスフィーチャを、アモルファスシリコン膜で間隙充填する方法が、提供される。最初に、第１の表面にフィーチャが形成された基板が、処理チャンバ内に配置される。次に、共形堆積プロセスが実行されて、共形シリコンライナー層を、フィーチャの側壁およびフィーチャ間の基板の露出した第１の表面上に堆積させる。次に、流動性堆積プロセスが実行されて、流動性シリコン層を共形シリコンライナー層上に堆積させる。次に、硬化プロセスが実行されて、流動性シリコン層のシリコン密度を増加させる。本明細書で説明する方法は、一般に、高品質のアモルファスシリコン膜でフィーチャ間のシームのない間隙充填を実現する、共形シリコン堆積と流動性シリコン堆積の２段階プロセスによって、全体的なエッチング選択性を向上させる。【選択図】図２Ｃ

Description

［０００１］本開示の例は、一般に、半導体製造プロセスに関し、より具体的には、アモルファスシリコン膜で半導体デバイスの高アスペクト比トレンチを間隙充填する方法、およびそれにより形成されるデバイスに関する。
［０００２］多くの半導体デバイスの製造プロセスでは、ボイドなしで、例えば１０：１を超える高アスペクト比の狭いトレンチを充填する必要がある。そのようなプロセスの一例は、シャロートレンチアイソレーション（ＳＴＩ）であり、この場合、膜は、高品質である必要があり、またトレンチ全体にわたって非常に低いリーク電流を有する必要がある。半導体デバイス構造の寸法が縮小し続け、アスペクト比が増加するにつれて、後硬化プロセスが、ますます困難になり、充填されたトレンチ全体にわたって組成が変化する膜が生じる。
［０００３］アモルファスシリコン（ａ−Ｓｉ）は一般に酸化ケイ素（ＳｉＯ）やアモルファスカーボン（ａ−Ｃ）などの他の膜に比べて良好なエッチング選択性を提供するため、従来、アモルファスシリコン（ａ−Ｓｉ）が、半導体製造プロセスで使用されてきた。ただし、プラズマ化学気相堆積（ＰＥＣＶＤ）や共形堆積などの従来のａ−Ｓｉ堆積方法は、シームが高アスペクト比トレンチ内に形成されるため、高アスペクト比トレンチを間隙充填するために使用することができない。シームは、側壁間のトレンチに形成される間隙を含み、間隙は、後硬化プロセス中にさらに開いて、最終的にスループットの低下または半導体デバイスの故障さえ引き起こす。さらに、ａ−ＳｉのＰＥＣＶＤは、一般に、トレンチの底部にボイドを生じさせ、これもまた、デバイス性能の低下や故障に至る可能性すらある。
［０００４］したがって、シームのない膜成長を提供することができる、半導体デバイスの高アスペクト比トレンチを間隙充填する方法が必要である。
［０００５］高アスペクト比トレンチなどの半導体デバイスフィーチャを、アモルファスシリコン膜で間隙充填する方法が、提供される。最初に、第１の表面にフィーチャが形成された基板が、処理チャンバ内に配置される。次に、共形堆積プロセスが実行されて、共形シリコンライナー層を、フィーチャの側壁およびフィーチャ間の基板の露出した第１の表面上に堆積させる。次に、流動性堆積プロセスが実行されて、流動性シリコン層を共形シリコンライナー層上に堆積させる。次に、硬化プロセスが実行されて、流動性シリコン層のシリコン密度を増加させる。本明細書で説明する方法は、一般に、高品質のアモルファスシリコン膜でフィーチャ間のシームのない間隙充填を実現する、共形シリコン堆積と流動性シリコン堆積の２段階プロセスによって、全体的なエッチング選択性を向上させる。
［０００６］一例では、半導体デバイスを製造する方法が開示されている。この方法は、側壁および底面を有する少なくとも１つのフィーチャが表面に形成されている基板を提供することと、基板表面上、少なくとも１つのフィーチャの側壁および底面上にシリコンライナー層を共形堆積させることと、少なくとも１つのフィーチャを流動性シリコン膜で充填することと、シリコンライナー層および流動性シリコン膜を硬化させて、シリコンライナー層および流動性シリコン膜を固化し、実質的にシームのない間隙充填部を形成することと、を含む。
［０００７］別の例では、半導体デバイスを製造する方法が開示されている。この方法は、側壁および底面を有する少なくとも１つのフィーチャが表面に形成されている基板を提供することと、約５％未満の水素濃度を有するシリコンライナー層を、基板表面上ならびに少なくとも１つのフィーチャの側壁および底面上に共形堆積させることと、少なくとも１つのフィーチャを、約３０％を超える水素濃度を有する流動性シリコン膜で充填することと、シリコンライナー層および流動性シリコン膜を硬化させて、シリコンライナー層および流動性シリコン膜を固化し、約１０％〜約１５％の水素濃度を有する実質的にシームのない間隙充填部を形成することと、を含む。
［０００８］さらに別の例では、半導体デバイスが開示されている。半導体デバイスは、側壁および底面を有する少なくとも１つのフィーチャが表面に形成されている基板と、基板表面上ならびに少なくとも１つのフィーチャの側壁および底面上に配置された、約５％未満の水素濃度を有する共形シリコンライナー層と、共形シリコンライナー層上に配置された、約３０％を超える水素濃度を有する流動性シリコン膜と、を含む。
［０００９］本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約された本開示のより詳細な説明が、実施例を参照することによって得られ、それらのいくつかが、添付の図面に示されている。しかしながら、添付の図面は、本開示の典型的な実施例のみを示し、したがって本開示の範囲を限定すると見なされるべきではなく、本開示は他の同等に有効な実施例を認め得ることに、留意されたい。
本明細書で説明される一例による方法を要約するフロー図である。 図１の方法による半導体デバイスの製造段階を示す。 図１の方法による半導体デバイスの製造段階を示す。 図１の方法による半導体デバイスの製造段階を示す。 図１の方法による半導体デバイスの製造段階を示す。 一実施形態による処理チャンバの概略断面図である。
［００１３］理解を容易にするために、可能な場合には、図面に共通の同一の要素を示すために、同一の参照番号が使用されている。さらに、一つの実施例の要素は、本明細書で説明される他の実施例での利用のために有利に適合され得る。
［００１４］高アスペクト比トレンチなどの半導体デバイスフィーチャを、アモルファスシリコン膜で間隙充填する方法が、提供される。最初に、第１の表面にフィーチャが形成された基板が、処理チャンバ内に配置される。次に、共形堆積プロセスが実行されて、共形シリコンライナー層を、フィーチャの側壁およびフィーチャ間の基板の露出した第１の表面上に堆積させる。次に、流動性堆積プロセスが実行されて、流動性シリコン層を共形シリコンライナー層上に堆積させる。次に、硬化プロセスが実行されて、流動性シリコン層のシリコン密度を増加させる。本明細書で説明する方法は、一般に、高品質のアモルファスシリコン膜でフィーチャ間のシームのない間隙充填を実現する、共形シリコン堆積と流動性シリコン堆積の２段階プロセスによって、全体的なエッチング選択性を向上させる。
［００１５］図１は、アモルファスシリコン膜で半導体デバイスの高アスペクト比トレンチを間隙充填する方法１００を要約するフロー図である。図２Ａ〜図２Ｄは、図１の方法１００による半導体デバイス２００の製造段階を示す。図２Ａ〜図２Ｄに示されるような、アモルファスシリコン膜で半導体デバイス２００の高アスペクト比トレンチを間隙充填する段階に従って、方法１００が以下に説明される。以下の説明では、基板上に形成された高アスペクト比トレンチに言及する。しかしながら、本明細書で説明される方法は、他の半導体デバイスフィーチャ間の間隙充填にも適用可能である。フィーチャは、一般に、トレンチおよび円筒形ビアを含むがこれらに限定されない任意の適切な形状を有する。一般に、「フィーチャ」とは、意図的な表面不規則性を意味する。フィーチャの適切な例には、上部、２つの側壁および底部を有するトレンチ、上部および２つの側壁を有するピークが含まれるが、これらに限定されない。フィーチャは、任意の適切なアスペクト比、すなわちフィーチャの深さとフィーチャの幅の比率を有することができる。いくつかの例では、アスペクト比は、約５：１以上、約１０：１以上、約１５：１以上、約２０：１以上、約２５：１以上、約３０：１以上、約３５：１以上、または約４０：１以上である。
［００１６］方法１００は、工程１０２において、複数のフィーチャ２１２（トレンチとして示されている）を有する基板２１０を処理チャンバ内に配置することにより、開始する。処理チャンバは、カリフォルニア州サンタクララのアプライドマテリアルズ社（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．）から入手可能な堆積チャンバなどの堆積チャンバを含んでもよい。基板２１０は、任意の適切なサイズ、例えば、２００または３００ｍｍの基板であり得、例えば、シリコン、ゲルマニウム、およびそれらの組み合わせから形成され得る。フィーチャ２１２は、基板表面２１３から深さ（Ｄ）の底面２１４まで延びている。フィーチャ２１２は、フィーチャ２１２の幅（Ｗ）を画定する第１の側壁２１６および第２の側壁２１８を有する。図２Ａに示されるように、基板２１０は、複数のフィーチャ２１２を有する。基板２１０は、１つ以上のフィーチャ２１２、または図示されたものとは異なる他のフィーチャを有することができることが、予期されている。
［００１７］続いて、方法１００は、工程１０４において、図２Ｂに示すように、フィーチャ２１２内に、より具体的には、基板表面２１３、底面２１４、第１の側壁２１６、および第２の側壁２１８上に、シリコンライナー層２２０を共形堆積する。一例では、シリコンライナー層２２０は、基板表面２１３、底面２１４、第１の側壁２１６、および第２の側壁２１８上に接触して堆積される。シリコンライナー層２２０は、一般に、約６パーセント（％）未満、例えば約５％未満の水素（Ｈ）濃度を有するアモルファスシリコンを含む。
［００１８］一例では、シリコンライナー層２２０は、熱化学気相堆積（ＣＶＤ）によって堆積される。熱ＣＶＤプロセスは、一般に、基板表面２１３を第１の前駆体に曝し、処理環境に熱を供給して第１の前駆体を活性化することによって、開始する。第１の前駆体は、一般に、シラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）、およびテトラシラン（Ｓｉ４Ｈ１０）のうちの１つ以上を含む。第１の前駆体の流量は、一般に、約１０標準立方センチメートル毎分（ｓｃｃｍ）から約１０００ｓｃｃｍの間である。シリコンライナー層２２０を堆積するための熱ＣＶＤプロセス中、処理環境の温度は、一般に、摂氏約３００度（℃）〜約５００℃であり、圧力は、一般に、約１０トール〜約６００トールである。処理環境および／または基板２１０を加熱するための熱エネルギーは、処理チャンバの基板支持体に埋め込まれた抵抗ヒーターを使用して供給される。しかしながら、ランプなどの他の加熱機構を追加的または代替的に利用してもよい。
［００１９］シリコンライナー層２２０は、熱ＣＶＤを使用した堆積に関して説明されているが、他の堆積プロセスも予期されている。別の例において、シリコンライナー層２２０は、原子層堆積（ＡＬＤ）により堆積される。
［００２０］共形堆積されたシリコンライナー層２２０は、一般に、基板表面２１３、フィーチャ２１２の底面２１４、第１の側壁２１６、および第２の側壁２１８を覆うのに適した厚さであるが、以下に説明する第２の堆積プロセス中に追加量のアモルファスシリコンを堆積するための間隔を残している。フィーチャ２１２が約２０ナノメートル（ｎｍ）の幅（Ｗ）を有する例では、第１の側壁２１６および第２の側壁２１８に堆積されたシリコンライナー層２２０間に４ｎｍの間隔が存在するように、シリコンライナー層２２０は一般に約８ｎｍの厚さを有する。一例では、第１の側壁２１６および第２の側壁２１８に堆積されたシリコンライナー層の合計厚さは、幅（Ｗ）の約９０％以下、例えば幅（Ｗ）の約８０％以下、例えば幅（Ｗ）の７５％以下、幅（Ｗ）の７０％以下、幅（Ｗ）の６５％以下、幅（Ｗ）の６０％以下である。別の例では、第１の側壁２１６および第２の側壁２１８に堆積されたシリコンライナー層の合計厚さは、幅（Ｗ）の約９０％〜５０％の範囲内、例えば幅（Ｗ）の約８５％〜６０％、例えば幅（Ｗ）の約８５％〜７０％である。
［００２１］工程１０６において、図２Ｃに示されるように、フィーチャ２１２は、流動性シリコン膜２２２で充填される。一例では、流動性シリコン膜２２２は、シリコンライナー層２２０上に接触して堆積される。流動性シリコン膜２２２は、一般に、約３０％を超える水素（Ｈ）濃度を有するアモルファスシリコンを含む。流動性シリコン膜２２２は、フィーチャ２１２内に実質的にシームが形成されないように、フィーチャ２１２内の残りの間隔を充填する。流動性シリコン膜２２２は、任意の適切なプロセスによって堆積させることができる。
［００２２］一例では、流動性シリコン膜２２２は、ＰＥＣＶＤプロセスによって堆積される。ＰＥＣＶＤプロセスは、シリコンライナー層２２０と同じ処理チャンバで形成されてもよいし、または異なる処理チャンバで形成されてもよい。一般に、ＰＥＣＶＤプロセスは、通常１つ以上の種を含む反応性ガスに基板表面２１３を曝すことによって、開始する。例えば、反応性ガスは、一般に、第２の前駆体と、第１の前駆体の希釈ガスまたはキャリアガスとして使用されるプラズマガスとを含む。第２の前駆体は、一般に、シラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）、およびテトラシラン（Ｓｉ４Ｈ１０）のうちの１つ以上を含む。プラズマガスは、一般に、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、水素ガス（Ｈ２）、クリプトン（Ｋｒ）、窒素ガス（Ｎ２）、酸素ガス（Ｏ２）、オゾン（Ｏ３）、またはアンモニア（ＮＨ３）のうちの１つ以上を含む。
［００２３］プラズマは、処理チャンバ内で生成または点火されてもよいし（例えば、インシトゥプラズマ）、または処理チャンバの外部で生成されて、処理チャンバ内に流し込まれてもよい（例えば、遠隔プラズマ）。プラズマの点火に使用される高周波（ＲＦ）電力は、一般に、約１０ワット（Ｗ）から約２００Ｗの間である。流動性シリコン膜を堆積するためのＰＥＣＶＤプロセス中、処理環境の温度は、一般に、約−１００℃〜約５０℃であり、圧力は、一般に、約１トール〜約１０トールである。
［００２４］流動性シリコン膜２２２は、一般に、フィーチャ２１２内の残りの間隔を充填するのに適した厚さである。フィーチャ２１２が約２０ｎｍの幅（Ｗ）を有する上述の例では、フィーチャ２１２内にシームのない間隙充填を提供するために、流動性シリコン膜２２２は、一般に、約４ｎｍの厚さを有する。
［００２５］流動性シリコン膜２２２の堆積後、工程１０８で、シリコンライナー層２２０および流動性シリコン膜２２２が硬化されて固化し、図２Ｄに示すように、実質的にシームのない間隙充填層２２４を形成する。硬化処理の例には、熱硬化および紫外線硬化が含まれる。しかしながら、他の適切な硬化技術も予期されている。
［００２６］一例では、シリコンライナー層２２０および流動性シリコン膜２２２を、約１００℃から約１０００℃の間の温度でのチャンバ内熱硬化プロセスまたは高速熱プロセス（ＲＴＰ）処理方法などの熱硬化プロセスに曝すことによって、シリコンライナー層２２０および流動性シリコン膜２２２のアモルファスシリコンが、硬化される。より詳細には、熱硬化がチャンバ内で起こるとき、温度は一般に約１００℃から約５００℃の間であり、プロセスがＲＴＰプロセスであるとき、温度は約８００℃から約１０００℃、例えば９００℃の間である。
［００２７］別の例では、シリコンライナー層２２０および流動性シリコン膜２２２のアモルファスシリコンは、シリコンライナー層２２０および流動性シリコン膜２２２をＵＶ硬化プロセスに曝すことによって、硬化される。ＵＶ硬化プロセス中の温度は、一般に、約１０℃から約４００℃の間である。ＵＶ硬化プロセスは、任意の適切な時間、例えば１０分以下で行われ得る。
［００２８］さらに別の例では、シリコンライナー層２２０および流動性シリコン膜２２２のアモルファスシリコンは、シリコンライナー層２２０および流動性シリコン膜２２２をプラズマ硬化プロセスに曝すことによって、硬化される。アモルファスシリコン膜を硬化させるためのプラズマ曝露は、流動性シリコン膜２２２を堆積するためのＰＥＣＶＤプロセスの例で使用されるプラズマとは別のプラズマ曝露を含む。一例では、プラズマ種は、上述の例示的なＰＥＣＶＤプロセスで使用されるプラズマ種と同じである。別の例では、プラズマ種は、異なるプラズマ種であってもよい。容量結合プラズマ（ＣＣＰ）源が使用される例では、プラズマ出力は、約１００Ｗ〜約１０００Ｗである。誘導結合プラズマ（ＩＣＰ）源が使用される例では、プラズマ出力は、約２０００Ｗ〜約１００００Ｗである。
［００２９］工程１０８の硬化プロセスの後、シリコンライナー層２２０および流動性シリコン膜２２２は、１つの均一な間隙充填層２２４になる。硬化工程の結果として、流動性シリコン膜２２２の水素濃度は、水素ガス放出の結果として、３０パーセント超から２０パーセント未満、例えば１５〜２０パーセントまで減少する。流動性シリコン膜２２２の水素濃度の減少は、流動性シリコン膜の品質を改善する。シリコンライナー層２２０の水素濃度は、硬化プロセス中、６パーセント未満、例えば５パーセント未満のままである。したがって、均一な間隙充填層２２４は、ボイドおよびシームが減少または除去される一方で、品質が向上している。
［００３０］基板２１０は、一般に、シリコンライナー層２２０および流動性シリコン膜２２２を形成する前および／または後に追加の処理工程を受ける。例えば、基板２１０は、追加のアニーリングまたは硬化プロセス、堆積プロセス、エッチングプロセス、めっきプロセスなどを受けてもよい。
［００３１］図３は、一実施形態による処理チャンバ３００の概略断面図である。例示的な処理チャンバは、カリフォルニア州サンタクララにあるアプライドマテリアルズ社（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．）から入手可能である。以下に説明するチャンバは例示的なチャンバであり、他の製造業者からのチャンバを含む他のチャンバが、本開示の態様とともに使用されてもよく、または本開示の態様を達成するように変更されてもよいことを、理解されたい。
［００３２］プラズマ処理チャンバ３００は、チャンバ本体３０２、基板支持アセンブリ３０５、および基板支持アセンブリ３０５の向かい側に配置され、それらの間にプロセス容積部３０６を画定するガス分配アセンブリ３０４を含む。ガス分配アセンブリは、基板支持体３０５上に配置された基板３１０上への膜の堆積を促進するために、プラズマ処理チャンバ３００のプロセス容積部３０６にガスを均一に分配するように構成される。ガス分配アセンブリ３０４は、ハンガープレート３１９から吊るされたガス分配マニホールド３１８に、ガス流量コントローラ３２０からガスを供給するガス入口通路３１７を含む。ガス分配マニホールド３１８は、複数の穴またはノズル（図示せず）を含み、そこを通って処理中にガス混合物が、プロセス容積部３０６に注入される。ガス分配アセンブリ３０４が、ＲＦリターン３２２に接続されて、基板支持体３０８に印加されたＲＦエネルギーがプロセス容積部３０６内に電界を生成できるようにすることができ、電界は、基板３１０の処理用のプラズマを生成するために使用される。あるいは、グランド３２２は、ＲＦ電源であってもよい。電源３２０は、ＤＣエネルギー源を提供してもよく、一方、電源３２１は、プラズマ生成および／または基板３１０のチャッキングを促進するためにＲＦエネルギー源を提供してもよい。
［００３３］基板支持アセンブリ３０５は、基板支持体３０８、基部３１５、基部３１５を基板支持体１０８に接続するステム３１４、および駆動システム３０３を含む。基板支持アセンブリ３０５は、プラズマ処理チャンバ３００の内部容積部内に配置される。基板支持体３０８は、基板３１０を支持する上面３０９と、ステム３１４を基板支持体３０８に取り付けるための下面３１１とを有する。基板支持体３０８は、チャンバ本体３０２の外部に位置する駆動システム３０３に結合されたステム３１４によってプロセス容積部３０６内に移動可能に配置されている。ステム３１４および基部３１５は、駆動システム３０３およびベローズ（図示せず）に接続されて、基板支持体３０８を上昇、下降、および／または回転させることができる。
［００３４］処理中、プロセスガスが、処理チャンバ３００に供給されて、上述の態様に従って膜を堆積させる。
［００３５］共形堆積プロセス、流動性堆積プロセス、および硬化プロセスなどの上述のプロセスは、カリフォルニア州サンタクララのアプライドマテリアルズ社（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．）から入手可能なＰｒｏｄｕｃｅｒ（登録商標）チャンバなどの単一のチャンバで実行されてもよいし、または上述のプロセスは、カリフォルニア州サンタクララのアプライドマテリアルズ社（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．）から入手可能なＣｅｎｔｕｒａ（登録商標）などの、様々な機能を実行する複数のチャンバを備えるクラスタツールの様々なチャンバで実行されてもよい。
［００３６］本開示の実施形態は、半導体デバイスの高アスペクト比トレンチを間隙充填するための高品質アモルファスシリコン膜を提供する。アモルファスシリコン間隙充填部は、シームがなく、全体で約１０％から約１５％の間の低い水素濃度を有し、したがって高いシリコン密度を有する。このシームのない高密度アモルファスシリコン間隙充填により、エッチング選択性が向上する。例えば、開示されたシリコン間隙充填のエッチング選択性は、酸化ケイ素（ＳｉＯ）のエッチング選択性よりも大きい。さらに、シームのない高密度アモルファスシリコン間隙充填により、高アスペクト比トレンチ内のボイドが減少または除去され、全体的なデバイス性能が向上する。より詳細には、本明細書に記載の方法は、共形シリコン堆積とそれに続く流動性シリコン堆積という、２つのシリコン堆積プロセスを含む。流動性シリコンは、シームのない間隙充填をもたらすが、流動性シリコンは、より高い水素濃度を有し、これは硬化時に収縮をもたらす。２つの堆積プロセスを実行することにより、得られたデバイスの間隙充填部は、シリコン密度が増加し、均一性が向上し、シームがなくなる。
［００３７］上記は、本開示の実施例に向けられているが、本開示の基本的な範囲から逸脱することなく、本開示の他のさらなる実施例を考え出すこともでき、本開示の範囲は、以下の特許請求の範囲によって決定される。

Claims (15)

  1. 半導体デバイスを製造する方法であって、
    側壁および底面を有する少なくとも１つのフィーチャが表面に形成された基板を、処理チャンバ内に配置することと、
    前記基板の前記表面ならびに前記少なくとも１つのフィーチャの前記側壁および前記底面の上に、シリコンライナー層を共形堆積させることと、
    前記少なくとも１つのフィーチャを流動性シリコン膜で充填することと、
    前記シリコンライナー層および前記流動性シリコン膜を硬化させて、前記シリコンライナー層および前記流動性シリコン膜を固化し、実質的にシームのない間隙充填部を形成することと、
    を含む方法。
  2. 前記シリコンライナー層を共形堆積させることが、熱による堆積によって行われ、前記少なくとも１つのフィーチャを前記流動性シリコン膜で充填することが、プラズマ化学気相堆積によって行われる、請求項１に記載の方法。
  3. 前記シリコンライナー層を共形堆積させることが、
    前記少なくとも１つのフィーチャが前記表面に形成された前記基板を、第１の前駆体に曝すことを含み、前記少なくとも１つのフィーチャが前記表面に形成された前記基板を、前記第１の前駆体に曝すことが、摂氏約３００度から約５５０度の間の温度と、約１０トールから約６００トールの間の圧力で起こり、前記第１の前駆体が、シラン、ジシラン、トリシラン、およびテトラシランのうちの１つ以上を含む、請求項１に記載の方法。
  4. 前記少なくとも１つのフィーチャを前記流動性シリコン膜で充填することが、
    前記シリコンライナー層を上に有する前記基板を、第２の前駆体に曝すことを含み、前記シリコンライナー層を上に有する前記基板を曝すことが、摂氏約−１００度から約５０度の間の温度と、約１トールから約１０トールの間の圧力と、約１０ワットから約２００ワットの間のＲＦ電力で起こり、前記第２の前駆体が、シラン、ジシラン、トリシラン、およびテトラシランのうちの１つ以上を含む、請求項１に記載の方法。
  5. 前記シリコンライナー層が、５パーセント未満の水素を含む、請求項１に記載の方法。
  6. 前記流動性シリコン膜が、３０％を超える水素を含む、請求項５に記載の方法。
  7. 前記硬化後、前記シリコンライナー層および前記流動性シリコン膜が、約１０パーセントから約１５パーセントの間の水素を含む、請求項６に記載の方法。
  8. 前記硬化が、熱硬化、ＵＶ硬化、およびプラズマ硬化からなる群から選択される、請求項１に記載の方法。
  9. 半導体デバイスを製造する方法であって、
    側壁および底面を有する少なくとも１つのフィーチャが表面に形成された基板を、処理チャンバ内に配置することと、
    前記基板の前記表面ならびに前記少なくとも１つのフィーチャの前記側壁および前記底面の上に、約５パーセント未満の水素濃度を有するシリコンライナー層を共形堆積させることと、
    前記少なくとも１つのフィーチャを、約３０パーセントを超える水素濃度を有する流動性シリコン膜で充填することと、
    前記シリコンライナー層および前記流動性シリコン膜を硬化させて、前記シリコンライナー層および前記流動性シリコン膜を固化し、約１０パーセントから約１５パーセントの間の水素濃度を有する実質的にシームのない間隙充填部を形成することと、
    を含む方法。
  10. 前記シリコンライナー層を共形堆積させることが、
    前記少なくとも１つのフィーチャが前記表面に形成された前記基板を、第１の前駆体に曝すことを含み、前記少なくとも１つのフィーチャが前記表面に形成された前記基板を、前記第１の前駆体に曝すことが、摂氏約３００度から約５５０度の間の温度と、約１０トールから約６００トールの間の圧力で起こる、請求項９に記載の方法。
  11. 前記第１の前駆体が、シラン、ジシラン、トリシラン、およびテトラシランのうちの１つ以上を含む、請求項１０に記載の方法。
  12. 前記少なくとも１つのフィーチャを前記流動性シリコン膜で充填することが、
    前記シリコンライナー層を上に有する前記基板を、第２の前駆体に曝すことを含み、前記シリコンライナー層を上に有する前記基板を曝すことが、摂氏約−１００度から約５０度の間の温度と、約１トールから約１０トールの間の圧力と、約１０ワットから約２００ワットの間のＲＦ電力で起こる、請求項９に記載の方法。
  13. 前記第２の前駆体が、シラン、ジシラン、トリシラン、およびテトラシランのうちの１つ以上を含む、請求項１２に記載の方法。
  14. 側壁および底面を有する少なくとも１つのフィーチャが表面に形成された基板と、
    前記基板の前記表面ならびに前記少なくとも１つのフィーチャの前記側壁および前記底面の上に配置された共形シリコンライナー層であって、約５パーセント未満の水素濃度を有する共形シリコンライナー層と、
    前記共形シリコンライナー層の上に配置された流動性シリコン膜であって、約３０パーセントを超える水素濃度を有する流動性シリコン膜と、
    を備える半導体デバイス。
  15. 前記共形シリコンライナー層が、前記基板の前記表面、前記少なくとも１つのフィーチャの前記側壁、および前記底面に接触して配置され、前記流動性シリコン膜が、前記共形シリコンライナー層に接触して配置されている、請求項１４に記載の半導体デバイス。
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