KR20240055067A - 방향성 선택적 증착 - Google Patents

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KR20240055067A
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바르가브 에스. 시틀라
소함 아스라니
조슈아 루브니츠
스리니바스 디. 뉴마니
엘리 와이. 이에
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

예시적인 프로세싱(processing) 방법들은 실리콘 함유 전구체의 플라즈마(plasma)를 형성하는 단계를 포함할 수 있다. 이 방법들은 실리콘 함유 전구체의 플라즈마 유출물들로 반도체 기판 상에 유동성 막을 증착하는 단계를 포함할 수 있다. 프로세싱 영역은 적어도 부분적으로, 반도체 기판이 안착되는 기판 지지체와 페이스 플레이트(faceplate) 사이에 정의될 수 있다. 바이어스(bias) 전력이 바이어스 전력 소스로부터 기판 지지체에 인가될 수 있다. 이 방법들은 반도체 프로세싱 챔버의 프로세싱 영역 내에 수소 함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 이 방법들은 수소 함유 전구체의 플라즈마 유출물들로 반도체 기판 내의 피처(feature)의 측벽으로부터 유동성 막을 에칭하는 단계를 포함할 수 있다. 이 방법들은 수소 함유 전구체의 플라즈마 유출물들로 반도체 기판 내에 정의된 피처 내의 남아있는 유동성 막을 치밀화하는 단계를 포함할 수 있다.

Description

방향성 선택적 증착
[0001] 본 출원은 2021년 9월 8일 출원된 미국 특허 출원 제17/469,529호의 이익을 청구하며, 이 미국 특허 출원의 전체 개시내용은 모든 목적들을 위해 인용에 의해 본원에 포함된다.
[0002] 본 기술은 반도체 프로세싱(processing)에 관한 것이다. 보다 구체적으로, 본 기술은 유동성 막들을 포함하는 재료들을 증착, 에칭 및 변환하는 방법들에 관한 것이다.
[0003] 집적 회로들은 기판 표면들 상에 복잡하게 패터닝(pattern)된 재료 층들을 생성하는 프로세스들에 의해 가능하게 된다. 기판 상에 패터닝된 재료를 생성하려면 노출된 재료를 형성하고 제거하는 제어된 방법들이 필요하다. 디바이스 크기들이 계속 축소됨에 따라, 재료 형성이 후속 동작들에 영향을 미칠 수 있다. 예를 들어, 갭 충전(filling) 동작들에서는, 반도체 기판 상에 형성된 트렌치(trench) 또는 다른 피처(feature)를 충전 위해 재료가 형성되거나 증착될 수 있다. 피처들은 더 높은 종횡비들 및 감소된 임계 치수들을 특징으로 할 수 있으므로, 이러한 충전 동작들은 난제시될 수 있다. 예를 들어, 증착이 피처의 최상부에서 그리고 측벽들을 따라 발생할 수 있으므로, 계속 증착하면 피처 내의 측벽들 사이를 포함하여 피처를 핀치 오프(pinch off)할 수 있으며, 피처 내에 보이드(void)들을 생성할 수 있다. 이는 디바이스 성능 및 후속 프로세싱 동작들에 영향을 미칠 수 있다.
[0004] 따라서, 고품질의 디바이스들 및 구조들을 생성하기 위해 사용될 수 있는 개선된 시스템들 및 방법들에 대한 요구가 존재한다. 이러한 및 다른 요구들은 본 기술에 의해 해결된다.
[0005] 예시적인 프로세싱 방법들은 실리콘 함유 전구체의 플라즈마(plasma)를 형성하는 단계를 포함할 수 있다. 실리콘 함유 전구체의 플라즈마는 플라즈마 전력 소스(source)로부터의 제1 전력 레벨에서 형성될 수 있다. 이 방법들은 실리콘 함유 전구체의 플라즈마 유출물들로 반도체 기판 상에 유동성 막을 증착하는 단계를 포함할 수 있다. 반도체 기판은 반도체 프로세싱 챔버(chamber)의 프로세싱 영역에 수용될 수 있다. 반도체 기판은 반도체 기판 내의 피처를 정의할 수 있다. 프로세싱 영역은 적어도 부분적으로, 반도체 기판이 안착되는 기판 지지체와 페이스 플레이트(faceplate) 사이에 정의될 수 있다. 바이어스(bias) 전력이 바이어스 전력 소스로부터 기판 지지체에 인가될 수 있다. 이 방법들은 반도체 프로세싱 챔버의 프로세싱 영역 내에 수소 함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 수소 함유 전구체의 플라즈마는 플라즈마 전력 소스로부터의 제2 전력 레벨에서 형성될 수 있다. 바이어스 전력은 제2 전력 레벨보다 큰 제3 전력 레벨에서 바이어스 전력 소스로부터 기판 지지체에 인가될 수 있다. 이 방법들은 수소 함유 전구체의 플라즈마 유출물들로 반도체 기판 내의 피처의 측벽으로부터 유동성 막을 에칭 및/또는 수정(modify)하는 단계를 포함할 수 있다. 이 방법들은 수소 함유 전구체의 플라즈마 유출물들로 반도체 기판 내에 정의된 피처 내의 남아있는 유동성 막을 치밀화하는 단계를 포함할 수 있다.
[0006] 일부 실시예들에서, 반도체 기판 내의 피처는 약 5:1 이상의 종횡비를 특징으로 할 수 있다. 피처는 피처를 가로지르는 폭이 약 10nm 이하인 것을 특징으로 할 수 있다. 바이어스 전력 소스는 증착 및 에칭 모두 동안 약 1kHz 이하의 펄싱(pulsing) 주파수에서 펄싱 모드에서 작동될 수 있다. 에칭 동안 바이어스 전력 소스가 펄싱 모드에서 작동되는 동안, 플라즈마 전력 소스는 연속파 모드에서 작동될 수 있다. 바이어스 전력 소스는 증착 및 에칭 모두 동안 약 50% 이하의 듀티 사이클(duty cycle)에서 작동될 수 있다. 바이어스 전력 소스는 플라즈마 전력 소스의 인게이지먼트(engagement)에 이어 인게이지될 수 있다. 치밀화하는 단계는 유동성 막의 수소 함량을 약 30at.% 이하로 감소시키는 단계를 포함할 수 있다. 이 방법들은, 치밀화하는 단계에 이어, 변환 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 이 방법들은 유동성 막을 수정된 막으로 변환하는 단계를 포함할 수 있다. 변환 전구체는 질소 함유 전구체, 산소 함유 전구체 또는 탄소 함유 전구체를 포함할 수 있다. 이 방법들은 제2 사이클에서 반복될 수 있다. 반도체 기판의 온도는 이 방법 동안 약 20℃ 이하의 온도에서 유지될 수 있다.
[0007] 본 기술의 일부 실시예들은 프로세싱 방법들을 포함할 수 있다. 이 방법들은 실리콘 함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 실리콘 함유 전구체의 플라즈마는 플라즈마 전력 소스로부터의 제1 전력 레벨에서 형성될 수 있다. 이 방법들은 실리콘 함유 전구체의 플라즈마 유출물들로 반도체 기판 상에 유동성 막을 증착하는 단계를 포함할 수 있다. 반도체 기판은 반도체 프로세싱 챔버의 프로세싱 영역에 수용될 수 있다. 반도체 기판은 반도체 기판 내의 피처를 정의할 수 있다. 바이어스 전력은 바이어스 전력 소스로부터 기판 지지체에 인가될 수 있다. 이 방법들은 반도체 프로세싱 챔버의 프로세싱 영역 내에 수소 함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 수소 함유 전구체의 플라즈마는 플라즈마 전력 소스에 대한 제2 전력 레벨에서 형성될 수 있다. 바이어스 전력은 바이어스 전력 소스로부터 수소 함유 전구체의 플라즈마에 제3 전력 레벨로 인가될 수 있다. 이 방법들은 수소 함유 전구체의 플라즈마 유출물들로 반도체 기판 내에 정의된 피처의 측벽으로부터 유동성 막을 에칭하는 단계를 포함할 수 있다. 이 방법들은 수소 함유 전구체의 플라즈마 유출물들로 반도체 기판 내에 정의된 피처 내의 남아있는 유동성 막을 치밀화하는 단계를 포함할 수 있다.
[0008] 일부 실시예들에서, 에칭 동안 바이어스 전력 소스가 약 1kHz 이하의 주파수에서 펄싱 모드에서 작동되는 동안, 제2 전력 레벨을 제공하는 플라즈마 전력 소스는 연속적으로 작동될 수 있다. 바이어스 전력 소스는 증착 및 에칭 각각 동안 약 25% 이하의 듀티 사이클에서 작동될 수 있다. 에칭하는 단계는 피처의 베이스 필(base fill) 위에 있는, 피처의 측벽으로부터 유동성 막을 완전히 제거할 수 있다. 이 방법들은, 치밀화하는 단계에 이어, 변환 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 이 방법들은 유동성 막을 수정된 막으로 변환하는 단계를 포함할 수 있다. 변환 전구체는 질소 함유 전구체, 산소 함유 전구체 또는 탄소 함유 전구체를 포함할 수 있다. 수정된 막은 실리콘 질화물, 실리콘 산화물 또는 실리콘 카바이드(carbide)일 수 있거나 또는 이들을 포함할 수 있다.
[0009] 본 기술의 일부 실시예들은 프로세싱 방법들을 포함할 수 있다. 이 방법들은 펄스 소스 전력 및 펄스 바이어스 전력을 이용하여 실리콘 함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 이 방법들은 실리콘 함유 전구체의 플라즈마 유출물들로 반도체 기판 상에 유동성 막을 증착하는 단계를 포함할 수 있다. 반도체 기판은 반도체 프로세싱 챔버의 프로세싱 영역에 수용될 수 있다. 반도체 기판은 반도체 기판 내의 피처를 정의할 수 있다. 이 방법들은 펄스 소스 전력 및 펄스 바이어스 전력을 이용하여 반도체 프로세싱 챔버의 프로세싱 영역 내에 수소 함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 이 방법들은 수소 함유 전구체의 플라즈마 유출물들로 반도체 기판 내에 정의된 피처의 측벽으로부터 유동성 막을 에칭하는 단계를 포함할 수 있다. 이 방법들은 수소 함유 전구체의 플라즈마 유출물들로 반도체 기판 내에 정의된 피처 내의 남아있는 유동성 막을 치밀화하는 단계를 포함할 수 있다. 이 방법들은 변환 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 이 방법들은 유동성 막을 수정된 막으로 변환하는 단계를 포함할 수 있다. 일부 실시예들에서, 수정된 막은 질소, 산소 또는 탄소 중 하나 이상 및 실리콘일 수 있거나 또는 이들을 포함할 수 있다.
[0010] 이러한 기술은 종래의 시스템들 및 기법들에 비해 많은 이익들을 제공할 수 있다. 예를 들어, 증착 동안 처리를 수행함으로써, 최하부로부터 피처들 내에 생성되는 재료의 품질이 개선될 수 있고, 이는 측벽들 상의 재료와 품질을 차별화시킬 수 있다. 추가적으로, 본 기술의 실시예들에 따라 에칭 동작을 수행함으로써, 측벽 커버리지(coverage)는 더 높은 품질의 처리된 재료에 대해 선택적으로 에칭될 수 있다. 이들 및 다른 실시예들은, 이들의 장점들 및 특징들 중 많은 장점 및 특징과 함께, 아래의 설명 및 첨부된 도면들과 관련되어 더 자세히 설명된다.
[0011] 도면들 및 본 명세서의 나머지 부분들을 참조함으로써 개시된 기술의 특성 및 장점들에 대한 추가적인 이해가 구현될 수 있다.
[0012] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0013] 도 2는 본 기술의 일부 실시예들에 따른 프로세싱 방법의 예시적인 동작들을 도시한다.
[0014] 도 3a 내지 도 3c는 본 기술의 일부 실시예들에 따른 프로세싱 동안 기판의 개략적인 단면도들을 도시한다.
[0015] 도면들 중 여러 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 실척인 것으로 구체적으로 언급되지 않는 한, 실척인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양태들 또는 정보를 포함하는 것은 아닐 수 있으며, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0016] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 특징들은 동일한 참조 라벨(label)을 가질 수 있다. 또한, 동일한 유형의 다양한 컴포넌트들은 참조 라벨 다음의 유사한 컴포넌트들 간을 구분하는 문자에 의해 구분될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용되는 경우에는, 해당 설명은 문자와 상관없이 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 하나에 대해 적용될 수 있다.
[0017] 비정질 실리콘은 반도체 디바이스 제조에서, 예를 들어 더미 게이트(dummy gate) 재료로서 또는 트렌치 충전 재료로서와 같은 희생 재료로서 사용되는 것을 포함하여, 다수의 구조들 및 프로세스들을 위해 사용될 수 있다. 갭 충전 동작들에서, 일부 프로세싱에서는 프로세스 조건들 하에서 형성된 유동성 막들을 사용하여 증착의 컨포멀리티(conformality)를 제한함으로써, 증착된 재료가 기판 상의 피처들을 더 잘 충전할 수 있도록 할 수 있다. 유동성 실리콘 재료는 상대적으로 많은 양들의 수소를 특징으로 할 수 있으며, 다른 형성된 막들보다 밀도가 낮을 수 있다. 따라서, 생성된 막들을 경화하기 위해 후속 처리 동작들이 수행될 수 있다. 종래의 기술에서는 수소를 제거하고 막을 프로세싱하기 위해 UV 경화 프로세스를 사용할 수 있다. 그러나, UV 경화는 막의 상당한 수축을 초래하여, 피처들에 스트레스를 유발할 뿐만 아니라 구조 내에 보이드들을 생성할 수도 있다.
[0018] 피처 크기들이 계속 축소됨에 따라, 유동성 막들은, 추가로 더 높은 종횡비들을 특징으로 할 수 있는 좁은 피처들에 대해 난제시될 수 있다. 예를 들어, 피처의 측벽들 상의 증착으로 인해 피처의 핀치가 더 쉽게 발생할 수 있으며, 이는 작은 피처 크기들에서는 피처 내로의 유동을 더 제한할 수 있고, 보이드들을 생성할 수 있다. 또한, 비정질 실리콘의 변환이 수행될 수 있는 프로세스들의 경우, 변환 중에 측벽 재료들의 팽창으로 인해 피처 내의 접근이 더 제한될 수 있다. 본 기술은 측벽들 상에 증착된 재료에는 수행되지 않을 수 있는 피처에 형성된 재료의 방향성 처리를 수행함으로써 이러한 제한들을 극복할 수 있다. 또한, 본 기술은 경화 동작 중에 형성된 막의 선택적 에칭 및/또는 수정을 수행하여, 피처 내의 밀도가 높은 재료를 유지하면서, 측벽들 상의 품질이 낮은 재료를 제거할 수 있다. 이렇게 하면 트렌치 충전 중에 측벽 커버리지를 제한하거나 방지하여, 개선된 충전 동작들이 수행되게 할 수 있다. 또한, 경화에 이어 변환 동작들이 수행될 수 있으므로, 피처 내의 유동 제한을 더 감소시킬 수 있다. 아래에서 논의되는 플라즈마 프로세싱 동작들이 수행될 수 있는 본 기술의 일부 실시예들에 따른 챔버의 일반적인 양태들을 설명한 후, 구체적인 방법론이 논의될 수 있다. 설명된 기술들은 다수의 막 형성 프로세스들을 개선하는 데 사용될 수 있고 다양한 프로세싱 챔버들 및 동작들에 적용될 수 있으므로, 본 기술은 논의된 특정 막들, 챔버들, 또는 프로세싱으로 제한되도록 의도되지 않음을 이해해야 한다.
[0019] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버(100)의 단면도를 도시한다. 이 도면은, 본 기술의 하나 이상의 양태들을 통합하고 및/또는 본 기술의 실시예들에 따라 하나 이상의 증착들 또는 다른 프로세싱 동작들을 수행할 수 있는 시스템의 개요를 예시할 수 있다. 챔버(100) 또는 수행 방법들에 대한 추가적인 세부사항들은 아래에서 더 설명될 수 있다. 챔버(100)는 본 기술의 일부 실시예들에 따라 막 층들을 형성하기 위해 이용될 수 있지만, 방법들은 막 형성이 발생할 수 있는 임의의 챔버 내에서 유사하게 수행될 수 있는 것으로 이해되어야 한다. 프로세싱 챔버(100)는 챔버 본체(102), 챔버 본체(102) 내부에 배치된 기판 지지체(104), 및 챔버 본체(102)와 결합되고 기판 지지체(104)를 프로세싱 체적(120) 내에 둘러싸는 리드(lid) 조립체(106)를 포함할 수 있다. 기판(103)은 개구부(126)를 통해 프로세싱 체적(120)에 제공될 수 있으며, 이 개구부는 통상적으로 슬릿 밸브(slit valve) 또는 도어(door)를 사용하여 프로세싱을 위해 밀봉될 수 있다. 기판(103)은 프로세싱 중에 기판 지지체의 표면(105) 상에 안착될 수 있다. 기판 지지체(104)는, 화살표(145)로 표시된 바와 같이, 기판 지지체(104)의 샤프트(shaft)(144)가 로케이팅(locate)될 수 있는 축(147)을 따라 회전 가능할 수 있다. 대안적으로, 기판 지지체(104)는 증착 프로세스 동안 필요에 따라 회전하도록 들어 올려질 수 있다.
[0020] 플라즈마 프로파일(profile) 변조기(111)는 기판 지지체(104) 상에 배치된 기판(103)을 가로질러 플라즈마 분포를 제어하기 위해 프로세싱 챔버(100) 내에 배치될 수 있다. 플라즈마 프로파일 변조기(111)는 챔버 본체(102)에 인접하여 배치될 수 있는 제1 전극(108)을 포함할 수 있고, 챔버 본체(102)를 리드 조립체(106)의 다른 컴포넌트들로부터 분리할 수 있다. 제1 전극(108)은 리드 조립체(106)의 일부일 수 있거나, 또는 별도의 측벽 전극일 수도 있다. 제1 전극(108)은 환형 또는 링형 부재일 수 있으며, 링 전극일 수 있다. 제1 전극(108)은 프로세싱 체적(120)을 둘러싸는 프로세싱 챔버(100)의 원주 주위의 연속적인 루프(loop)일 수 있거나, 또는 원하는 경우 선택된 로케이션(location)들에서 불연속적일 수도 있다. 제1 전극(108)은 또한 천공 링 또는 메시(mesh) 전극과 같은 천공 전극일 수 있거나, 또는 예를 들어 2차 가스 분배기와 같은 플레이트(plate) 전극일 수도 있다.
[0021] 세라믹 또는 금속 산화물, 예를 들어, 알루미늄 산화물 및/또는 알루미늄 질화물과 같은 유전체 재료일 수 있는 하나 이상의 절연체들(110a, 110b)이 제1 전극(108)과 접촉하여, 제1 전극(108)을 가스 분배기(112) 및 챔버 본체(102)로부터 전기적으로 그리고 열적으로 분리할 수 있다. 가스 분배기(112)는 프로세스 전구체들을 프로세싱 체적(120) 내로 분배하기 위한 구멍(118)을 정의할 수 있다. 가스 분배기(112)는 RF 발생기, RF 전력 소스, DC 전력 소스, 펄스 DC 전력 소스, 펄스 RF 전력 소스, 또는 프로세싱 챔버와 결합될 수 있는 임의의 다른 전력 소스와 같은 제1 전기 전력 소스(142)와 결합될 수 있다. 일부 실시예들에서, 제1 전기 전력 소스(142)는 RF 전력 소스일 수 있다.
[0022] 가스 분배기(112)는 전도성 가스 분배기 또는 비-전도성 가스 분배기일 수 있다. 가스 분배기(112)는 또한 전도성 및 비-전도성 컴포넌트들로 형성될 수도 있다. 예를 들어, 가스 분배기(112)의 본체는 전도성일 수 있는 반면, 가스 분배기(112)의 페이스 플레이트는 비-전도성일 수 있다. 가스 분배기(112)는 도 1에 도시된 바와 같이 예를 들어, 제1 전기 전력 소스(142)에 의해 구동될 수 있거나, 또는 가스 분배기(112)는 일부 실시예들에서 접지와 결합될 수 있다.
[0023] 제1 전극(108)은 프로세싱 챔버(100)의 접지 경로를 제어할 수 있는 제1 튜닝 회로(128)와 결합될 수 있다. 제1 튜닝 회로(128)는 제1 전자 센서(130) 및 제1 전자 제어기(134)를 포함할 수 있다. 제1 전자 제어기(134)는 가변 커패시터(capacitor) 또는 다른 회로 요소들일 수 있거나 또는 이들을 포함할 수 있다. 제1 튜닝 회로(128)는 하나 이상의 인덕터(inductor)들(132)일 수 있거나 또는 이들을 포함할 수 있다. 제1 튜닝 회로(128)는 프로세싱 중에 프로세싱 체적(120)에 존재하는 플라즈마 조건들 하에서 가변 또는 제어 가능한 임피던스를 가능하게 하는 임의의 회로일 수 있다. 예시된 바와 같은 일부 실시예들에서, 제1 튜닝 회로(128)는 접지와 제1 전자 센서(130) 사이에 병렬로 결합된 제1 회로 레그(leg) 및 제2 회로 레그를 포함할 수 있다. 제1 회로 레그는 제1 인덕터(132A)를 포함할 수 있다. 제2 회로 레그는 제1 전자 제어기(134)와 직렬로 결합된 제2 인덕터(132B)를 포함할 수 있다. 제2 인덕터(132B)는 제1 전자 제어기(134)와, 제1 및 제2 회로 레그들 모두를 제1 전자 센서(130)에 접속하는 노드(node) 사이에 배치될 수 있다. 제1 전자 센서(130)는 전압 또는 전류 센서일 수 있고 제1 전자 제어기(134)와 결합될 수 있으며, 이 제어기는 프로세싱 체적(120) 내부의 플라즈마 조건들의 어느 정도의 폐쇄 루프 제어를 제공할 수 있다.
[0024] 제2 전극(122)은 기판 지지체(104)와 결합될 수 있다. 제2 전극(122)은 기판 지지체(104) 내에 매립되거나 또는 기판 지지체(104)의 표면과 결합될 수 있다. 제2 전극(122)은 플레이트, 천공된 플레이트, 메시, 와이어 스크린(wire screen), 또는 전도성 요소들의 임의의 다른 분산 배열체일 수 있다. 제2 전극(122)은 튜닝 전극일 수 있고, 예를 들어 기판 지지체(104)의 샤프트(144)에 배치된 도관(146), 예를 들어, 50옴과 같은 선택된 저항을 갖는 케이블(cable)에 의해 제2 튜닝 회로(136)와 결합될 수 있다. 제2 튜닝 회로(136)는 제2 전자 센서(138) 및 제2 전자 제어기(140)를 가질 수 있으며, 이는 제2 가변 커패시터일 수 있다. 제2 전자 센서(138)는 전압 또는 전류 센서일 수 있고, 제2 전자 제어기(140)와 결합되어 프로세싱 체적(120) 내의 플라즈마 조건들에 대한 추가의 제어를 제공할 수 있다.
[0025] 바이어스 전극 및/또는 정전기 척킹(chucking) 전극일 수 있는 제3 전극(124)은 기판 지지체(104)와 결합될 수 있다. 제3 전극은 임피던스 정합 회로일 수 있는 필터(148)를 통해 제2 전기 전력 소스(150)와 결합될 수 있다. 제2 전기 전력 소스(150)는 DC 전력, 펄스 DC 전력, RF 바이어스 전력, 펄스 RF 소스 또는 바이어스 전력, 또는 이들 또는 다른 전력 소스들의 조합일 수 있다. 일부 실시예들에서, 제2 전기 전력 소스(150)는 RF 바이어스 전력일 수 있다.
[0026] 도 1의 리드 조립체(106) 및 기판 지지체(104)는 플라즈마 또는 열 프로세싱을 위한 임의의 프로세싱 챔버와 함께 사용될 수 있다. 작동 시, 프로세싱 챔버(100)는 프로세싱 체적(120) 내의 플라즈마 조건들의 실시간 제어를 제공할 수 있다. 기판(103)은 기판 지지체(104) 상에 배치될 수 있고, 프로세스 가스들은 임의의 원하는 유동 계획에 따라 입구(114)를 사용하여 리드 조립체(106)를 통해 유동될 수 있다. 입구(114)는 챔버와 유체 결합될 수 있는 원격 플라즈마 소스 유닛(116)으로부터의 전달뿐만 아니라, 일부 실시예들에서 원격 플라즈마 소스 유닛(116)을 통해 흐르지 않을 수 있는 프로세스 가스 전달을 위한 바이패스(bypass)(117)로부터의 전달도 포함할 수 있다. 가스들은 출구(152)를 통해 프로세싱 챔버(100)를 빠져나갈 수 있다. 전기 전력이 가스 분배기(112)와 결합되어, 프로세싱 체적(120)에 플라즈마를 확립할 수 있다. 기판은 일부 실시예들에서 제3 전극(124)을 사용하여 전기 바이어스를 받을 수 있다.
[0027] 프로세싱 체적(120)에서 플라즈마에 에너지를 공급하면, 플라즈마와 제1 전극(108) 사이에 전위차가 확립될 수 있다. 플라즈마와 제2 전극(122) 사이에도 전위차가 또한 확립될 수 있다. 전자 제어기들(134, 140)은 그러면 2개의 튜닝 회로들(128 및 136)로 표시되는 접지 경로들의 유동 특성들을 조정하는 데 사용될 수 있다. 설정 포인트가 제1 튜닝 회로(128) 및 제2 튜닝 회로(136)에 전달되어, 증착 속도 및 중앙에서 에지(edge)까지 플라즈마 밀도 균일성의 독립적인 제어를 제공할 수 있다. 전자 제어기들이 모두 가변 커패시터들일 수 있는 실시예들에서, 전자 센서들은 증착 속도를 최대화하고 두께 불균일성을 최소화하도록 가변 커패시터들을 독립적으로 조정할 수 있다.
[0028] 튜닝 회로들(128, 136) 각각은 개개의 전자 제어기들(134, 140)을 사용하여 조정될 수 있는 가변 임피던스를 가질 수 있다. 전자 제어기들(134, 140)이 가변 커패시터들인 경우, 가변 커패시터들 각각의 커패시턴스 범위, 및 제1 인덕터(132A) 및 제2 인덕터(132B)의 인덕턴스들은 임피던스 범위를 제공하도록 선택될 수 있다. 이 범위는 플라즈마의 주파수 및 전압 특성들에 따라 달라질 수 있으며, 이는 각각의 가변 커패시터의 커패시턴스 범위에서 최소값을 가질 수 있다. 따라서, 제1 전자 제어기(134)의 커패시턴스가 최소 또는 최대인 경우, 제1 튜닝 회로(128)의 임피던스는 높을 수 있고, 그 결과 기판 지지체 위에 최소 공중(aerial) 또는 측면 커버리지를 갖는 플라즈마 형상이 형성될 수 있다. 제1 전자 제어기(134)의 커패시턴스가 제1 튜닝 회로(128)의 임피던스를 최소화하는 값에 근접하면, 플라즈마의 공중 커버리지가 최대로 증가하여, 기판 지지체(104)의 전체 작업 영역을 효과적으로 커버할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 최소 임피던스 설정에서 벗어나면, 플라즈마 형상이 챔버 벽들로부터 축소되고, 기판 지지체의 공중 커버리지가 감소할 수 있다. 제2 전자 제어기(140)는 유사한 효과를 가질 수 있으며, 제2 전자 제어기(140)의 커패시턴스가 변경될 수 있으므로 기판 지지체 위의 플라즈마의 공중 커버리지가 증가 및 감소할 수 있다.
[0029] 전자 센서들(130, 138)은 폐쇄 루프에서 개개의 회로들(128, 136)을 튜닝하는 데 사용될 수 있다. 사용되는 센서의 유형에 따라, 전류 또는 전압에 대한 설정 포인트가 각각의 센서에 설치될 수 있으며, 센서에는 설정 포인트로부터의 편차를 최소화하기 위해 각각의 개개의 전자 제어기(134, 140)에 대한 조정을 결정하는 제어 소프트웨어가 제공될 수 있다. 결과적으로, 플라즈마 형상은 프로세싱 중에 선택되고 동적으로 제어될 수 있다. 위의 논의는 가변 커패시터들일 수 있는 전자 제어기들(134, 140)에 기초하고 있지만, 조정 가능한 특성을 갖는 임의의 전자 컴포넌트가 조정 가능한 임피던스를 갖는 튜닝 회로들(128 및 136)을 제공하는 데 사용될 수 있음을 이해해야 한다.
[0030] 프로세싱 챔버(100)는 반도체 구조들을 위한 재료들의 형성, 처리, 에칭, 또는 변환을 포함할 수 있는 프로세싱 방법들을 위해 본 기술의 일부 실시예들에서 이용될 수 있다. 설명된 챔버는 제한적인 것으로 간주되어서는 안 되며, 설명된 바와 같이 동작들을 수행하도록 구성될 수 있는 임의의 챔버가 유사하게 사용될 수 있다는 것을 이해해야 한다. 도 2는 본 기술의 일부 실시예들에 따른 프로세싱 방법(200)에서의 예시적인 동작들을 도시한다. 이 방법은 위에서 설명된 프로세싱 챔버(100)를 포함하여, 다양한 프로세싱 챔버들 내에서 그리고 하나 이상의 메인프레임(mainframe)들 또는 도구들 상에서 수행될 수 있다. 방법(200)은 본 기술에 따른 방법들의 일부 실시예들과 구체적으로 연관될 수 있거나 또는 연관되지 않을 수도 있는 다수의 선택적 동작들을 포함할 수 있다. 예를 들어, 동작들 중 많은 동작은 구조적 형성의 더 넓은 범위를 제공하기 위해 설명되지만, 본 기술에 중요하지 않거나, 또는 쉽게 인식될 수 있는 바와 같은 대안적인 방법론에 의해 수행될 수 있다. 방법(200)은 도 3a 내지 도 3c에 개략적으로 도시된 동작들을 설명할 수 있으며, 그 예시들은 방법(200)의 동작들과 함께 설명될 것이다. 도면들은 부분적인 개략도들만을 예시하며, 기판은 도면들에 예시된 바와 같이 다양한 특성들 및 양태들을 갖는 임의의 개수의 추가적인 재료들 및 피처들을 포함할 수 있다는 것이 이해되어야 한다.
[0031] 방법(200)은 열거된 동작들의 개시 전에 추가적인 동작들을 포함할 수 있다. 예를 들어, 추가적인 프로세싱 동작들은 반도체 기판 상에 구조들을 형성하는 단계를 포함할 수 있으며, 이 단계는 재료를 형성하는 단계 및 제거하는 단계를 모두 포함할 수 있다. 예를 들어, 트랜지스터 구조들, 메모리 구조들, 또는 임의의 다른 구조들이 형성될 수 있다. 방법(200)이 수행될 수 있는 챔버에서 선행 프로세싱 동작들이 수행될 수 있거나, 또는 방법(200)이 수행될 수 있는 반도체 프로세싱 챔버 또는 챔버들 내로 기판을 전달하기 전에 하나 이상의 다른 프로세싱 챔버들에서 프로세싱이 수행될 수 있다. 그럼에도 불구하고, 방법(200)은 선택적으로 반도체 기판을 위에서 설명된 프로세싱 챔버(100) 또는 위에서 설명된 바와 같은 컴포넌트들을 포함할 수 있는 다른 챔버들과 같은 반도체 프로세싱 챔버의 프로세싱 영역으로 전달하는 단계를 포함할 수 있다. 기판은, 기판 지지체(104)와 같은 페데스탈(pedestal)일 수 있고 위에서 설명된 프로세싱 체적(120)과 같은 챔버의 프로세싱 영역에 존재할 수 있는 기판 지지체 상에서 증착될 수 있다.
[0032] 여러 개의 동작들이 수행된 기판은 구조(300)의 기판(305)일 수 있으며, 이는 반도체 프로세싱이 수행될 수 있는 기판의 부분적인 모습을 보여줄 수 있다. 구조(300)는 본 기술의 양태들을 예시하기 위해 프로세싱 중에 몇 개의 최상부 층들만을 보여줄 수 있다는 것을 이해해야 한다. 기판(305)은, 하나 이상의 피처들(310)이 형성될 수 있는 재료를 포함할 수 있다. 기판(305)은 반도체 프로세싱에 사용되는 임의의 개수의 재료들일 수 있다. 기판 재료는 실리콘, 게르마늄, 실리콘 산화물 또는 실리콘 질화물을 포함하는 유전체 재료들, 금속 재료들, 또는 기판(305) 또는 구조(300)에 형성된 재료들일 수 있는 이들 재료들의 임의의 개수의 조합들일 수 있거나 또는 이들을 포함할 수 있다. 피처들(310)은 본 기술에 따라 임의의 형상 또는 구성을 특징으로 할 수 있다. 일부 실시예들에서, 피처들은 기판(305) 내에 형성된 트렌치 구조 또는 구멍일 수 있거나 또는 이들을 포함할 수 있다.
[0033] 피처들(310)은 임의의 형상들 또는 크기들을 특징으로 할 수 있지만, 일부 실시예들에서, 피처들(310)은 더 높은 종횡비들, 또는 피처를 가로지르는 폭에 대한 피처의 깊이의 비율을 특징으로 할 수 있다. 예를 들어, 일부 실시예들에서, 피처들(310)은 약 5:1 이상의 종횡비들을 특징으로 할 수 있고, 약 10:1 이상, 약 15:1 이상, 약 20:1 이상, 약 25:1 이상, 약 30:1 이상, 약 40:1 이상, 약 50:1 이상, 또는 그 초과의 종횡비들을 특징으로 할 수 있다. 또한, 피처들은 2개의 측벽들 사이를 포함하여 피처를 가로지르는 좁은 폭들 또는 직경들, 예를 들어 치수가 약 20nm 이하인 것을 특징으로 할 수 있으며, 약 15nm 이하, 약 12nm 이하, 약 10nm 이하, 약 9nm 이하, 약 8nm 이하, 약 7nm 이하, 약 6nm 이하, 약 5nm 이하, 또는 그 미만인 피처를 가로지르는 폭을 특징으로 할 수 있다.
[0034] 일부 실시예들에서, 방법(200)은 증착을 위해 기판(305)의 표면을 준비하기 위해 수행될 수 있는 전처리와 같은 선택적 처리 동작들을 포함할 수 있다. 일단 준비되면, 방법(200)은 구조(300)를 수용하는 반도체 프로세싱 챔버의 프로세싱 영역으로 하나 이상의 전구체들을 전달하는 단계를 포함할 수 있다. 전구체들은 하나 이상의 실리콘 함유 전구체들뿐만 아니라, 실리콘 함유 전구체와 함께 전달되는 불활성 가스 또는 다른 가스와 같은 하나 이상의 희석제들 또는 운반 가스들도 포함할 수 있다. 플라즈마는 동작(205)에서 실리콘 함유 전구체를 포함하는 증착 전구체들로 형성될 수 있다. 플라즈마는 프로세싱 영역 내에 형성될 수 있으며, 이는 증착 재료들이 기판 상에 증착되도록 할 수 있다. 예를 들어, 일부 실시예들에서, 앞서 설명된 바와 같이 플라즈마 전력을 페이스 플레이트에 인가함으로써 용량성 결합 플라즈마가 프로세싱 영역 내에 형성될 수 있다.
[0035] 실리콘 함유 재료는 실리콘 함유 전구체의 플라즈마 유출물들로부터 동작(210)에서 기판 상에 증착될 수 있다. 재료는 일부 실시예들에서 유동성 실리콘 함유 재료일 수 있으며, 이는 비정질 실리콘이거나 또는 비정질 실리콘을 포함할 수 있다. 증착된 재료들은 적어도 부분적으로, 기판 상의 피처들 내로 유동되어 상향식 유형의 갭 충전을 제공할 수 있다. 도 3a에 예시된 바와 같이, 재료(315)는 기판(305) 상에 증착될 수 있고, 트렌치들 또는 피처들(310) 내로 유동할 수 있다. 예시된 바와 같이, 증착된 재료(315)는 피처의 최하부 내로 유동될 수 있지만, 재료(317)로 예시된 바와 같이 기판의 측벽들 상에 재료의 특정 양이 남아 있을 수 있을 뿐만 아니라, 재료(319)로 예시된 바와 같이, 피처들의 최상부에 또는 피처들 사이에 재료가 남아 있을 수도 있다. 증착된 양은 상대적으로 적을 수 있지만, 측벽들 상에 남아있는 재료는 후속 유동을 제한할 수 있다. 또한, 예를 들어 실리콘 질화물로의 변환과 같이, 증착된 재료의 통상적인 변환이 수행되는 경우, 변환에는 막의 팽창이 수반될 수 있다. 치수가 감소된 피처들의 경우, 측벽들 상에 형성된 잔류 재료가 변환되어, 반대쪽 측벽을 향해 바깥쪽으로 확장될 수 있다. 이는 피처가 핀치 오프되게 하여, 피처 내에 보이드들이 형성될 수 있다.
[0036] 증착 동안 인가되는 전력은 해리를 제한할 수 있는 저 전력 플라즈마일 수 있고, 증착된 재료들에 수소 혼입량을 유지할 수 있다. 이렇게 혼입된 수소는 증착된 재료들의 유동성에 기여할 수 있다. 또한, 종래의 기술들과는 달리, 본 기술은 증착 동작들 중에 증착된 막에 처리를 생성할 수 있는 바이어스 프로세스를 포함할 수 있다. 이 프로세스는 앞서 설명한 바와 같이 페이스 플레이트 또는 샤워헤드와 결합된 것과 같은 소스 전력을 이용하는 단계뿐만 아니라, 위에서 설명한 바와 같이 기판 지지체를 통해 인가되는 것과 같은 바이어스 전력을 이용하는 단계를 포함할 수도 있다. 소스 전력은 실리콘 함유 전구체의 제어된 해리를 수행하는 데 사용될 수 있으며, 이는 해리를 제한하고 더 긴 재료 사슬들이 형성되게 할 수 있다. 이러한 재료들이 기판에 접촉할 때, 더 긴 사슬의 실리콘 함유 재료들은 유동성을 증가시킬 수 있으므로, 상향식 충전을 개선할 수 있다.
[0037] 소스 전력은 펄싱될 수 있고, 듀티 사이클은 감소될 수 있으며, 이는 일부 실시예들에서 유효 플라즈마 전력을 더 감소시킬 수 있다. 예를 들어, 소스 전력은 임의의 더 높은 주파수, 예를 들어, 약 10MHz 이상, 약 13MHz 이상, 약 15MHz 이상, 약 20MHz 이상, 또는 그 초과에서 인가될 수 있다. 플라즈마 전력 소스는 페이스 플레이트에 약 300W 이하의 플라즈마 전력을 전달할 수 있으며, 약 250W 이하, 약 200W 이하, 약 150W 이하, 약 100W 이하, 약 50W 이하, 또는 그 미만의 전력을 전달할 수 있다. 또한, 소스 전력은 20kHz 이하의 펄싱 주파수, 예를 들어, 약 15kHz 이하, 약 12kHz 이하, 약 10kHz 이하, 약 8kHz 이하, 또는 그 미만에서 펄싱될 수 있다. 또한, 펄싱 듀티 사이클은 약 50% 이하로 인가될 수 있으며, 약 40% 이하, 약 30% 이하, 약 20% 이하, 약 10% 이하, 약 5% 이하, 약 1% 이하, 또는 그 미만으로 인가될 수 있다. 이는 실리콘 전구체 해리를 제한하고, 긴 사슬 형성을 개선할 수 있다.
[0038] 일부 실시예들에서, 해리 및 증착을 용이하게 하기 위해, 증착 전구체들은 해리를 개선하는 데 도움이 될 수 있는 아르곤 및/또는 헬륨과 같은 하나 이상의 불활성 가스들을 포함할 수 있다. 또한, 일부 실시예들에서, 증착 전구체들은, 증착 동안 처리 프로세스를 용이하게 하기 위해 유동될 수 있고 바이어스 전력 제공에 의해 보조될 수 있는 이원자 수소를 포함할 수 있다. 예를 들어, 수소는 실리콘 함유 전구체와 함께 약 0.5:1 이상의 수소 대 실리콘 함유 전구체의 유량비로 전달될 수 있으며, 약 1:1 이상, 약 1.5:1 이상, 약 2:1 이상, 약 2.5:1 이상, 약 3.0:1 이상, 약 3.5:1 이상, 약 4.0:1 이상, 또는 그 초과의 유량비로 전달될 수 있다.
[0039] 수소는 또한 생성된 플라즈마 내에서 해리될 수 있으며, 바이어스 전력 전달을 이용하여 더 활성화될 수 있다. 예를 들어, 일부 실시예들에서, 바이어스 전력 소스는 소스 전력보다 낮은 주파수에서 작동될 수 있으며, 약 10MHz 이하, 약 5MHz 이하, 약 2MHz 이하, 또는 그 미만에서 작동될 수 있다. 전력 공급기는 약 500W 이하의 전력으로 작동될 수 있으며, 약 450W 이하, 약 400W 이하, 약 350W 이하, 또는 그 미만으로 작동될 수 있다. 바이어스 전력은 유출물 이동의 방향성의 양을 생성할 수 있으며, 더 가벼운 수소 라디칼(radical)들이 구조에서 더 구체적으로 아래쪽으로 지향될 수 있는 아르곤 및/또는 헬륨을 더 해리하도록 허용할 수 있다. 또한, 더 낮은 주파수 전력은 이온들이 기판으로 더 직선적인 경로들로 이동할 때 이온들에 추가적인 에너지를 부여할 수 있다.
[0040] 이러한 수소 및 불활성 가스 라디칼 종은 피처들의 최하부를 따른 재료 및 피처들의 최상부를 따른 재료, 예를 들어, 재료(315 및 319)와 같이, 이동 방향에 법선인 표면들을 따른 재료들에 에너지를 전달할 수 있다. 이 에너지는 과도한 수소를 방출하는 것을 도울 수 있으므로, 이러한 로케이션들에서 막을 치밀화할 수 있다. 도 3b에 예시된 바와 같이, 측벽들을 따른 재료(317)는 영향을 받지 않거나, 또는 제한된 변화들을 가질 수 있지만, 재료(315 및 319)는 치밀화될 수 있으며, 이는 재료들의 품질을 개선할 수 있다. 결과적으로, 일부 실시예들에서, 구조의 최상부 및 최하부를 따른 재료는, 피처들의 측벽들을 따라 증착되었을 수 있는 재료보다 증가된 밀도를 포함할 수 있는 더 높은 품질을 특징으로 할 수 있다.
[0041] 그러나, 바이어스 전력을 이용함으로써, 증착 플라즈마는 증가된 전력을 특징으로 할 수 있으며, 이는 실리콘 함유 전구체를 더 해리시키고 유동성을 감소시킬 수 있다. 따라서, 이러한 효과를 제한하기 위해, 바이어스 전력은 또한 약 10kHz 이하의 펄싱 주파수에서 펄싱될 수 있고, 약 5kHz 이하, 약 1kHz 이하, 약 500Hz 이하, 약 100Hz 이하, 약 50Hz 이하, 약 10Hz 이하, 또는 그 미만의 주파수에서 펄싱될 수 있다. 또한, 듀티 사이클은 약 50% 이하로 작동될 수 있으며, 바이어스 전력의 영향을 더 감소시킬 수 있는 약 40% 이하, 약 30% 이하, 약 20% 이하, 약 10% 이하, 약 5% 이하, 또는 약 1%로 작동될 수 있다. 바이어스 전력을 매우 낮은 펄싱 주파수 및 듀티 사이클에서 작동함으로써, 바이어스 전력은, 임의의 다른 증착 특성들에 대한 영향을 제한하면서, 구조의 최상부에서 그리고 피처의 최하부에서 막 품질을 개선하는 데 이용될 수 있다. 또한, 저 전력을 이용함으로써, 수소는 증착된 재료에 에칭을 일으키거나 또는 불활성 가스 유출물들의 충격에 기초하여 재료의 스퍼터링으로 이어질 만큼 충분히 에너지가 공급되지 않을 수 있다.
[0042] 특정 양의 증착에 이어, 본 기술의 일부 실시예들에서, 형성된 재료를 선택적으로 에칭 백(etch back)하고 나머지 재료를 수정하도록 구성된 에칭 및/또는 수정 프로세스가 수행될 수 있다. 이 프로세스는 증착과 동일한 챔버에서 수행될 수 있으며, 피처를 충전하기 위해 주기적 프로세스에서 수행될 수 있다. 일부 실시예들에서는, 실리콘 함유 전구체 유동이 중단되고, 프로세싱 영역이 퍼지(purge)될 수 있다. 아르곤 및/또는 헬륨과 같은 불활성 가스들의 유동도 중단될 수 있다. 퍼지에 이어, 수소 함유 전구체가 프로세싱 챔버의 프로세싱 영역으로 유동될 수 있다. 일부 실시예들에서, 수정 프로세스는, 일부 실시예들에서 이원자 수소일 수 있는 수소 함유 전구체만을 포함할 수 있다. 수정 플라즈마가 동작(215)에서 형성될 수 있으며, 이는 또한 프로세싱 영역 내에 형성되는 용량성 결합 플라즈마일 수 있지만, 일부 실시예들에서는 유도 결합 플라즈마가 유사하게 적용될 수 있다.
[0043] 증착 프로세스와 유사하게, 에칭 동작 동안, 기판 위에 생성된 플라즈마에 바이어스를 제공하기 위해 앞서 설명한 바와 같이 추가적인 전력 소스가 기판 지지체와 인게이지되어 결합될 수 있다. 따라서, 에칭 프로세스는 또한, 소스 전력과 바이어스 전력을 모두 포함할 수 있다. 이는 기판으로 플라즈마 유출물들을 끌어들일 수 있으며, 이는 막에 충격을 가하여 증착된 재료들, 특히, 증착 동안 수행된 처리에 의해 이미 적어도 부분적으로, 개선된 재료들의 치밀화를 유발할 수 있다. 임의의 수소 함유 재료가 사용될 수 있지만, 일부 실시예들에서는 에칭 플라즈마를 생성하기 위한 수소 함유 전구체로서 이원자 수소가 사용될 수 있다. 수소 라디칼들 및 이온들은 트렌치 내에 형성된 재료들을 쉽게 침투할 수 있으며, 막으로부터 치밀화를 유발하는 혼입된 수소를 방출할 수 있다. 인가된 바이어스 전력은, 생성된 막의 스퍼터링을 제한하고 구조에 대한 임의의 잠재적 손상을 제한하도록 상대적으로 낮을 수 있다. 또한, 인가되는 소스 전력 및 바이어스 전력을 조정함으로써, 증착된 재료의 측벽 커버리지를 감소시키면서 이전에 처리된 재료들에 대한 영향을 제한할 수 있는 에칭 동작이 수행될 수 있다.
[0044] 이원자 수소, 또는 임의의 다른 수소 함유 재료는 플라즈마 전력 소스로부터 페이스 플레이트에 전력을 전달함으로써 프로세싱 영역 내에서 플라즈마를 생성하는 데 이용될 수 있다. 일부 실시예들에서 플라즈마 전력은, 소스 전력 및 바이어스 전력 모두로부터, 증착 동안 사용되는 플라즈마 전력보다 클 수 있다. 예를 들어, 전달되는 플라즈마 소스 전력은 약 100W 이상일 수 있고, 약 200W 이상, 약 300W 이상, 약 400W 이상, 약 500W 이상, 또는 그 초과일 수 있다. 처리 플라즈마 형성 동안 플라즈마 전력을 증가시킴으로써, 더 많은 양의 플라즈마 유출물들이 생성될 수 있다. 그러나 플라즈마 전력이 증가함에 따라, 구조의 최하부로부터 에칭되는 재료의 양은 또한 증가할 수 있다. 따라서, 일부 실시예들에서, 플라즈마 소스 전력은 약 500W 이하로 유지될 수 있고, 약 400W 이하, 약 300W 이하, 또는 그 미만으로 유지될 수 있다. 또한, 바이어스 전력의 양태들이 또한 조정될 수 있다. 예를 들어, 일부 처리 동작들에서, 바이어스 전력은 플라즈마 소스 전력보다 높을 수 있으며, 이는 증착 동작 중에 처리되지 않았을 수 있는 측벽들을 따른 재료들과 같은, 품질이 낮은 재료들의 에칭이 발생하도록 보장하기에 충분한 전력을 플라즈마에 제공할 수 있다.
[0045] 더 큰 바이어스 전력을 인가하면, 증착된 재료들을 에칭할 수 있는 수소의 능력을 증가시킬 수 있다. 증착 동안의 바이어스 전력은 에칭 효과를 제한하기 위해 감소될 수 있지만, 수정 동작 동안, 위에서 언급된 주파수들 중 임의의 주파수에 있을 수 있는 바이어스 전력은 약 500W 이상으로 증가될 수 있고, 약 800W 이상, 약 1000W 이상, 약 1200W 이상, 약 1400W 이상, 약 1600W 이상, 약 1800W 이상, 또는 그 초과로 증가될 수 있다. 그러나 바이어스 전력은 방향성을 부여할 수 있기 때문에, 바이어스 전력은 아래에 논의된 바와 같이 펄싱될 수 있으며, 이는 이전에 처리된 재료를 유지하면서, 저 품질 재료의 에칭을 제공할 수 있고, 재료를 수정 및/또는 치밀화할 수 있다. 그런 다음, 플라즈마 유출물들은 동작(220)에서 유동성 막을 에칭할 수 있고, 트렌치의 측벽들로부터 유동성 막을 제거할 수 있다. 동시에, 유리하게는, 더 많은 방향성으로 전달된 플라즈마 유출물들은 피처의 최하부에 형성된 나머지 막을 침투할 수 있으며, 선택적 동작(225)에서 막을 치밀화하기 위해 수소 혼입을 감소시킬 수 있다. 도 3c에 예시된 바와 같이, 재료(317)는 기판(305)의 측벽들 및 오버행(overhang) 영역들로부터 제거될 수 있으며, 이는 피처의 최하부 영역들에서 그리고 구조의 최상부 영역을 따라 증착된 재료를 유지할 수 있다. 추가적인 이점으로서, 구조의 최상부에 있는 치밀화된 재료(319)는 또한, 재료들에 대한 임의의 충격을 제한함으로써 하부 재료를 손상으로부터 보호할 수 있다. 이 프로세스는 또한 잔여 재료에서 감소된 수소 혼입, 예를 들어, 약 40at.% 이하의 수소 혼입을 제공할 수 있으며, 약 35at.% 이하, 약 30at.% 이하, 약 25at.% 이하, 약 20at.% 이하, 약 15at.% 이하, 약 10at.% 이하, 약 5at.% 이하, 또는 그 미만의 감소된 수소 혼입을 제공할 수 있다.
[0046] 공급되는 플라즈마 전력 또는 바이어스 전력의 하나 이상의 특성들을 조정함으로써 피처들의 측벽들을 따라 증착된 재료의 에칭을 더 증가시키기 위해 추가적인 조정들이 이루어질 수 있다. 예를 들어, 일부 실시예들에서, 플라즈마 전력 소스 및 바이어스 전력 소스는 모두 연속파 모드에서 작동될 수 있다. 또한, 전력 소스들 중 하나 또는 둘 모두는 펄스 모드에서 작동될 수 있다. 일부 실시예들에서, 소스 전력은 연속파 모드에서 작동되고, 바이어스 전력은 펄스 모드에서 작동될 수 있다. 바이어스 전력에 대한 펄싱 주파수는 앞서 논의된 펄싱 주파수들 중 임의의 주파수일 수 있다. 바이어스 전력의 듀티 사이클은 약 75% 이하일 수 있으며, 바이어스 전력은 약 70% 이하, 약 60% 이하, 약 50% 이하, 약 40% 이하, 약 30% 이하, 약 20% 이하, 약 10% 이하, 약 5% 이하, 또는 그 미만의 듀티 사이클에서 작동될 수 있다. 약 50% 이하의 온-타임(on-time) 듀티와 같이, 감소된 듀티 사이클에 대해 바이어스 전력을 작동함으로써, 예를 들어 오프 타임(off time) 동안, 사이클당 더 많은 양의 시간이 피처 내에서 더 등방성인 에칭을 수행하여, 측벽들로부터 재료를 더 잘 제거할 수 있다.
[0047] 추가적인 전력 구성들은 또한 마스터(master)/슬레이브(slave) 관계에서 소스 전력 및 바이어스 전력의 동기화 양을 포함할 수도 있다. 예를 들어, 두 전력 공급기들은 펄싱 배향으로 작동될 수 있고, 바이어스 전력은 각각의 펄스에서 소스 전력이 인게이지된 후에 인게이지되도록 동기화될 수 있다. 레벨-대-레벨 펄싱 방식도 또한 적용될 수 있다. 예를 들어, 바이어스 전력의 온 듀티(on duty) 동안, 소스 전력은 제1 플라즈마 전력으로 작동될 수 있다. 바이어스 전력이 꺼져 있는 나머지 사이클 동안, 소스 전력은 제1 플라즈마 전력보다 더 클 수 있는 제2 플라즈마 전력에서 작동될 수 있다. 이는 바이어스 유도 방향성을 제거하여 등방성 에칭을 증가시킬 수 있으며, 또한 등방성 에칭의 에칭 특성들을 증가시킬 수 있다. 증착 및 에칭 프로세스들은 본 기술의 실시예들에서 피처를 충전하기 위해 임의의 개수의 사이클들의 횟수들만큼 반복될 수 있으며, 이는 피처를 비정질 실리콘으로 충전할 수 있다.
[0048] 또한, 실리콘이 피처 내에서 변환되도록 시도될 수 있는 일부 실시예들에서, 사이클링은 또한 변환 동작을 포함할 수 있다. 각각의 사이클 동안 변환함으로써, 피처를 통한 침투 문제들은 완전히 해결될 수 있다. 또한, 경화 및 에칭/수정에 이어 변환 동작을 수행함으로써, 앞서 설명한 바와 같이 변환 전에 측벽들로부터 증착된 재료를 제거할 수 있으므로, 측벽들 사이의 트렌치 또는 피처 내에서 측면으로 막이 확장되는 것을 제한할 수 있다. 변환은 증착 및 처리와 상이한 챔버에서 수행될 수 있지만, 일부 실시예들에서는, 모든 동작들을 포함하여 2개 이상의 동작이 단일 프로세싱 챔버 내에서 수행될 수 있다. 이는 종래의 프로세스들에 비해 대기 시간들을 감소시킬 수 있다.
[0049] 방법(200)은 또한 비정질 실리콘을 다른 재료로 변환하는 단계를 선택적으로 포함할 수 있다. 예를 들어, 에칭 및 치밀화에 이어, 하나 이상의 변환 전구체들이 챔버의 프로세싱 영역으로 전달될 수 있다. 예를 들어, 질소 함유 전구체, 산소 함유 전구체, 및/또는 탄소 함유 전구체는, 임의의 운반체 또는 희석 가스들과 함께, 챔버의 프로세싱 영역으로 전달될 수 있다. 플라즈마는 변환 전구체로 형성될 수 있으며, 이는 그 후 피처 내의 비정질 실리콘 재료와 접촉할 수 있다. 선택적 동작(230)에서, 변환 전구체의 플라즈마 유출물들은 트렌치 내의 비정질 실리콘 재료와 상호 작용하여, 비정질 실리콘 막들을 변환하는 데 사용될 수 있는 임의의 다른 재료들과 함께, 재료를 실리콘 질화물, 실리콘 산화물, 실리콘 카바이드, 실리콘 옥시나이트라이드(oxynitride), 실리콘 옥시카바이드(oxycarbide), 실리콘 탄소 질화물, 또는 실리콘 옥시카보나이트라이드(oxycarbonitride)로 변환할 수 있다. 플라즈마 전력은 앞서 언급한 전력들과 유사할 수 있으며, 예를 들어, 용량성 결합 시스템의 경우 약 100W 내지 약 1,000W 이상일 수 있고, 유도 결합 플라즈마 시스템의 경우 최대 10kW 이상일 수 있지만, 임의의 유형의 변환이 또한 수행될 수 있다.
[0050] 증착은 수 나노미터 이상으로 형성될 수 있지만, 위에서 설명된 바와 같은 에칭 프로세스를 수행함으로써, 치밀화된 재료의 두께는 약 500Å 이하의 두께가 되도록 제어될 수 있으며, 약 450Å 이하, 약 400Å 이하, 약 350Å 이하, 약 300Å 이하, 약 250Å 이하, 약 200Å 이하, 약 150Å 이하, 약 100Å 이하, 약 50Å 이하, 또는 그 미만일 수 있다. 증착된 재료의 두께를 제어함으로써, 전체 두께를 통한 변환이 보다 쉽게 수행될 수 있으며, 종래의 프로세스들에서 흔히 발생하는 침투 문제들이 해결될 수 있다. 증착된 재료가 변환된 후에는, 프로세스가 그 다음 완전히 반복되어 피처를 통해 변환된 재료를 계속해서 생성할 수 있다.
[0051] 형성 동작들 중 임의의 형성 동작 동안 사용되는 증착 전구체들과 관련하여, 본 기술에서는 임의의 개수의 전구체들이 사용될 수 있다. 임의의 실리콘 형성, 실리콘 산화물 형성, 또는 실리콘 질화물 형성 동안 사용될 수 있는 실리콘 함유 전구체들은 실란(SiH4), 디실란(Si2H6), 트리실란, 또는 시클로헥사실란들을 포함하는 다른 유기실란들, 사불화실리콘(SiF4), 사염화실리콘(SiCl4), 디클로로실란(SiH2Cl2), 테트라에틸 오르토실리케이트(TEOS), 및 실리콘 함유 막 형성에 사용될 수 있는 임의의 다른 실리콘 함유 전구체들을 포함할 수 있다(그러나 이에 제한되지 않음). 고차 실란들을 이용함으로써, 더 긴 재료 사슬들이 생성될 수 있으며, 이는 일부 실시예들에서 유동성을 증가시킬 수 있다. 실리콘 함유 재료는 일부 실시예들에서 질소가 없고, 산소가 없고, 및/또는 탄소가 없을 수 있다. 본 기술 전반에 걸쳐 설명된 바와 같이 임의의 동작에 사용되는 산소 함유 전구체들은 O2, N2O, NO2, O3, H2O, 및 실리콘 산화물 막 형성 또는 다른 막 형성에 사용될 수 있는 임의의 다른 산소 함유 전구체들을 포함할 수 있다. 임의의 동작에 사용되는 질소 함유 전구체들에는 N2, N2O, NO2, NH3, N2H2, 및 실리콘 질화물 막 형성에 사용될 수 있는 임의의 다른 질소 함유 전구체가 포함될 수 있다. 탄소 함유 전구체들은 임의의 탄화수소와 같은 임의의 탄소 함유 재료, 또는 탄소를 포함하는 임의의 다른 전구체일 수 있거나 또는 이들을 포함할 수 있다. 동작들 중 임의의 동작에서, 하나 이상의 추가적인 전구체들, 예를 들어, Ar, He, Xe, Kr, 또는 질소, 암모니아, 수소, 또는 다른 전구체들과 같은 다른 재료들을 포함할 수 있는 불활성 전구체들이 포함될 수 있다.
[0052] 온도 및 압력은 또한 본 기술의 동작들에 영향을 미칠 수 있다. 예를 들어, 일부 실시예들에서, 막 유동을 용이하게 하기 위해, 프로세스는 약 20℃ 이하의 온도에서 수행될 수 있고, 약 0℃ 이하, 약 -20℃ 이하, 약 -50℃ 이하, 약 -75℃ 이하, 약 -100℃ 이하, 또는 그 미만의 온도에서 수행될 수 있다. 온도는 처리 및 에칭 그리고 변환 동안을 포함하여, 방법 전체에 걸쳐 이러한 범위들 중 임의의 범위에서 유지될 수 있다. 챔버 내의 압력은 프로세스들 중 임의의 프로세스에 대해서도 예를 들어 약 20 Torr 이하의 챔버 압력과 같이 상대적으로 낮게 유지될 수 있으며, 압력은 약 15 Torr 이하, 약 10 Torr 이하, 약 5 Torr 이하, 약 3 Torr 이하, 약 2 Torr 이하, 약 1 Torr 이하, 약 0.1 Torr 이하, 또는 그 미만으로 유지될 수 있다. 본 기술의 일부 실시예들에 따른 프로세스들을 수행함으로써, 실리콘 함유 재료들을 이용하여 좁은 피처들의 개선된 충전이 생성될 수 있다.
[0053] 앞의 설명에서, 설명의 목적들을 위해, 본 기술의 다양한 실시예들의 이해를 제공하기 위해 많은 세부사항들이 제시되었다. 그러나 특정 실시예들이 이들 세부사항들 중 일부 없이, 또는 추가 세부사항들과 함께 실시될 수 있다는 것이 당업자에게 명백할 것이다.
[0054] 여러 실시예들을 개시했지만, 본 실시예들의 사상을 벗어나지 않고 다양한 수정들, 대안적인 구성들, 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 추가적으로, 본 기술을 불필요하게 모호하게 하는 것을 피하기 위해 다수의 잘 알려진 프로세스들 및 요소들은 설명되지 않았다. 따라서, 위의 설명은 본 기술의 범위를 제한하는 것으로 간주되어서는 안 된다. 추가적으로, 방법들 또는 프로세스들은 순차적으로 또는 단계적으로 설명될 수 있지만, 동작들은 동시에 수행되거나, 또는 나열된 것과 상이한 순서들로 수행될 수 있음을 이해해야 한다.
[0055] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한 하위 한계값의 최소 자릿수의 단 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위의 임의의 명시된 값들 또는 명시되지 않은 중간 값들과 해당 명시된 범위의 임의의 다른 명시된 또는 중간 값 사이의 임의의 더 좁은 범위가 포함된다. 이러한 소범위의 상위 한계값 및 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지, 둘 모두가 그러한 소범위에서 제외되는지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본 기술에 포함된다. 명시된 범위가 상위 한계값 및 하위 한계값 중 하나 또는 모두를 포함하는 경우, 해당 포함된 상위 한계값 및 하위 한계값 중 하나 또는 둘 모두를 제외한 범위들도 또한 포함된다.
[0056] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들은 문맥상 달리 명백히 표시되어 있지 않은 한 복수의 지시어들을 포함한다. 따라서, 예를 들어, "전구체"에 대한 참조는 복수의 이러한 전구체들을 포함하며, "층"에 대한 참조는 하나 이상의 층들 및 당업자들에게 알려진 그 균등물들 등에 대한 참조를 포함한다.
[0057] 또한, 본 명세서에서 그리고 다음의 청구항들에서 사용되는 경우, "포함한다(comprise)", "포함하는(comprising)", "함유한다(contain)", "함유하는(containing)", "포함한다(include)", 그리고 "포함하는(including)"이란 단어들은 진술된 특징들, 인티저(integer)들, 컴포넌트들 또는 동작들의 존재를 특정하는 것으로 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 액트들 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 프로세싱(processing) 방법으로서:
    실리콘 함유 전구체의 플라즈마(plasma)를 형성하는 단계 ― 상기 실리콘 함유 전구체의 플라즈마는 플라즈마 전력 소스(source)로부터의 제1 전력 레벨(level)에서 형성됨 ―;
    상기 실리콘 함유 전구체의 플라즈마 유출물들로 반도체 기판 상에 유동성 막을 증착하는 단계 ― 상기 반도체 기판은 반도체 프로세싱 챔버(chamber)의 프로세싱 영역에 수용되고, 상기 반도체 기판은 상기 반도체 기판 내의 피처(feature)를 정의하고, 상기 프로세싱 영역은 적어도 부분적으로, 상기 반도체 기판이 안착되는 기판 지지체와 페이스 플레이트(faceplate) 사이에 정의되고, 바이어스(bias) 전력이 바이어스 전력 소스로부터 상기 기판 지지체에 인가됨 ―;
    상기 반도체 프로세싱 챔버의 프로세싱 영역 내에 수소 함유 전구체의 플라즈마를 형성하는 단계 ― 상기 수소 함유 전구체의 플라즈마는 상기 플라즈마 전력 소스로부터의 제2 전력 레벨에서 형성되고, 바이어스 전력이 상기 제2 전력 레벨보다 큰 제3 전력 레벨에서 상기 바이어스 전력 소스로부터 상기 기판 지지체에 인가됨 ―;
    상기 수소 함유 전구체의 플라즈마 유출물들로 상기 반도체 기판 내의 피처의 측벽으로부터 상기 유동성 막을 에칭하는 단계; 및
    상기 수소 함유 전구체의 플라즈마 유출물들로 상기 반도체 기판 내에 정의된 피처 내의 남아있는 유동성 막을 치밀화하는 단계를 포함하는,
    프로세싱 방법.
  2. 제1 항에 있어서,
    상기 반도체 기판 내의 피처는 종횡비가 약 5:1 이상인 것을 특징으로 하고, 상기 피처는 상기 피처를 가로지르는 폭이 약 10nm 이하인 것을 특징으로 하는,
    프로세싱 방법.
  3. 제1 항에 있어서,
    상기 바이어스 전력 소스는 상기 증착 및 상기 에칭 모두 동안 약 1kHz 이하의 펄싱(pulsing) 주파수에서 펄싱 모드에서 작동되는,
    프로세싱 방법.
  4. 제3 항에 있어서,
    상기 에칭 동안 상기 바이어스 전력 소스가 상기 펄싱 모드에서 작동되는 동안, 상기 플라즈마 전력 소스는 연속파 모드에서 작동되는,
    프로세싱 방법.
  5. 제3 항에 있어서,
    상기 바이어스 전력 소스는 상기 증착 및 상기 에칭 모두 동안 약 50% 이하의 듀티 사이클(duty cycle)에서 작동되는,
    프로세싱 방법.
  6. 제1 항에 있어서,
    상기 바이어스 전력 소스는 상기 플라즈마 전력 소스의 인게이지먼트(engagement)에 이어 인게이지되는,
    프로세싱 방법.
  7. 제1 항에 있어서,
    상기 치밀화하는 단계는 상기 유동성 막의 수소 함량을 약 30at.% 이하로 감소시키는 단계를 포함하는,
    프로세싱 방법.
  8. 제1 항에 있어서,
    상기 치밀화하는 단계에 이어, 변환 전구체의 플라즈마를 형성하는 단계; 및
    상기 유동성 막을 수정(modify)된 막으로 변환하는 단계를 더 포함하는,
    프로세싱 방법.
  9. 제8 항에 있어서,
    상기 변환 전구체는 질소 함유 전구체, 산소 함유 전구체 또는 탄소 함유 전구체를 포함하는,
    프로세싱 방법.
  10. 제8 항에 있어서,
    상기 방법은 제2 사이클(cycle)에서 반복되는,
    프로세싱 방법.
  11. 제8 항에 있어서,
    상기 방법 동안 상기 반도체 기판의 온도는 약 20℃ 이하의 온도로 유지되는,
    프로세싱 방법.
  12. 프로세싱 방법으로서:
    실리콘 함유 전구체의 플라즈마를 형성하는 단계 ― 상기 실리콘 함유 전구체의 플라즈마는 플라즈마 전력 소스로부터의 제1 전력 레벨에서 형성됨 ―;
    상기 실리콘 함유 전구체의 플라즈마 유출물들로 반도체 기판 상에 유동성 막을 증착하는 단계 ― 상기 반도체 기판은 반도체 프로세싱 챔버의 프로세싱 영역에 수용되고, 상기 반도체 기판은 상기 반도체 기판 내의 피처를 정의하고, 바이어스 전력이 바이어스 전력 소스로부터 기판 지지체에 인가됨 ―;
    상기 반도체 프로세싱 챔버의 프로세싱 영역 내에 수소 함유 전구체의 플라즈마를 형성하는 단계 ― 상기 수소 함유 전구체의 플라즈마는 상기 플라즈마 전력 소스에 대해 제2 전력 레벨에서 형성되고, 바이어스 전력이 제3 전력 레벨에서 상기 바이어스 전력 소스로부터 상기 수소 함유 전구체의 플라즈마에 인가됨 ―;
    상기 수소 함유 전구체의 플라즈마 유출물들로 상기 반도체 기판 내에 정의된 피처의 측벽으로부터 상기 유동성 막을 에칭하는 단계; 및
    상기 수소 함유 전구체의 플라즈마 유출물들로 상기 반도체 기판 내에 정의된 피처 내의 남아있는 유동성 막을 치밀화하는 단계를 포함하는,
    프로세싱 방법.
  13. 제12 항에 있어서,
    상기 에칭 동안 상기 바이어스 전력 소스가 약 1kHz 이하의 주파수에서 펄싱 모드에서 작동되는 동안, 상기 제2 전력 레벨을 제공하는 플라즈마 전력 소스가 연속적으로 작동되는,
    프로세싱 방법.
  14. 제13 항에 있어서,
    상기 바이어스 전력 소스는 상기 증착 및 상기 에칭 각각 동안 약 25% 이하의 듀티 사이클에서 작동되는,
    프로세싱 방법.
  15. 제12 항에 있어서,
    상기 에칭하는 단계는 상기 피처의 베이스 필(base fill) 위에 있는, 상기 피처의 측벽으로부터 상기 유동성 막을 완전히 제거하는,
    프로세싱 방법.
  16. 제12 항에 있어서,
    상기 치밀화하는 단계에 이어, 변환 전구체의 플라즈마를 형성하는 단계; 및
    상기 유동성 막을 수정된 막으로 변환하는 단계를 더 포함하는,
    프로세싱 방법.
  17. 제16 항에 있어서,
    상기 변환 전구체는 질소 함유 전구체, 산소 함유 전구체 또는 탄소 함유 전구체를 포함하는,
    프로세싱 방법.
  18. 제17 항에 있어서,
    상기 수정된 막은 실리콘 질화물, 실리콘 산화물 또는 실리콘 카바이드를 포함하는,
    프로세싱 방법.
  19. 프로세싱 방법으로서:
    펄스 소스 전력 및 펄스 바이어스 전력을 사용하여 실리콘 함유 전구체의 플라즈마를 형성하는 단계;
    상기 실리콘 함유 전구체의 플라즈마 유출물들로 반도체 기판 상에 유동성 막을 증착하는 단계 ― 상기 반도체 기판은 반도체 프로세싱 챔버의 프로세싱 영역에 수용되고, 상기 반도체 기판은 상기 반도체 기판 내의 피처를 정의함 ―;
    펄스 소스 전력 및 펄스 바이어스 전력을 사용하여 상기 반도체 프로세싱 챔버의 프로세싱 영역 내에 수소 함유 전구체의 플라즈마를 형성하는 단계;
    상기 수소 함유 전구체의 플라즈마 유출물들로 상기 반도체 기판 내에 정의된 피처의 측벽으로부터 상기 유동성 막을 에칭하는 단계;
    상기 수소 함유 전구체의 플라즈마 유출물들로 상기 반도체 기판 내에 정의된 피처 내의 남아있는 유동성 막을 치밀화하는 단계;
    변환 전구체의 플라즈마를 형성하는 단계; 및
    상기 유동성 막을 수정된 막으로 변환하는 단계를 포함하는,
    프로세싱 방법.
  20. 제19 항에 있어서,
    상기 수정된 막은 질소, 산소 또는 탄소 중 하나 이상 및 실리콘을 포함하는,
    프로세싱 방법.
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