TWI513093B - 具有可調諧特性阻抗之垂直共平面波導、設計結構及其製造方法 - Google Patents

Description

具有可調諧特性阻抗之垂直共平面波導、設計結構及其製造方法

本發明一般係關於晶片上傳輸線(on-chip transmission line)，特別是，關於具有可調諧特性阻抗(tunable characteristic impedance)之晶片上垂直共平面波導(coplanar waveguide)、設計結構及其製造方法。

晶片上互連(on-chip interconnect)(例如晶片上傳輸線)的效能是影響整體晶片效能的重要因素。晶片上傳輸線通常會在生產開始前模型化(model)，用以減少設計時間。由於晶片上傳輸線對整體晶片效能的重要性，因此在評估高效能設計時需要晶片上傳輸線的正確模型。晶片上傳輸線模型中所出現的任何錯誤可能導致與晶片上傳輸線相關之特性阻抗及/或衰退(attenuation)的不正確估計。基於錯誤模型所製造的晶片可能無法依設計規格所需的方式執行，且因而無法有效率地使用時間、精力、及金錢。

晶片上傳輸線的一般形式為一共平面波導。傳統的共平面波導包含兩側有接地線的一訊號線。這三條線(訊號線及兩條接地線)係形成於半導體結構的一共同佈線層(common wiring level)中，因此在一實質水平面中為共平面。

傳統的晶片上共平面波導很難模型化，這是因為在共平面波導附近的半導體結構為不對稱，而產生了難以模型化的不對稱電場。當電場與空氣相交(如在共平面波導之上)、或與矽基板相交(如在共平面波導之下)時，模型化傳統共平面波導將變得更加困難。這是因為對空氣及/或基板耦合的效應沒有高度正確的模型。因此，多數設計者並不使用模型化，而是依賴所製造之原型的硬體量測來驗證晶片設計，而這將拉長設計週期以及銷售產品所需的時間。

因此，在此技術領域中需要克服上述缺點及限制。

本發明之第一方面提供了一晶片上傳輸線，其包含一訊號線、與訊號線隔開且在訊號線之上的一上方接地線(upper ground line)、以及與訊號線隔開且在訊號線之下的一下方接地線(lower ground line)。訊號線、上方接地線、及下方接地線於一介電材料中實質地垂直對準。

本發明之另一方面提供了製造一半導體結構的方法。此方法包含形成一晶片上傳輸線之一下方接地線於一主動元件(active device)之上之至少一佈線層中、形成晶片上傳輸線之一訊號線於至少一佈線層之上之一第二佈線層中、以及形成晶片上傳輸線之一上方接地線於第二佈線層之上之一第三佈線層中。

本發明之又一方面提供了一設計結構，其係具體化於一機器可讀取媒體(machine readable medium)中，且用以設計、製造、或測試一積體電路。此設計結構包含一訊號線、與訊號線隔開且在訊號線之上的一上方接地線、以及與訊號線隔開且在訊號線之下的一下方接地線。訊號線、上方接地線、及下方接地線於一介電材料中實質地垂直對準。

本發明一般係關於晶片上傳輸線，特別是，關於具有可調諧特性阻抗之晶片上垂直共平面波導、設計結構及其製造方法。在實施例中，晶片上傳輸線包含形成於主動元件上之佈線層中的訊號線。第一接地線形成於訊號線之下的佈線層中，且透過介電材料而與訊號線隔開。第二接地線形成於訊號線之上的佈線層中，且亦透過介電材料而與訊號線隔開。訊號線及兩條接地線於介電材料中垂直地對準，其造成了垂直共平面波導的實質對稱電場。在此方式中，本發明的實施提供了設計結構，其更容易正確地模型化。

根據本發明的各方面，垂直共平面波導的特性阻抗可藉由改變訊號線及/或接地線之厚度(例如水平尺寸(horizontal dimension))而調諧(例如調整)。根據本發明的其他方面，垂直共平面波導的特性阻抗可藉由沿著垂直共平面波導之長度形成金屬帶(metal strip)於垂直共平面波導之兩側而調諧。舉例來說，垂直共平面波導的特性阻抗係受到以下因素影響：垂直共平面波導與金屬帶之間的水平間隔；沿垂直共平面波導長度之金屬帶之間的間隔；沿垂直共平面波導長度之金屬帶的尺寸；及/或金屬帶係浮接(floating)或連接至垂直共平面波導之接地線。

圖1顯示水平共平面波導5，其包含形成於氧化層(oxide layer)25中的導電訊號線10及導電接地線15、20。氧化層25形成於矽基板(silicon substrate)30之上。氮化層(nitride layer)35及保護層(passivation layer)40(如聚醯亞胺(polyimide))形成於氧化層25之上。一般來說，保護層40的頂表面與空氣45接觸。箭頭“E”代表電場，其從訊號線10發出且結束於接地線15、20。

如圖1所繪示，與存在於水平共平面波導之下的電場“E”相較，存在於水平共平面波導5之上的電場“E”通過不同材料的不同層。特別是，在水平共平面波導5的頂部，電場“E”通過氧化層25的薄的部分、氮化層35、保護層40、及空氣45。另一方面，在水平共平面波導5的底部，電場“E”通過氧化層25的厚的部分及矽基板30。水平共平面波導5所環繞之材料的不對稱性產生了很難模型化的不對稱電場“E”。由於缺乏空氣45及矽基板30對電場“E”所產生效應的正確模型，更加重了模型化水平共平面波導5的困難度。

圖1所繪示的水平共平面波導5也因為電場“E”與矽基板30相交而有效能不佳的問題。在CMOS技術中，低電阻矽基板30電性耦合至訊號線10及接地線15、20的效應增加了晶片上傳輸線的介入耗損(insertion loss)。與這類基板耦合有關的耗損誘發特性(loss-inducing characteristic)對水平共平面波導5的RF效能有不利的影響。

圖2根據本發明各方面而顯示一垂直共平面波導60。在實施例中，垂直共平面波導60包含形成於介電材料80且彼此實質垂直對準的導電訊號線65、導電上方接地線(conductive upper ground line)70、導電下方接地線75。介電材料80可形成於主動元件的矽基板85之上。氮化層90及保護層95可形成於氧化層80之上，其中保護層95的頂表面係暴露於空氣100中。介電材料80可包含但不限於：高k介電質、低k介電質、超低k介電質、氧化物等。舉例來說，介電材料80可包含硼磷矽玻璃(borophosphosilicate glass，BPSG)或高密度電漿(high density plasma，HDP)氧化物。

如圖2所繪示，垂直共平面波導60的電場“E”係完全或幾乎完全存在於單一類型的材料(例如，介電材料80)之內。與圖1的水平共平面波導5相較，垂直共平面波導60具有更加對稱的電場“E”。因此，相較於圖1的水平共平面波導5，垂直共平面波導60更容易模型化。

再參考圖2，因為訊號線65、上方接地線70、下方接地線75在介電材料80中的垂直安排，因此空氣100及矽基板85對垂直共平面波導60的電場“E”僅有少量的影響。因此，相較於圖1的水平共平面波導5，垂直共平面波導60可更正確地模型化。此外，根據本發明之各方面，由於電場主要包含於介電材料80之內，因此可最小化垂直共平面波導60的基板耦合效應(substrate coupling effect)。因此，相較於圖1的水平共平面波導5，垂直共平面波導60具有較佳的耗損特性(loss characteristic)。

圖3根據本發明之各方面顯示選擇性的金屬帶110及115，其位於垂直共平面波導60的兩側。在實施例中，金屬帶110及115形成於介電材料80中且在訊號線65、上方接地線70、及下方接地線75的左右兩邊。更進一步地討論，垂直共平面波導60的特性阻抗可藉由提供金屬帶110及115於訊號線65、上方接地線70、及下方接地線75的兩側而調諧至一特定的期望值(specific desired value)。這些金屬帶可直接連接至接地平面(例如，上方接地線70及下方接地線75)或可浮接(沒有直接連接至接地平面)。垂直共平面波導60的特性阻抗也可藉由改變訊號線65、上方接地線70、及下方接地線75的厚度“t”而調諧。

圖4根據本發明各方面顯示垂直共平面波導60的透視圖，其包含垂直對準的訊號線65、上方接地線70、及下方接地線75。複數個金屬帶110、115係沿垂直共平面波導60的長度而以垂直陣列(vertical array)的形式安排於垂直共平面波導60的左右兩邊。尺寸“t”代表訊號線65、上方接地線70、及下方接地線75在水平方向上的厚度。尺寸“d”代表垂直共平面波導60與金屬帶110、115之間在水平方向上的距離。尺寸“w”代表金屬帶110、115的寬度，而尺寸“s”代表金屬帶110、115之間在正交於水平及垂直方向之方向上(沿垂直共平面波導60的長度)的間隔。尺寸“t”、“d”、“w”、及“s”可根據特定的應用及設計而改變，一些非限制性的範例尺寸將討論於下。

接地平面(例如上及下方接地線70、75)及訊號平面(例如訊號線65)之間的電容可藉由調整“t”、“d”、“w”、及“s”中的任一個或多個而改變。特性阻抗係定義為Z₀ =SQRT(L/C)，其中“L”為每單位長度的電感，而“C”為每單位長度的電容。因此，垂直共平面波導60的特性阻抗可藉由適當地選擇“t”、“d”、“w”、及“s”的尺寸而調諧。在此方式中，本發明的實施可用以達到範圍在約35歐姆至約75歐姆的特性阻抗，較佳為約50歐姆。然而，本發明並不限這些數值，任何想要的特性阻抗都可藉由調整“t”、“d”、“w”、及“s”的尺寸而獲得。

根據本發明之各方面，圖2至4所繪示的結構可使用傳統製程技術而製造為層化半導體結構(layered semiconductor structure)。舉例來說，圖5至7根據本發明之各方面顯示用以形成傳輸線結構的結構及個別製程步驟。特別是，圖5顯示一示範性半導體結構的剖面圖，其包含基板85及形成於其上的介電層125。基板85可使用傳統製程技術而形成，且可包含例如具有半導體元件(如閘極、源極/汲極區域等)形成於其中的矽基板。介電層125可使用傳統製程技術而形成，且可由任何適當的材料組成，其包含但不限於高k介電質、低k介電質、超低k介電質等。舉例來說，介電層125可包含對應於上述有關圖2及圖3的介電材料80之任何適當的氧化物材料。

繼續參考圖5，佈線層M1形成於介電層125上。在實施例中，佈線層M1可由與介電層125相同的材料所組成，像是例如氧化物材料。導體部分(conductor portion)130係使用傳統微影蝕刻及沉積製程而形成於佈線層M1中。導體部分130可由任何適當的導電材料所組成，其包含但不限於銅、鋁、合金等，且可使用傳統製程而形成。

圖6顯示在圖5的結構上形成額外的佈線層M2、M3、M4及MQ以及介層(via level)V1、V2、V3及VQ。在實施例中，所有佈線層M2-MQ以及介層V1-VQ皆由與第一佈線層M1相同的材料所組成，例如像是氧化物。此外，每一佈線層M2-MQ以及介層V1-VQ包含類似導體部分130的個別導體部分。複數個個別導體部分係建構並安排而形成前述之圖2至4中的下方接地線75。在此方式中，下方接地線75跨越了複數個佈線層及介層。

圖7顯示在圖6的結構上形成額外的佈線層135、LY、145、AM及155於M1-MQ層上。在實施例中，所有佈線層135、LY、145、AM及155皆由與佈線層M1-MQ相同的材料所組成，例如像是氧化物。根據本發明之各方面，訊號線65係形成於佈線層LY中，而上方接地線70係形成於佈線層AM中。訊號線65及上方接地線70可由任何適當的導電材料所形成，其包含但不限於銅、鋁、合金等，且可使用傳統製程而形成。

圖5至7的各特徵可使用傳統技術形成，例如標準後段(back end of line，BEOL)製程。舉例來說，可形成這些特徵的製造程序包含但不限於：光學微影遮罩及曝光、蝕刻(例如反應式離子蝕刻(reaction ion etching，RIE)等)、金屬化(例如化學氣相沉積(chemical vapor deposition，CVD)等)、及平面化與研磨製程(例如化學機械研磨(chemical mechanical polishing，CMP)等)。此外，本發明之實施也可包含未顯示於圖5至7的其他特徵。舉例來說，可使用阻障材料(barrier material)作為襯層(liner)或蓋層(cap)等。

此外，圖5至7所繪示的各層可具有任何合適的高度，且彼此的高度可不相同。舉例來說，佈線層M1-MQ可具有約為3.56μm的一組合高度、層135可具有約為4μm的一高度、層LY可具有約為1.25μm的一高度、層145可具有約為4μm的一高度、而層AM可具有約為4μm的一高度。然而，本發明並不限於這些數值，而可採用其他適當的高度。再者，本發明並不限於所示之佈線層的數量。相反地，本發明之各方面可使用具有任何數量之佈線層的半導體元件(如類比元件、數位元件等)。

此外，上方接地線70、下方接地線75、及訊號線65可具有任何適當的厚度“t”。如圖3及7所繪示，上方接地線70、下方接地線75、及訊號線65可皆具有相同的厚度“t”。然而，本發明並不限於此種組態，上方接地線70、下方接地線75、及訊號線65可各自具有不同的厚度“t”。再者，上方接地線70及訊號線65並不侷限於一單一個別佈線層(single respective wiring level)，而可跨越多個佈線層(及介層，若有的話)。類似地，雖然下方接地線75顯示為跨越多層M1-MQ，但並不限於此種實施，而可同樣地形成於單一層中。

雖然沒有顯示於圖5至7，金屬帶110及115可與上方接地線70、下方接地線75、及訊號線65實質上同時形成於圖5至7所示之層化半導體結構的這些層中。換言之，對應金屬帶110及115的導電材料可使用傳統製程而形成於所選佈線層及介層中的選擇性位置。藉由在佈線層內的所選位置中形成金屬帶110及115，可使用任何想要的方式來修改“d”、“w”、及“s”尺寸(相關於圖4之先前描述)。如先前相關於圖4的描述，接地平面(例如上及下方接地線70、75)與訊號平面(例如訊號線65)之間的電容可藉由改變“t”、“d”、“w”、及“s”尺寸中之一或多個而改變。因此，垂直共平面波導60的特性阻抗可藉由在相關於圖5至7之製程步驟過程中適當地選擇“t”、“d”、“w”、及“s”尺寸而調諧。根據本發明之各方面，尺寸“t”、“d”、“w”、及“s”可選擇為任何想要的數值。

圖8根據本發明之各方面顯示水平共平面波導與垂直共平面波導之間介入耗損值的比較。曲線200表示形成於LY層中且寬度為1.52μm之水平共平面波導的介入耗損。曲線205表示根據圖5至7所形成之“t”尺寸為1.25μm之垂直共平面波導的介入耗損。如圖8所示，垂直共平面波導相較於水平共平面波導具有較少的介入耗損。

圖9顯示根據本發明之各方面所形成之垂直共平面波導的特性阻抗值的比較。四個曲線220、225、230、235對應根據圖5至7所形成之個別垂直共平面波導且不含任何金屬帶(如元件110、115)，其“t”尺寸分別為1.25μm、4μm、5μm、及10μm。如圖9所示，特性阻抗隨著“t”尺寸增加而降低。

圖10顯示根據本發明之各方面所形成之垂直共平面波導的特性阻抗值的比較。三個曲線250、255、及260對應根據圖5至7所形成之個別垂直共平面波導，且其每一個的“t”尺寸均為5μm。曲線250對應不具有金屬帶(例如110、115)的垂直共平面波導。曲線255對應具有“d”為1μm且“s”為0之浮接金屬帶的垂直共平面波導。曲線260對應具有“d”為0.5μm、“w”為2μm、且“s”為2μm之金屬帶的垂直共平面波導。圖10所繪示的資料顯示金屬帶的使用對阻抗造成的影響。

圖11顯示根據本發明之各方面所形成之垂直共平面波導的每單位長度電容的比較。四個曲線270、275、280及285對應根據圖5至7所形成之個別垂直共平面波導，且其每一個的“t”尺寸均為10μm。曲線270對應不具有金屬帶(例如110、115)的垂直共平面波導。曲線275對應具有“d”為1.0μm且“s”為0之浮接金屬帶(金屬帶為沿垂直共平面波導之長度延伸的完整平面)的垂直共平面波導。曲線280及285皆對應具有“d”為0.5μm、“w”為2μm、且“s”為2μm之金屬帶的垂直共平面波導。曲線280對應金屬帶沒有直接連接至垂直共平面波導的組態(金屬帶為浮接)，而曲線285對應金屬帶直接連接至接地平面的組態(例如，帶110及115直接連接至上及下方接地線70、75)。

圖12顯示對應至圖11所繪示之電容值的特性阻抗值的比較。特別地，曲線270’、275’、280’及285’分別表示對應曲線270、275、280及285的阻抗。圖11及12所繪示的資料顯示金屬帶將影響電容，進而影響阻抗。

圖13顯示根據本發明之各方面所形成之垂直共平面波導的特性阻抗值的比較。四個曲線300、305、310及315對應根據圖5至7所形成之個別垂直共平面波導，且其每一個的“t”尺寸均為15μm。曲線300對應不具有金屬帶(例如110、115)的垂直共平面波導。曲線305、310、及315對應具有“d”為0.5μm、“w”為2μm、及不同“s”尺寸之浮接金屬帶的垂直共平面波導。特別地，曲線305的“s”尺寸為1μm、曲線310的“s”尺寸為2μm、且曲線315的“s”尺寸為5μm。圖13所繪示的資料顯示金屬帶之間的間隔對阻抗具有影響。

如所述，由於基板耗損的減少，根據本發明之各方面所形成的垂直共平面波導相較於傳統的水平共平面波導具有較佳的介入耗損。此外，由於相關於垂直共平面波導之電場的對稱性，垂直共平面波導相較於傳統的水平共平面波導更容易模型化。再者，垂直共平面波導的特性阻抗可藉由調整訊號線及接地線的厚度(例如“t”尺寸)而做大範圍的調諧。特性阻抗也可藉由以下方式調諧：沿著訊號線及接地線的側邊加入金屬帶、以及適當地選擇相關於金屬帶的“d”、“s”、及“w”尺寸。

圖14顯示用於例如半導體積體電路邏輯設計、模擬、測試、佈局(layout)、及製造之範例設計流程900的方塊圖。設計流程(design flow)900包含處理設計結構或元件的製程、機器及/或機制，以產生上述及圖2至7所示設計結構及/或元件在邏輯上或在功能上的等效表示(equivalent representation)。由設計流程900所處理及/或生產的設計結構可編碼在機器可讀取傳輸或儲存媒體上，以包括資料及/或指令，當其在資料處理系統上執行或以其他方式處理時，將產生硬體組件(hardware component)、電路、元件、或系統在邏輯上、結構上、機械上、或功能上的等效表示。機器包含但不限於用於積體電路設計程序中所使用的任何機器，例如設計、製造、或模擬一電路、組件、元件、或系統。舉例來說，機器可包含：微影機器、用以產生遮罩的機器及/或設備(例如電子束寫入器(e-beam writer))、用以模擬設計結構的電腦或設備、用於製造或測試程序的任何設備、或用以將設計結構的功能性等效表示程式化至任何媒體的任何機器(例如用以程式化一可程式化閘極陣列(programmable gate array)的機器)。

設計流程900可根據所設計之表現類型而改變。舉例來說，用以建立特殊應用IC(application specific IC，ASIC)的設計流程900可不同於用以設計標準組件的設計流程900、或不同於用以將設計實例化為可程式陣列的設計流程900，例如由Altera公司或Xilinx公司所提供之可程式化閘極陣列(PGA)或場可程式化閘極陣列(field programmable gate array，FPGA)。

圖14描述多個此類設計結構，其包含較佳由設計處理程序(design process)910所處理之輸入設計結構(input design structure)920。設計結構920可為由設計處理程序910所產生及處理的邏輯模擬設計結構，用以產生硬體元件的邏輯等效功能表示。設計結構920也可或另外包含資料及/或程式指令，當其由設計處理程序910進行處理時，將產生硬體元件之實體結構的功能性表示。不論是表示功能性及/或結構性設計特徵，設計結構920可使用電子電腦輔助設計(electronic computer-aided design，ECAD)而產生，例如由核心開發者/設計者所執行。當設計結構920編碼於機器可讀取資料傳輸、閘極陣列、或儲存媒體上時，設計結構920可由設計處理程序910內的一或多個硬體及/或軟體模組存取及處理，以模擬或功能性地表示電子組件、電路、電子或邏輯模組、裝置、元件、或系統，如圖2至7所示。因此，設計結構920可包含具有人類及/或機器可讀取來源碼(human and/or machine-readable source code)、編譯結構(compiled structure)、及電腦可執行碼結構(computer-executable code structure)之檔案或其他資料結構，當其由設計或模擬資料處理系統所處理時，將功能性地模擬或表示硬體邏輯設計的電路或其他各級。此類資料結構可包含硬體描述語言(hardware-description language，HDL)設計實體或其他符合及/或相容於低階HDL設計語言(例如Verilog及VHDL)及/或高階設計語言(如C或C++)的資料結構。

設計處理程序910較佳係使用或併入硬體及/或軟體模組，以合成(synthesizing)、轉化(translating)、或處理圖2至7所示之組件、電路、元件、或邏輯結構之設計/模擬功能等效，而產生可包含設計結構(例如設計結構920)之網表(netlist)980。網表980可包含例如已編譯或其他已處理的資料結構，其係表現為線路、離散組件(discrete component)、邏輯閘(logic gate)、控制電路、I/O元件、模型等的列表，用以描述在一積體電路設計中之與其他元件和電路的連接。網表980可使用一迭代程序(iterative process)而合成，其中網表980係根據元件的設計規格及參數而再合成一或多次。如在此所描述其他設計結構類型，網表980可記錄於一機器可讀取資料儲存媒體上或程式化為一可程式化閘極陣列。媒體可為一非揮發性儲存媒體(例如磁性或光學磁碟機)、一可程式化閘極陣列、一微型快閃(compact flash)、或其他快閃記憶體。另外，或在替代例中，媒體可為系統或快取記憶體(cache memory)、緩衝空間(buffer space)、或資料封包(data pocket)可經由網際網路或其他網路連接合適方式而傳輸及居中儲存的電性或光學傳導元件及材料。

設計處理程序910可包含用於處理包括網表980之多種輸入資料結構類型之硬體及軟體模組。這類資料結構類型可例如駐存於程式庫單元(library element)930內且包括一組常用單元、電路及元件，包括用於給定製造技術(例如，不同技術節點，32奈米、45奈米、90奈米等)之模型、佈局及符號表示。資料結構類型可進一步包含設計規格(design specification)940、特性化資料(characterization data)950、驗證資料(verification data)960、設計規則(design rule)970、及可包含輸入測試型態、輸出測試結果及其他測試資訊之測試資料檔案(test data file)985。設計處理程序910可進一步包含例如標準機械設計處理程序，諸如應力分析、熱分析、機械事件模擬、用於諸如鑄造、模製及模壓成形之操作之處理程序模擬等。一般熟習機械設計之技術者可瞭解在不偏離本發明之範疇及精神下之用於設計處理程序910中的可能之機械設計工具及應用之範圍。設計處理程序910亦可包括用於執行標準電路設計處理程序(例如時序分析、驗證、設計規則檢查、設置及路由操作等)之模組。

設計處理程序910使用且包含邏輯及實體設計工具(如HDL編譯器及模擬模型建置工具)以連同一些或全部之所描述的支援資料結構以及任何額外機械設計或資料(若適用)一起處理設計結構920，以產生第二設計結構990。設計結構990以用於交換機械元件及結構資料的資料格式(例如，以IGES、DXF、Parasolid XT、JT、DRG、或用於儲存或再現該等機械設計結構之任何其他合適格式儲存之資訊)駐存於儲存媒體或可程式化閘陣列上。類似於設計結構920，設計結構990較佳包含一或多個檔案、資料結構、或其他電腦編碼之資料或指令，其駐存於傳輸或資料儲存媒體上且在由ECAD系統處理時將產生圖2至7中所示的本發明之一或多個實施例之邏輯上或功能上等效之形式。在一實施例中，設計結構990可包含已編譯、可執行之HDL模擬模型，其可功能性地模擬圖2至7所示之元件。

設計結構990也可使用用於交換積體電路之佈局資料的資料格式及/或符號資料格式(symbolic data format)(例如以GDSII(GDS2)、GL1、OASIS、映射檔案(map file)、或用於儲存此類設計資料結構之任何其他合適格式儲存之資訊)。設計結構990可包含諸如以下之資訊：符號資料、映射檔案、測試資料檔案、設計內容檔案、製造資料、佈局參數、導線、金屬層、介層、形狀、製造線所投送之資料、及製造商或其他設計者/開發者在生產前述圖2至7所示之元件或結構所需的任何其他資料。設計結構990可接著進行至階段995，舉例來說，階段995為：進行投片(tape-out)、發送至製造、發送至光罩室、送至另一設計室、送回至用戶端等。

前述之方法可用於製造積體電路晶片。所產生的積體電路晶片可由製造者以原始晶圓形式(row wafer form)(亦具有多個未封裝晶片之單一晶圓)、作為裸晶粒(bare die)、或以封裝形式分佈。在後者狀況下，晶片係設置於單一晶片封裝體(例如塑膠承載器(plastic carrier)，具有用以固定於主機板或其他較高階載體之引腳(lead))中或多晶片封裝體(例如具有表面互連(surface interconnection)及/或內埋式互連(buried interconnection)之陶瓷承載器)中。在任何狀況下，晶片接著與其他晶片、離散電路單元及/或其他訊號處理元件整合，以作為(a)中間產品(例如主機板)或(b)最終產品之部分。最終產品可為包含積體電路晶片之任何產品，其範圍從玩具及其他低端應用至具有顯示器、鍵盤或其他輸入元件、及中央處理器之高級電腦產品。

在此所使用的術語僅用於描述特定實施例之目的且並不意欲為本發明之限制。如本文中所使用，除非上下文清楚地另外指示，否則單數形式「一」及「該」也有包含複數形式的意思。應進一步理解，術語「包含(comprises及/或comprising)」於本說明書中使用時係表示所陳述之特徵、實體、步驟、操作、單元及/或組件的存在，但並不排除一或多個其他特徵、實體、步驟、操作、單元、組件及/或其群組的存在或添加。

後附之申請專利範圍中之所有構件或步驟功能單元的對應結構、材料、動作及等效物係意欲包含用於結合其他所主張之元件以執行功能的任何結構、材料或動作。本發明之描述以出於說明及描述之目的呈現，其並不意欲為詳盡的或限制本發明於所揭示之形式。對熟習此項技藝者而言，在不偏離本發明之範疇及精神之情況下，許多修改及變化係顯而易見的。實施例係選擇並描述為可最佳地解釋本發明之原理及實際應用，且使得其他一般熟習此項技術者能夠針對具有適合於所預期之特定用途之各種修改的各種實施例理解本發明。此外，雖然本發明係根據實施例進行描述，然而熟此技藝者可了解到，本發明可在後附之申請專利範圍的精神及範疇內進行各種變化。

5．．．水平共平面波導

10．．．導電訊號線

15、20．．．導電接地線

25．．．氧化層

30．．．矽基板

35．．．氮化層

40．．．保護層

45．．．空氣

60．．．垂直共平面波導

65．．．導電訊號線

70．．．導電上方接地線

75．．．導電下方接地線

80．．．介電材料

85．．．矽基板

90．．．氮化層

95．．．保護層

100．．．空氣

110、115．．．金屬帶

125．．．介電層

130．．．導體部分

135、145、155．．．佈線層

200、205．．．曲線

220、225、230、235．．．曲線

250、255、260．．．曲線

270、275、280、285．．．曲線

270’、275’、280’、285’．．．曲線

300、305、310、315．．．曲線

900．．．設計流程

910．．．設計處理程序

920．．．設計結構

930．．．程式庫單元

940．．．設計規格

950．．．特性化資料

960．．．驗證資料

970．．．設計規則

980．．．網表

985．．．測試資料檔案

990．．．設計結構

995．．．階段

AM、LY．．．佈線層

E．．．電場

M1-MQ．．．佈線層

V1-VQ．．．介層

本發明係參考複數個圖式並採用本發明之非限制性的範例實施例的方式描述於詳細說明中。

圖1顯示水平共平面波導；

圖2至4係根據本發明各方面顯示垂直共平面波導；

圖5至7係根據本發明之各方面顯示結構的側視圖及個別製程步驟；

圖8至13係根據本發明之各方面顯示電路參數的資料圖表；以及

圖14為用於半導體設計、製造、及/或測試之設計處理程序之流程圖。

60．．．垂直共平面波導

65．．．導電訊號線

70．．．導電上方接地線

75．．．導電下方接地線

80．．．介電材料

85．．．矽基板

90．．．氮化層

95．．．保護層

100．．．空氣

E．．．電場

Claims (20)

1. 一種晶片上傳輸線，包含：一訊號線；一上方接地線，與該訊號線隔開且在該訊號線之上；以及一下方接地線，與該訊號線隔開且在該訊號線之下；其中該訊號線、該上方接地線、及該下方接地線於一介電材料中係實質地垂直對準；以及該訊號線、該上方接地線、及該下方接地線係安排於一晶片之不同、個別的佈線層中。
2. 如申請專利範圍第1項所述之晶片上傳輸線，其中該介電材料圍繞該訊號線、該上方接地線及該下方接地線之每一個，該晶片上傳輸線包含一垂直共平面波導，以及該垂直共平面波導的一電場完全或幾乎完全地存在於該介電材料內。
3. 如申請專利範圍第1項所述之晶片上傳輸線，其中該訊號線、該上方接地線、及該下方接地線在一水平方向具有一相同厚度。
4. 如申請專利範圍第1項所述之晶片上傳輸線，更包含：至少一金屬帶，與該訊號線、該上方接地線、及該下方接地線之一第一側相鄰且隔開；以及至少另一金屬帶，與該訊號線、該上方接地線、及該下方接地線之一第二側相鄰且隔開；其中該第一側係相對於該第二側。
5. 如申請專利範圍第4項所述之晶片上傳輸線，其中該至少一 金屬帶及該至少另一金屬帶相對於該上方接地線及該下方接地線為浮接。
6. 如申請專利範圍第4項所述之晶片上傳輸線，其中該至少一金屬帶及該至少另一金屬帶係直接地連接至該上方接地線及該下方接地線。
7. 如申請專利範圍第4項所述之晶片上傳輸線，其中：該至少一金屬帶包含複數個第一金屬帶，該複數個第一金屬帶係沿該訊號線、該上方接地線、及該下方接地線之一長度而隔開；以及該至少另一金屬帶包含複數個第二金屬帶，該複數個第二金屬帶係沿該訊號線、該上方接地線、及該下方接地線之一長度而隔開。
8. 如申請專利範圍第7項所述之晶片上傳輸線，其中以下組態至少其中之一被設定使得該傳輸線的一特性阻抗在約35歐姆至約75歐姆的一範圍內：該訊號線、該上方接地線、及該下方接地線之一厚度；在(i)該訊號線、該上方接地線、及該下方接地線與(ii)該至少一金屬帶之間的一距離；在(i)該訊號線、該上方接地線、及該下方接地線與(ii)該至少另一金屬帶之間的一距離；該複數個第一金屬帶及該複數個第二金屬帶之每一個之一寬度；以及該複數個第一金屬帶及該複數個第二金屬帶彼此之間之一間隔。
9. 如申請專利範圍第1項所述之晶片上傳輸線，其中該下方接地線跨越(spans)複數個佈線層。
10. 如申請專利範圍第9項所述之晶片上傳輸線，其中該訊號線及該上方接地線之每一個係包含於一個別單一佈線層內或複數個佈線層內。
11. 一種晶片上傳輸線，包含：一訊號線；一上方接地線，與該訊號線隔開且在該訊號線之上；以及一下方接地線，與該訊號線隔開且在該訊號線之下；其中該訊號線、該上方接地線、及該下方接地線於一介電材料中係實質地垂直對準；該下方接地線跨越複數個佈線層；該訊號線及該上方接地線之每一個係包含於一個別單一佈線層內或複數個佈線層內該下方接地線具有約為3.56微米之一高度，該訊號線具有約為1.25微米之一高度，以及該上方接地線具有約為4微米之一高度。
12. 一種製造一半導體結構的方法，包含：形成一晶片上傳輸線之一下方接地線於一主動元件之上之至少一佈線層中；形成該晶片上傳輸線之一訊號線於該至少一佈線層之上之一第二佈線層中；以及形成該晶片上傳輸線之一上方接地線於該第二佈線層之上之一第三佈線層中； 其中該晶片上傳輸線包含一垂直共平面波導，其形成於單一類型的材料；以及該垂直共平面波導的一電場完全或幾乎完全地存在於該單一類型的材料內。
13. 如申請專利範圍第12項所述之方法，其中該下方接地線、該訊號線、及該上方接地線係形成為實質垂直對準。
14. 一種製造一半導體結構的方法，包含：形成一晶片上傳輸線之一下方接地線於一主動元件之上之至少一佈線層中；形成該晶片上傳輸線之一訊號線於該至少一佈線層之上之一第二佈線層中；以及形成該晶片上傳輸線之一上方接地線於該第二佈線層之上之一第三佈線層中；其中該至少一佈線層係形成為複數個佈線層及複數個介層；以及形成該下方接地線之步驟包含安排導體材料於該複數個佈線層及該複數個介層之每一個。
15. 如申請專利範圍第12項所述之方法，更包含：形成與該訊號線、該上方接地線、及該下方接地線之一第一側相鄰且隔開的複數個第一金屬帶；以及形成與該訊號線、該上方接地線、及該下方接地線之一第二側相鄰且隔開的複數個第二金屬帶；其中該第一側係相對於該第二側。
16. 如申請專利範圍第15項所述之方法，更包含藉由調整以下 至少其中之一而調諧該傳輸線的一特性阻抗在約35歐姆至約75歐姆的一範圍內：該訊號線、該上方接地線、及該下方接地線之一厚度；在(i)該訊號線、該上方接地線、及該下方接地線之該第一側與(ii)該複數個第一金屬帶之間的一距離；在(i)該訊號線、該上方接地線、及該下方接地線之該第二側與(ii)該複數個第二金屬帶之間的一距離；該複數個第一金屬帶及該複數個第二金屬帶之每一個之一寬度；以及該複數個第一金屬帶及該複數個第二金屬帶彼此之間之一間隔。
17. 一種具體化於一機器可讀取記憶體中之設計結構，用以設計、製造、或測試一積體電路，該設計結構包含：一訊號線；一上方接地線，與該訊號線隔開且在該訊號線之上；以及一下方接地線，與該訊號線隔開且在該訊號線之下；其中該訊號線、該上方接地線、及該下方接地線於一介電材料中實質地垂直對準；以及該訊號線、該上方接地線、及該下方接地線係安排於一晶片之不同、個別的佈線層中。
18. 如申請專利範圍第17項所述之設計結構，其中該設計結構包含一網表(netlist)。
19. 如申請專利範圍第17項所述之設計結構，其中該設計結構以用於交換積體電路佈局資料的一資料格式駐存於一儲存 媒體上。
20. 如申請專利範圍第17項所述之設計結構，其中該設計結構駐存於一可程式化閘極陣列中。