KR20200117823A - 반도체 패키지에 대한 디자인 방법 및 반도체 패키지 디자인 시스템 - Google Patents

반도체 패키지에 대한 디자인 방법 및 반도체 패키지 디자인 시스템 Download PDF

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KR20200117823A
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황윤재
문성욱
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삼성전자주식회사
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Abstract

본 개시의 기술적 사상에 따른 제1 칩, 제2 칩, 2.5D(Dimension) 인터포저(interposer), 패키지 기판(package substrate) 및 보드(board)를 포함하는 반도체 패키지에 대한 디자인 방법에 있어서, 디자인 정보를 기반으로 상기 패키지 기판 상의 2.5D 인터포저, 상기 2.5D인터포저 상에 각각 배치된 제1 칩 및 제2 칩을 포함하는 레이아웃을 생성하는 단계, 상기 레이아웃으로부터 상기 제1 칩과 상기 제2 칩 간의 신호 무결성(signal integrity) 및 파워 무결성(power integrity)을 분석하는 단계, 상기 레이아웃으로부터 상기 제1 칩과 상기 보드 상의 적어도 하나의 제3 칩간의 신호 무결성 또는 파워 무결성을 분석하는 단계 및 상기 분석 결과를 기반으로 상기 레이아웃을 수정할지 여부를 결정하는 단계를 포함한다.

Description

반도체 패키지에 대한 디자인 방법 및 반도체 패키지 디자인 시스템{Semiconductor package design system and design method for semiconductor package}
본 개시의 기술적 사상은 반도체 패키지에 대한 디자인 방법에 관한 것으로더욱 상세하게는 신호 무결성 및 파워 무결성을 분석하여 이를 기반으로 반도체 패키지에 대한 디자인을 수행하는 디자인 방법 및 반도체 패키지 디자인 시스템에 관한 것이다.
종래의 반도체 패키지의 디자인을 위해 수행하였던 플로우는 평면 다이 디자인(planar die design)에만 집중되어 2.5D(Dimension) 인터포저(interposer)에 적층된 칩들 또는 수직으로 적층된 복수의 다이들이 구비된 칩에서의 적층 구조에 기인된 영향성을 파악하기 힘든 문제가 있었다. 이에 따라, 상기 적층 구조를 포함하는 반도체 패키지에 적합한 디자인 방법이 연구되고 있는 실정이다.
본 개시의 기술적 사상이 해결하려는 과제는 향상된 성능을 갖는 반도체 패키지의 생산을 위해 2.5D 인터포저 또는 수직으로 적층된 복수의 다이들이 구비된 칩을 포함하는 반도체 패키지의 적층 구조로 기인된 전체적 디자인에 대한 영향을 파악하여 이를 기반으로 반도체 패키지를 디자인하는 방법 및 반도체 패키지 디자인 시스템을 제공하는 데에 있다.
상기와 같은 목적을 달성하기 위하여 본 개시의 기술적 사상에 따른 제1 칩, 제2 칩, 2.5D(Dimension) 인터포저(interposer), 패키지 기판(package substrate) 및 보드(board)를 포함하는 반도체 패키지에 대한 디자인 방법에 있어서, 디자인 정보를 기반으로 상기 패키지 기판 상의 2.5D 인터포저, 상기 2.5D인터포저 상에 각각 배치된 제1 칩 및 제2 칩을 포함하는 레이아웃을 생성하는 단계, 상기 레이아웃으로부터 상기 제1 칩과 상기 제2 칩 간의 신호 무결성(signal integrity) 및 파워 무결성(power integrity)을 분석하는 단계, 상기 레이아웃으로부터 상기 제1 칩과 상기 보드 상의 적어도 하나의 제3 칩간의 신호 무결성 또는 파워 무결성을 분석하는 단계 및 상기 분석 결과를 기반으로 상기 레이아웃을 수정할지 여부를 결정하는 단계를 포함한다.
본 개시의 기술적 사상에 따른 수직으로 적층된 복수의 다이들이 구비된 제1 칩, 패키지 기판 및 보드를 포함하는 반도체 패키지에 대한 디자인 방법에 있어서, 상기 패키지 기판 상의 상기 제1 칩을 포함하는 레이아웃을 생성하는 단계, 상기 레이아웃으로부터 상기 제1 칩의 상기 복수의 다이들 간의 신호 무결성 및 파워 무결성을 분석하는 단계, 상기 레이아웃으로부터 상기 제1 칩과 상기 보드 상의 적어도 하나의 제2 칩간의 신호 무결성 또는 파워 무결성을 분석하는 단계 및 상기 분석 결과를 기반으로 상기 레이아웃을 수정하는 단계를 포함한다.
본 개시의 기술적 사상에 따른 제1 칩, 제2 칩, 2.5D 인터포저, 패키지 기판 및 보드를 포함하는 반도체 패키지를 디자인하기 위한 디자인 시스템에 있어서, 상기 패키지 기판 상의 2.5D 인터포저, 상기 2.5D 인터포저 상에 각각 배치된 제1 칩 및 제2 칩을 포함하는 제1 레이아웃을 생성하는 레이아웃 생성 모듈, 상기 제1 레이아웃으로부터 상기 2.5D 인터포저의 구성에 대한 제1 전기적 프로퍼티들 및 제2 전기적 프로퍼티들을 추출하는 추출 모듈, 추출된 상기 제1 전기적 프로퍼티들을 기반으로 상기 제1 칩과 상기 제2 칩간의 신호 무결성 및 파워 무결성을 분석하고, 추출된 상기 제2 전기적 프로퍼티들을 기반으로 상기 제1 칩과 상기 보드 상의 적어도 하나의 제3 칩간의 신호 무결성 또는 파워 무결성을 분석하는 특성 분석 모듈 및 상기 분석 결과를 기반으로 상기 제1 레이아웃을 수정하는 검토 모듈을 포함한다.
본 개시의 예시적 실시 예들에 따른 반도체 패키지 디자인 방법은 적층 구조를 고려하여 적층 구조에 대한 특성을 분석하고, 분석 결과를 디자인에 반영할 수 있다. 반도체 패키지의 적층 구조에 기인된 영향성을 파악하여 반도체 패키지에 대한 디자인을 수행함으로써 향상된 성능을 갖는 반도체 패키지를 제조할 수 있는 효과가 있다.
본 개시의 예시적 실시 예에 따른 반도체 패키지 디자인 방법은 반도체 패키지의 적층 구조의 특성을 분석하고, 분석 결과를 디자인에 피드백으로 바로 적용함으로써 효율적이고, 신속하게 향상된 성능을 갖는 반도체 패키지를 디자인할 수 있는 효과가 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 반도체 패키지에 대한 디자인 방법을 설명하기 위한 디지털 디자인 플로우를 나타내는 도면이다.
도 2는 본 개시의 예시적 실시 예에 따른 반도체 패키지 디자인 시스템을 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시 예에 따른 반도체 패키지의 디자인 방법을 설명하기 위한 순서도이다.
도 4a 및 도 4b는 본 개시의 예시적 실시 예에 따른 반도체 패키지 디자인 방법을 서술하기 위하여 적층 구조를 포함하는 반도체 패키지 디자인의 일 구현 예를 나타낸 도면이다.
도 5는 본 개시의 예시적 실시 예에 따른 칩 디자인 레벨 별 특성을 분석하는 방법을 설명하기 위한 테이블이다.
도 6은 본 개시의 예시적 실시 예에 따른 반도체 패키지 디자인 시스템의 특성 정보를 생성하는 방법을 설명하기 위한 순서도이다.
도 7은 본 개시의 예시적 실시 예에 따른 칩 디자인 레벨 별 특성을 분석하는 방법을 설명하기 위한 테이블이다.
도 8은 본 개시의 예시적 실시 예에 따른 반도체 패키지 디자인 시스템의 특성 정보를 생성하는 방법을 설명하기 위한 순서도이다.
도 9는 본 개시의 예시적 실시 예에 따른 2.5D 인터포저가 구비된 반도체 패키지를 디자인하는 방법을 설명하기 위한 순서도이다.
도 10은 본 개시의 예시적 실시 예에 따른 수직으로 적층된 복수의 다이들이 구비된 칩을 포함하는 반도체 패키지를 디자인하는 방법을 설명하기 위한 순서도이다.
도 11은 본 개시의 예시적 실시 예에 따른 반도체 패키지 디자인 방법을 설명하기 위한 순서도이다.
도 12는 본 개시의 예시적 실시 예에 따른 반도체 패키지 제조 장치를 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시 예에 따른 반도체 패키지 디자인 시스템이 적용된 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 이하에서 서술되는 모듈은 아날로그 회로 및/또는 디지털 회로를 포함하는 하드웨어 블록일 수 있으며, 프로세서(예를 들면, 메모리 컨트롤러, 메모리 장치의 컨트롤 로직)에 의해 실행되는 복수의 명령어들을 포함하는 소프트웨어 블록일 수 있다.
또한, 일부 실시 예들에 있어서, 모듈은 어드레싱할 수 있는 저장 매치에 있도록 구성될 수도 있고, 적어도 하나의 프로세서들에 의해 수행되도록 구성될 수도 있다. 따라서, 모듈은 소프트웨어 구성 요소들, 객체지향 소프트웨어 구성 요소들, 클래스 구성 요소들 및 태스크 구성 요소들과 같은 구성 요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브 루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드 회로, 데이터, 데이터 베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들을 포함할 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 반도체 패키지에 대한 디자인 방법을 설명하기 위한 디지털 디자인 플로우를 나타내는 도면이다.
도 1을 참조하면, 하이 레벨에서, 프로세스는 제품 아이디어(단계 100)에서 시작하고, 프로세스는 EDA(Electronic Design Automation) 소프트웨어 디자인 프로세서(단계 110)를 통해 구현될 수 있다. 디자인이 완료되면 프로세스는 테이프 아웃(단계 140)될 수 있다. 테이프 아웃 후에, 패키징 및 어셈블리 공정(단계 160)뿐만 아니라 제조 공정(단계 150)이 수행될 수 있고, 그 결과 완성된 반도체 패키지(또는, 반도체 칩)(단계 170)가 제조될 수 있다.
EDA 소프트웨어 디자인 프로세스(단계 110)는 복수의 단계들(단계 112~단계 130)를 포함할 수 있다. 다만, 도 1에 도시된 단계들(단계 112~단계 130)은 예시적인 실시 예에 불과한 바, 이에 국한되지 않으며, 새로운 단계들이 더 추가되거나, 임의의 단계들이 생략될 수도 있다. 이하에서는, EDA 소프트웨어 디자인 프로세스(단계 110)에 대한 간략한 내용을 서술한다.
시스템 디자인(단계 112)에서, 디자이너는 구현하고자하는 기능을 기술하고, 기능을 정제하며, 비용을 체크하는 왓-이프(what-if) 계획을 수행할 수 있다. 하드웨어-소프트웨어 아키텍처 분할이 이 단계에서 수행될 수 있다.
로직 디자인 및 기능 검증(단계 114)에서, 시스템 내의 모듈에 대한 VHDL 또는 Verilog 코드가 기록되고, 반도체 패키지 디자인에 대하여 기능 정확성 여부를 체크할 수 있다. 구체적으로, 반도체 패키지 디자인이 올바른 출력을 생성하는지 여부를 확인할 수 있다.
테스트를 위한 합성 및 디자인(단계 116)에서, VHDL/Verilog 코드는 넷리스트로 변환될 수 있다. 타겟 기술에 부합하도록 넷 리스트는 최적화될 수 있다. 또한, 완성된 반도체 패키지에 대한 체크를 허용하는 복수의 테스트들의 디자인 및 구현이 수행될 수 있다.
넷 리스트 검증(단계 118)에서, 넷 리스트가 타이밍 제한들(constraints) 및 VHDL/Verilog 소스 코드에 잘 부합되는지 여부에 대하여 테스트될 수 있다. 디자인 플랜(단계 120)에서, 반도체 패키지에 대한 전체 플로어플랜(floorplan)이 구성되고, 반도체 패키지에 대한 타이밍 및 최상위 라우팅에 대해 분석될 수 있다. 물리전 구현(단계 122)에서, 배치(회로 요소들의 위치 결정) 및 라우팅(회로 요소들의 연결)이 이루어질 수 있다. 분석 및 추출(단계 124)에서, 회로 기능은 트랜지스터 레벨에서 검증될 수 있다. 물리적 검증(단계 126)에서, 제조, 전기적 이슈, 리소그래픽(lithographic) 이슈 및 회로에 대한 정확성을 보장하기 위한 다양한 검사 기능이 수행될 수 있다. 해상도(resolution) 향상(단계 128)에서, 레이아웃의 기하학적 조작이 수행되어 디자인의 제조 가능성(manufacturability)을 향상시킬 수 있다. 마스크 데이터 준비(단계 110)에서, 마스크 생산을 위한 "테이프 아웃" 데이터는 리소그래피로 집적 회로를 포함하는 반도체 패키지들을 생성하는데에 사용될 수 있다.
2.5D 인터포저 또는 수직으로 적층된 복수의 다이들이 구비된 칩을 포함하는 반도체 패키지를 디자인하기 위한 디자인 플로우에서 본 개시의 예시적 실시 예에 따른 디자인 플래닝(단계 120), 분석 및 추출(단계 124) 및 물리적 검증(단계 126) 중 적어도 하나에서는 반도체 패키지의 적층 구조에 기인된 영향성을 파악할 수 있으며, 파악된 영향성을 기반으로 반도체 패키지에 대한 디자인을 수행할 수 있다.
구체적으로, 2.5D 인터포저를 포함하는 반도체 패키지에 대한 디자인에서 2.5D 인터포저 상에 적층된 칩들 간의 신호 무결성 또는 파워 무결성을 분석하고, 2.5D 인터포저 상에 적층된 칩들과 반도체 패키지 또는 보드 상에 적층된 다른 칩들 간의 신호 무결성 또는 파워 무결성을 분석하여 분석 결과를 반도체 패키지 디자인에 반영할 수 있다. 또한, 수직으로 적층된 복수의 다이들이 구비된 칩을 포함하는 반도체 패키지에 대한 디자인에서 패키지 기판 상의 칩들 각각에 포함된 복수의 다이들 간의 신호 무결성 또는 파워 무결성을 분석하고, 패키지 기판 상의 칩들과 반도체 패키지 또는 보드 상에 적층된 다른 칩들 간의 신호 무결성 또는 파워 무결성을 분석하여 분석 결과를 반도체 패키지 디자인에 반영할 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 반도체 패키지 디자인 시스템(200)을 나타내는 블록도이다.
도 2를 참조하면, 반도체 패키지 디자인 시스템(200)은 레이아웃 생성 모듈(210), 추출 모듈(220), 특성 분석 모듈(230) 및 리뷰 모듈(240)을 포함할 수 있다. 한편, 반도체 패키지 디자인 시스템(200)은 컴퓨팅 시스템(computing system)을 기반으로 동작될 수 있다. 반도체 패키지 디자인 시스템(200)을 이루는 각 구성 요소는 컴퓨팅 시스템 상에서 동작되도록 구현될 수 있다.
레이아웃 생성 모듈(210)은 디자인 정보(DI)를 기반으로 적층 구조를 포함하는 반도체 패키지에 대한 레이아웃(LO)을 생성하여 추출 모듈(220)에 제공할 수 있다. 일 실시 예로, 반도체 패키지는 2.5D 인터포저, 패키지 기판, 보드 및 복수의 칩들을 포함할 수 있다. 다른 실시 예로, 반도체 패키지는 패키지 기판, 보드, 적어도 하나의 칩 및 수직으로 적층된 복수의 다이들이 구비된 적어도 하나의 칩을 포함할 수 있다. 디자인 정보(DI)는 반도체 패키지의 구성들 각각에 대한 레이아웃 파라미터를 포함할 수 있다. 일부 실시 예들에 있어서, 레이아웃 파라미터는 라이브러리(library) 형태로 제공된 것일 수 있다. 예시적 실시 예로, 레이아웃 생성 모듈(210)은 수직으로 적층된 복수의 다이들이 구비된 칩에 대하여 복수의 다이들 각각의 온도 파라미터, 소모 전력 파라미터 및 노이즈 파라미터 중 적어도 하나를 기반으로 정해진 위치에 따라 복수의 다이들을 각각 적층하여 레이아웃을 생성할 수 있다.
추출 모듈(220)은 레이아웃(LO)으로부터 반도체 패키지의 적층 구조에 대한 전기적 프로퍼티들(properties)을 추출하여 추출 정보(EI)를 생성하고, 특성 분석 모듈(230)에 제공할 수 있다. 일 예로서, 반도체 패키지가 2.5D 인터포저를 포함할 때에, 추출 모듈(220)은 2.5D 인터포저의 구성에 대한 전기적 프로퍼티들을 추출할 수 있다. 다른 예로서, 반도체 패키지가 수직으로 적층된 복수의 다이들을 구비하는 칩을 포함할 때에, 추출 모듈(220)은 상기 칩의 구성에 대한 전기적인 프로퍼티들을 추출할 수 있다. 2.5D 인터포저의 구성 및 수직으로 적층된 복수의 다이들을 구비하는 칩의 구성에 대한 전기적 프로퍼티들의 구체적인 내용은 도 5에서 서술한다.
특성 분석 모듈(230)은 추출 정보(EI)를 기반으로 적층 구조가 고려된 반도체 패키지의 특성을 분석하여 특성 정보(CAI)를 생성하고, 리뷰 모듈(240)에 제공할 수 있다. 적층 구조가 고려된 반도체 패키지의 특성은 적층 구조에 대한 신호 무결성(signal integrity) 또는 파워 무결성(power integrity)을 포함할 수 있다. 일 실시 예로, 반도체 패키지가 2.5D 인터포저를 포함할 때에, 특성 분석 모듈(230)은 2.5D 인터포저 상의 칩들 간의 신호 무결성 또는 파워 무결성을 분석하고, 2.5D 인터포저 상의 칩들과 패키지 기판 또는 보드 상의 적어도 하나의 칩 간의 신호 무결성 또는 파워 무결성을 분석할 수 있다. 다른 실시 예로, 반도체 패키지가 수직으로 적층된 복수의 다이들을 구비하는 칩을 포함할 때에, 특성 분석 모듈(230)은 상기 칩의 복수의 다이들 간의 신호 무결성 또는 파워 무결성을 분석하고, 상기 칩과 다른 칩 간의 신호 무결성 또는 파워 무결성을 분석할 수 있다. 신호 무결성 및 파워 무결성을 분석하는 구체적인 실시 예는 도 5에서 서술한다.
리뷰 모듈(240)은 특성 정보(CAI)를 기반으로 레이아웃(LO)을 수정할지 여부를 결정할 수 있다. 구체적으로, 리뷰 모듈(240)은 특성 정보(CAI)를 참조하여, 레이아웃(LO)이 사인-오프(sign-off) 조건을 만족하는지 여부를 판별하고, 판별 결과를 기반으로 레이아웃(LO)을 수정할지 여부를 결정할 수 있다. 리뷰 모듈(240)은 레이아웃(LO)이 사인-오프 조건을 만족하지 않는 때에, 레이아웃(LO)을 수정할 것을 결정하고, 레이아웃(LO)의 수정에 필요한 피드백(FB)을 생성하여 레이아웃 생성 모듈(210)에 제공할 수 있다. 피드백(FB)은 반도체 패키지의 적층 구조와 관련된 신호 무결성 또는 파워 무결성을 개선하기 위해 필요한 디자인 정보를 포함할 수 있다. 한편, 리뷰 모듈(240)은 레이아웃(LO)이 사인-오프 조건을 만족하는 때에, 레이아웃(LO)을 수정하지 않을 것을 결정하고, 레이아웃(LO)을 최종 레이아웃(FL)으로 결정하여 최종 레이아웃(FL)을 이용해 다음 디자인 단계를 진행할 수 있다.
위와 같은 방식으로 본 개시의 예시적 실시 예에 따른 반도체 패키지 디자인 시스템(200)은 적층 구조를 고려하여 적층 구조에 대한 특성을 분석하고, 분석 결과를 디자인에 반영할 수 있다. 반도체 패키지의 적층 구조에 기인된 영향성을 파악하여 반도체 패키지에 대한 디자인을 수행함으로써 향상된 성능을 갖는 반도체 패키지를 제조할 수 있는 효과가 있다.
도 3은 본 개시의 예시적 실시 예에 따른 반도체 패키지의 디자인 방법을 설명하기 위한 순서도이다. 도 3에서는 반도체 패키지의 적층 구조를 고려한 특성 분석 방법을 중심으로 서술한다.
도 3을 참조하면, 반도체 패키지 디자인 시스템은 반도체 패키지에 대하여 제1 칩 디자인 레벨에서 특성을 분석하고(S100), 제2 칩 디자인 레벨에서 특성을 분석할 수 있다(S120). 반도체 패키지의 제1 칩 디자인 레벨이란 반도체 패키지의 구성에 따라 각각 다르게 정의될 수 있다.
일 예로, 반도체 패키지가 2.5D 인터포저를 포함할 때에, 2.5D 인터포저 상에 적층된 칩들 간의 관계에 대응하는 레벨은 제1 칩 디자인 레벨로 정의될 수 있다. 단계 S100에서 반도체 패키지 디자인 시스템은 2.5D 인터포저의 구성에 대한 제1 전기적 프로퍼티들을 추출하고, 추출된 제1 전기적 프로퍼티들을 기반으로 제1 칩 디자인 레벨의 특성을 분석할 수 있다. 제1 전기적 프로퍼티들의 추출을 위한 2.5D 인터포저의 구성은 2.5D 인터포저 상의 칩들의 연결을 위한 복수의 TSV(Through Silicon Via)들, 복수의 비아(via)들 및 복수의 메탈 라인들을 포함할 수 있다. 다만, 이는 예시적인 실시 예에 불과한 바, 이에 국한되지 않고, 2.5D 인터포저는 더 다양한 구성들을 더 포함할 수 있다. 또한, 2.5D 인터포저 상에 적층된 칩과 패키지 기판 또는 보드 상에 적층된 칩 간의 관계에 대응하는 레벨은 제2 칩 디자인 레벨로 정의될 수 있다. 이 때, 단계 S120에서 반도체 패키지 디자인 시스템은 2.5D 인터포저의 구성에 대한 제2 전기적 프로퍼티들을 추출하고, 추출된 제2 전기적 프로퍼티들을 기반으로 제2 칩 디자인 레벨의 특성을 분석할 수 있다. 제2 전기적 프로퍼티들의 추출을 위한 2.5D 인터포저의 구성은 패키지 기판 또는 보드와 2.5D 인터포저 상의 칩 간의 연결을 위한 복수의 TSV들, 복수의 비아들, 복수의 메쉬들 및 복수의 범프(bump)들을 포함할 수 있다. 메쉬는 2.5D 인터포저에 포함된 메탈 레이어의 스트라이프(stripe)에 해당할 수 있다. 다만, 이는 예시적인 실시 예에 불과한 바, 이에 국한되지 않고, 2.5D 인터포저는 더 다양한 구성들을 더 포함할 수 있다.
다른 예로, 반도체 패키지가 수직으로 적층된 복수의 다이들을 구비하는 칩을 포함할 때에, 상기 칩 내부의 복수의 다이들 간에 관계에 대응하는 레벨은 제1 칩 디자인 레벨로 정의될 수 있다. 단계 S100에서 반도체 패키지 디자인 시스템은 상기 칩의 구성에 대한 제1 전기적 프로퍼티들을 추출하고, 추출된 제1 전기적 프로퍼티들을 기반으로 제1 칩 디자인 레벨의 특성을 분석할 수 있다. 제1 전기적 프로퍼티들의 추출을 위한 상기 칩의 구성은 복수의 다이들 각각에 대응하는 복수의 TSV들, 복수의 비아들 및 복수의 메탈 라인들을 포함할 수 있다. 다만, 이는 예시적인 실시 예에 불과한 바, 이에 국한되지 않고, 상기 칩은 더 다양한 구성들을 포함할 수 있다. 또한, 수직으로 적층된 복수의 다이들을 구비하는 칩과 패키지 기판 또는 보드 상에 적층된 다른 칩 간의 관계에 대응하는 레벨은 제2 칩 디자인 레벨로 정의될 수 있다. 이 때, 단계 S120에서 반도체 패키지 디자인 시스템은 상기 칩의 구성에 대한 제2 전기적 프로퍼티들을 추출하고, 추출된 제2 전기적 프로퍼티들을 기반으로 제2 칩 디자인 레벨의 특성을 분석할 수 있다. 제2 전기적 프로퍼티들의 추출을 위한 상기 칩의 구성은 상기 칩 내의 복수의 다이들과 상기 다른 칩간의 통신을 위한 구성들 또는 복수의 다이들에 파워를 공급하기 위한 구성들을 포함할 수 있다. 제1 전기적 프로퍼티들 및 제2 전기적 프로퍼티들에 대한 구체적인 내용은 도 5에서 서술한다.
도 4a 및 도 4b는 본 개시의 예시적 실시 예에 따른 반도체 패키지 디자인 방법을 서술하기 위하여 적층 구조를 포함하는 반도체 패키지 디자인의 일 구현 예를 나타낸 도면이다. 다만, 도 4a 및 도 4b에서는 본 개시의 기술적 사상이 적용되어 디자인되는 반도체 패키지의 예시적인 구현 예가 도시된 것으로 본 개시의 실시 예들은 이에 국한되지 않음은 충분히 이해될 것이다.
도 4a를 참조하면, 반도체 패키지(300)는 제1 칩(311), 제2 칩(313), 마이크로 범프들(312, 314), 2.5D 인터포저(320), 인터커넥트 범프들(326, 327), 패키지 기판(330), 복수의 볼 그리드 어레이(ball grid array)들(331, 351, 361), 보드(board)(340), PMIC(Power Management Integrated Circuit)(350) 및 데이터 인터페이스 칩(360)을 포함할 수 있다. 제1 칩(311) 및 제2 칩(312)은 서로 다른 동작을 수행하는 반도체 칩일 수 있으며, 일 예로, 제1 칩(311)은 프로세서일 수 있으며, 제2 칩(313)은 메모리일 수 있다. 2.5D 인터포저(320)는 프론트 레이어(321), 기판(323) 및 백 레이어(325)을 포함할 수 있다. 일 실시 예에서, 2.5D 인터포저(320)는 BEOL(Back End Of the Line) 구조를 포함할 수 있다. 일부 실시 예에서, 2.5D 인터포저(320)는 FEOL(Front End Of the Line) 구조를 포함할 수도 있다. 또한, 일부 실시 예들에 있어서, 프론트 레이어(321)는 메탈 레이어로 지칭될 수 있다. 제1 칩(311) 및 제2 칩(313)은 마이크로 범프들(312, 314)을 통해 2.5D 인터포저(320)의 프론트 레이어(321) 상에 각각 적층될 수 있으며, 제1 칩(311), 제2 칩(313) 및 2.5D 인터포저(320)는 적층 구조를 이룰 수 있다. 기판(323)은 실리콘(silicon), 글래스(glass) 등으로 형성될 수 있으며, 복수의 TSV들(324_1, 324_2)을 포함할 수 있다. 제1 칩(311) 및 제2 칩(313)의 액티브 회로(active circuit)들은 프론트 레이어(321)에 형성된 메탈 라인들(322) 및 마이크로 범프들(312, 314)을 통해 TSV들(324_1, 324_2)과 연결될 수 있다. 또한, 제1 칩(311) 및 제2 칩(313)은 2.5D 인터포저(320) 내에 형성된 제1 데이터 경로(DP_1)와 각각의 제1 인터페이스(311_2), 제3 인터페이스(313_1)를 통해 서로 통신할 수 있다.
2.5D 인터포저(320)의 백 레이어(325)는 복수의 인터커넥트 범프들(326, 327)을 통해 패키지 기판(330)과 연결될 수 있다. 예시적 실시 예에 따라 인터커넥트 범프들(326, 327)은 솔더 볼(solder ball)들일 수 있다. 패키지 기판(330)은 복수의 볼 그리드 어레이들(331)을 통해 보드(또는, PCB(Printed Circuit Board))(340))와 연결될 수 있다. 한편, PMIC(350) 및 데이터 인터페이스 칩(360)도 복수의 볼 그리드 어레이들(351, 361)을 통해 보드(340)와 연결될 수 있다. 한편, 예시적 실시 예에 있어서, PMIC(350)는 2.5D 인터포저(320), 패키지 기판(330), 보드(340)에 형성된 파워 공급 경로(PSP)를 통해 제1 칩(311)에 파워를 공급할 수 있다. 또한, 데이터 인터페이스 칩(360) 및 제1 칩(311)은 2.5D 인터포저(320), 패키지 기판(330), 보드(340)에 형성된 제2 데이터 경로(DP_2)와 제2 인터페이스(311_1)를 통해 서로 통신할 수 있다. 일부 실시 예들에 있어서, 데이터 인터페이스 칩(360)은 데이터 통신을 위한 SerDes(Serializer/Deserializer) 칩으로 구현될 수 있다.
예시적 실시 예에 따른 도 4a에서의 제1 칩 디자인 레벨은 제1 칩(311)과 제2 칩(313) 간의 관계에 대응하는 레벨일 수 있다. 예를 들어, 제1 칩(311)과 제2 칩(313) 간의 통신은 메모리 인터페이스(예를 들면, HPI(High-speed Paraller Interface))를 기반으로 제1 데이터 경로(DP_1)를 통해 할 수 있으며, 이 때, 메모리 인터페이스(즉, 제1 칩(311)과 제2 칩(313) 간 인터페이스)에 대한 신호 무결성 및 파워 무결성은 2.5D 인터포저(320)의 설계에 있어서 중요한 요소에 해당할 수 있다. 다만, 제1 데이터 경로(DP_1)는 서술의 편의를 위해 간략하게 도시된 것으로 이에 국한되지 않고, 실제 형성되는 제1 데이터 경로(DP_1)는 도 4a에 도시된 것과 다를 수 있다.
반도체 패키지 디자인 시스템은 제1 칩(311)과 제2 칩(313)을 연결하는 2.5D 인터포저(320)의 구성에 대한 제1 전기적 프로퍼티들을 추출하고, 추출된 제1 전기적 프로퍼티들을 기반으로 제1 칩 디자인 레벨의 특성을 분석할 수 있다. 일 예로, 제1 칩 디자인 레벨의 특성은 제1 칩(311)과 제2 칩(313) 간의 신호 무결성 및 파워 무결성 중 적어도 하나를 포함할 수 있다. 또한, 일 예로, 제1 전기적 프로퍼티들의 추출을 위한 2.5D 인터포저(320)의 구성으로 제1 데이터 경로(DP_1)를 형성하는 복수의 TSV들(324_1, 324_2)(또는, 일부 TSV들), 복수의 비아들(미도시) 및 복수의 메탈 라인들(322)들을 포함할 수 있다. 다만, 이는 예시적인 실시 예에 불과한 바, 이에 국한되지 않고, 더 다양한 2.5D 인터포저(320)의 구성으로부터 제1 전기적 프로퍼티들을 추출할 수 있다.
또한, 도 4a에서의 제2 칩 디자인 레벨은 제1 칩(311)과 PMIC(350), 또는, 제1 칩(311)과 데이터 인터페이스 칩(360) 간의 관계에 대응하는 레벨일 수 있다. 제1 칩(311)과 PMIC(350) 간의 파워 공급에서 파워 공급 경로(PSP)를 통한 시스템 레벨 파워 무결성(System level Power Integrity)은 2.5D 인터포저(320)의 설계에 있어서 중요한 요소에 해당할 수 있다. 또한, 제1 칩(311)과 데이터 인터페이스 칩(360) 간의 통신은 메모리 인터페이스(예를 들면, HSI(High-speed Serial Interface))를 기반으로 제2 데이터 경로(DP_2)를 통해 할 수 있으며, 이 때, 메모리 인터페이스(즉, 제1 칩(311)과 데이터 인터페이스 칩(360) 간 인터페이스)에 대한 신호 무결성 및 파워 무결성은 2.5D 인터포저(320)의 설계에 있어서 중요한 요소에 해당할 수 있다. 다만, 파워 공급 경로(PSP) 및 제2 데이터 경로(DP_2)는 서술의 편의를 위해 간략하게 도시된 것으로 이에 국한되지 않고, 실제 형성되는 파워 공급 경로(PSP) 및 제2 데이터 경로(DP_2)는 도 4a에 도시된 것과 다를 수 있다.
반도체 패키지 디자인 시스템은 제1 칩(311)과 PMIC(350)를 연결하는 2.5D 인터포저(320)의 구성 또는 제1 칩(311)과 데이터 인터페이스 칩(360)을 연결하는 2.5D 인터포저(320)의 구성에 대한 제2 전기적 프로퍼티들을 추출하고, 추출된 제2 전기적 프로퍼티들을 기반으로 제2 칩 디자인 레벨의 특성을 분석할 수 있다. 일 예로, 제2 칩 디자인 레벨의 특성은 제1 칩(311)과 PMIC(350) 간의 파워 무결성, 또는, 제1 칩(311)과 데이터 인터페이스 칩(360) 간의 신호 무결성 및 파워 무결성 중 적어도 하나를 포함할 수 있다. 일 예로, 제2 전기적 프로퍼티들의 추출을 위한 2.5D 인터포저(320)의 구성은 파워 공급 경로(PSP) 또는 제2 데이터 경로(DP_2)를 형성하는 복수의 TSV들(324_1, 324_2)(또는, 일부 TSV들), 복수의 비아들(미도시), 복수의 메쉬들(미도시) 및 복수의 인터커넥트 범프들(326, 327)(또는, 일부 인터커넥트 범프들)을 포함할 수 있다. 다만, 이는 예시적인 실시 예에 불과한 바, 이에 국한되지 않고, 더 다양한 2.5D 인터포저(320)의 구성으로부터 제2 전기적 프로퍼티들을 추출할 수 있다.
도 4b를 참조하면, 반도체 패키지(300')는 제3 칩(315), 인터커넥트 범프들(328), 패키지 기판(330), 복수의 볼 그리드 어레이들(332, 351, 361), 보드(340), PMIC(350) 및 데이터 인터페이스 칩(360)을 포함할 수 있다. 제3 칩(315)은 수직으로 적층된 복수의 다이들(315_1~315_3) 및 복수의 마이크로 범프들(315_4, 316_4)을 포함할 수 있다. 일 예로서, 복수의 다이들(315_1~315_3)은 각각의 온도 파라미터, 소모 전력 파라미터 및 노이즈 파라미터 중 적어도 하나를 기반으로 정해진 위치에 따라 적층된 것일 수 있다. 일부 실시 예들에 있어서, 제3 칩(315)은 HBM(High Bandwidth Memory) 칩으로 구현될 수 있다. 제1 다이(315_1)의 하측에 제2 다이(315_2)가 배치되고, 제3 다이(315_3)의 하측에 제3 다이(315_3)가 배치되어 적층 구조를 형성할 수 있다. 일부 실시 예들에 있어서, 복수의 다이들(315_1~315_3)은 반도체 칩들로 지칭될 수 있다. 복수의 다이들(315_1~315_3) 각각은 BEOL 구조 또는 FEOL 구조를 포함할 수 있다. 구체적으로, 제1 다이(315_1)는 제1 반도체 레이어(315_1a) 및 제2 반도체 레이어(315_1b)를 포함하고, 제2 다이(315_2)는 제3 반도체 레이어(315_2a) 및 제4 반도체 레이어(315_2b)를 포함하며, 제3 다이(315_3)는 제5 반도체 레이어(315_3a) 및 제6 반도체 레이어(315_3b)를 포함할 수 있다. 일부 실시 예들에 있어서, 제2 반도체 레이어(315_1b), 제4 반도체 레이어(315_2b), 제5 반도체 레이어(315_3a)는 메탈 레이어로 지칭될 수 있다.
제1 반도체 레이어(315_1a)는 복수의 제1 TSV들(TSV1)을 포함하고, 제2 반도체 레이어(315_1b)는 복수의 비아들(미도시) 및 복수의 메탈 라인들(미도시)를 포함할 수 있다. 제1 다이(315_1)는 제1 마이크로 범프들(315_4)을 통해 제2 다이(315_2)와 연결될 수 있다. 제3 반도체 레이어(315_2a)는 복수의 제2 TSV들(TSV2)을 포함하고, 제4 반도체 레이어(315_2b)는 복수의 비아들(미도시) 및 복수의 메탈 라인들(미도시)를 포함할 수 있다. 제2 다이(315_2)는 제2 마이크로 범프들(316_4)을 통해 제3 다이(315_3)와 연결될 수 있다. 제5 반도체 레이어(315_3a)는 복수의 비아들(미도시) 및 복수의 메탈 라인들(미도시)를 포함하고, 제6 반도체 레이어(315_3b)는 복수의 제3 TSV들(TSV3)을 포함할 수 있다.
예시적 실시 예에 따른 도 4b에서의 제1 칩 디자인 레벨은 제3 칩(315)의 복수의 다이들(315_1~315_3) 간에 관계에 대응하는 레벨일 수 있다. 복수의 다이들(315_1~315_3) 간의 신호 무결성 및 파워 무결성은 제3 칩(315)의 설계에 있어서 중요한 요소에 해당할 수 있다.
반도체 패키지 디자인 시스템은 복수의 다이들(315_1~315_3)을 각각 연결하는 제3 칩(315)의 구성에 대한 제1 전기적 프로퍼티들을 추출하고, 추출된 제1 전기적 프로퍼티들을 기반으로 제1 칩 디자인 레벨의 특성을 분석할 수 있다. 일 예로, 제1 칩 디자인 레벨의 특성은 복수의 다이들(315_1~315_3) 간의 신호 무결성 및 파워 무결성 중 적어도 하나를 포함할 수 있다. 또한, 일 예로, 제1 전기적 프로퍼티들의 추출을 위한 제3 칩(315)의 구성으로 제1 데이터 경로(DP_1)를 형성하는 복수의 TSV들(TSV1, TSV2, TSV3)(또는, 일부 TSV들), 복수의 비아들(미도시) 및 복수의 메탈 라인들(미도시)을 포함할 수 있다. 다만, 이는 예시적인 실시 예에 불과한 바, 이에 국한되지 않고, 더 다양한 제3 칩(315)의 구성으로부터 제1 전기적 프로퍼티들을 추출할 수 있다.
또한, 도 4b에서의 제2 칩 디자인 레벨은 제3 칩(315)과 PMIC(350), 또는, 제3 칩(315)과 데이터 인터페이스 칩(360) 간의 관계에 대응하는 레벨일 수 있다. 즉, 제3 칩(315)의 복수의 다이들(315_1~315_3)과 PMIC(350) 간의 파워 공급 경로(PSP)를 통한 파워 공급에서 시스템 레벨 파워 무결성은 제3 칩(315)의 설계에 있어서 중요한 요소에 해당할 수 있다. 또한, 제3 칩(315)의 복수의 다이들(315_1~315_3)과 데이터 인터페이스 칩(360) 간의 통신에서의 신호 무결성 및 파워 무결성은 제3 칩(360)의 설계에 있어서 중요한 요소에 해당할 수 있다. 다만, 파워 공급 경로(PSP) 및 제2 데이터 경로(DP_2)는 서술의 편의를 위해 간략하게 도시된 것으로 이에 국한되지 않고, 실제 형성되는 파워 공급 경로(PSP) 및 제2 데이터 경로(DP_2)는 도 4b에 도시된 것과 다를 수 있다.
반도체 패키지 디자인 시스템은 복수의 다이들(315_1~315_3)과 PMIC(350)를 연결하는 연결하는 제3 칩(315)의 구성 또는 복수의 다이들(315_1~315_3)과 데이터 인터페이스 칩(360)을 연결하는 제3 칩(315)의 구성에 대한 제2 전기적 프로퍼티들을 추출하고, 추출된 제2 전기적 프로퍼티들을 기반으로 제2 칩 디자인 레벨의 특성을 분석할 수 있다. 일 예로, 제2 칩 디자인 레벨의 특성은 제3 칩(315)과 PMIC(350) 간의 파워 무결성, 또는, 제3 칩(315)과 데이터 인터페이스 칩(360) 간의 신호 무결성 및 파워 무결성 중 적어도 하나를 포함할 수 있다. 일 예로, 제2 전기적 프로퍼티들의 추출을 위한 제3 칩(315)의 구성은 파워 공급 경로(PSP) 또는 제2 데이터 경로(DP_2)를 형성하는 복수의 TSV들(TSV1~TSV3)(또는, 일부 TSV들), 복수의 비아들(미도시), 복수의 메쉬들(미도시) 및 복수의 인터커넥트 범프들(328)(또는, 일부 인터커넥트 범프들)을 포함할 수 있다. 다만, 이는 예시적인 실시 예에 불과한 바, 이에 국한되지 않고, 더 다양한 제3 칩(315)의 구성으로부터 제2 전기적 프로퍼티들을 추출할 수 있다.
한편, 도시되지는 않았으나, 2.5D 인터포저 및 2.5D 인터포저 상에 수직으로 적층된 복수의 다이들이 구비된 칩을 포함하는 반도체 패키지가 디자인될 수 있으며, 이 때에는, 도 4a 및 도 4b에 도시된 실시 예들이 모두 적용될 수 있으며, 이에 대한 구체적인 내용은 충분히 이해 가능한 바, 이하 생략한다.
도 5는 본 개시의 예시적 실시 예에 따른 칩 디자인 레벨 별 특성을 분석하는 방법을 설명하기 위한 테이블(TB1)이다. 다만, 테이블(TB1)은 본 개시의 사상을 설명하기 위한 일 예에 불과한 바, 이에 국한되지 않고, 다양한 전기적 프로퍼티들을 추출하여, 특성을 분석할 수 있다.
도 5를 참조하면, 반도체 패키지 디자인 시스템은 전기적 프로퍼티들을 기반으로 제1 칩 디자인 레벨(Level-1)의 특성 및 제2 칩 디자인 레벨(Level-2)의 특성을 분석할 수 있다. 구체적으로, 제1 칩 디자인 레벨(Level-1)(예를 들면, 도 4a의 제1 칩(311)과 제2 칩(313) 간에 대응하는 레벨, 또는, 도 4b의 제3 칩(315) 내의 복수의 다이들(315_1~315_3) 간에 대응하는 레벨)의 특성은 신호 무결성(SI) 및 파워 무결성(PI)을 포함할 수 있다. 신호 무결성(SI)을 분석하기 위해 추출되는 제1 전기적 프로퍼티들은 반도체 패키지의 적층 구조(예를 들면, 도 4a의 2.5D 인터포저(320)의 구성 또는 도 4b의 제3 칩(315)의 구성)의 임피던스(Impedance), 스큐(Skew), 반사 손실(Return loss), 삽입 손실(Insertion loss) 및 크로스 토크(X-talk)를 포함할 수 있다. 파워 무결성(PI)을 분석하기 위해 추출되는 제1 전기적 프로퍼티들은 반도체 패키지의 적층 구조(예를 들면, 도 4a의 2.5D 인터포저(320)의 구성 또는 도 4b의 제3 칩(315)의 구성)의 SSN(Simultaneous Switching Noise), DC(Direct Current) 저항치(DC-R), AC(Alternating Current) 임피던스(AC-Z)를 포함할 수 있다.
한편, 제2 칩 디자인 레벨(Level-2) 중 제1 관계(Relation-1)(예를 들면, 도 4a의 제1 칩(311)과 데이터 인터페이스 칩(360) 간에 대응하는 레벨, 또는, 도 4b의 제3 칩(315)과 데이터 인터페이스 칩(360) 간에 대응하는 레벨)에 대응하는 특성은 신호 무결성(SI) 및 파워 무결성(PI)을 포함할 수 있다. 신호 무결성(SI)을 분석하기 위해 추출되는 제2 전기적 프로퍼티들은 반도체 패키지의 적층 구조(예를 들면, 도 4a의 2.5D 인터포저(320)의 구성 또는 도 4b의 제3 칩(315)의 구성)의 캐패시턴스(Capacitance)를 포함할 수 있다. 파워 무결성(PI)을 분석하기 위해 추출되는 제2 전기적 프로퍼티들은 반도체 패키지의 적층 구조(예를 들면, 도 4a의 2.5D 인터포저(320)의 구성 또는 도 4b의 제3 칩(315)의 구성)의 DC 저항치(DC-R) 및 AC 임피던스(AC-Z)를 포함할 수 있다.
제2 칩 디자인 레벨(Level-2) 중 제2 관계(Relation-2)(예를 들면, 도 4a의 제1 칩(311)과 PMIC(350) 간에 대응하는 레벨, 또는, 도 4b의 제3 칩(315)과 PMIC(350) 간에 대응하는 레벨)에 대응하는 특성은 파워 무결성(PI)을 포함할 수 있다. 파워 무결성(PI)을 분석하기 위해 추출되는 제2 전기적 프로퍼티들은 반도체 패키지의 적층 구조(예를 들면, 도 4a의 2.5D 인터포저(320)의 구성 또는 도 4b의 제3 칩(315)의 구성)의 DC 저항치(DC-R) 및 AC 임피던스(AC-Z)를 포함할 수 있다.
도 6은 본 개시의 예시적 실시 예에 따른 반도체 패키지 디자인 시스템의 특성 정보를 생성하는 방법을 설명하기 위한 순서도이다.
도 6을 참조하면, 반도체 패키지 디자인 시스템은 반도체 패키지의 적층 구조의 전기적 프로퍼티들의 값들을 추출할 수 있다(S200). 반도체 패키지 디자인 시스템은 전기적 프로퍼티들의 값들에 각각 대응하는 가중치를 적용할 수 있다(S210). 구체적인 서술을 위해 도 5를 더 참조하면, 반도체 패키지 디자인 시스템은 제1 칩 디자인 레벨(Level-1)의 신호 무결성(SI)을 분석하기 위하여 반도체 패키지의 적층 구조의 삽입 손실(Insertion loss)에 다른 전기적 프로퍼티들보다 더 큰 가중치를 부여할 수 있다. 또한, 반도체 패키지 디자인 시스템은 제2 칩 디자인 레벨(Level-2) 중 제1 관계(Relation-1)에 대응하는 파워 무결성(PI)을 분석하기 위하여 반도체 패키지의 적층 구조의 AC 임피던스(AC-Z)에 다른 전기적 프로퍼티보다 더 큰 가중치를 부여할 수 있다. 다만, 이는 예시적인 실시 예에 불과한 바, 이에 국한되지 않으며, 특성을 분석할 때에, 전기적 프로퍼티들 각각에 다양한 가중치들을 적용할 수 있다. 반도체 패키지 디자인 시스템은 가중치들이 적용된 전기적 프로퍼티들로부터 소정의 칩 디자인 레벨의 특성을 나타내는 특성 정보를 생성할 수 있다(S220).
도 7은 본 개시의 예시적 실시 예에 따른 칩 디자인 레벨 별 특성을 분석하는 방법을 설명하기 위한 테이블(TB2)이다. 다만, 테이블(TB2)은 본 개시의 사상을 설명하기 위한 일 예에 불과한 바, 이에 국한되지 않고, 다양한 물리적 변수들을 통해 전기적 프로퍼티들을 추출할 수 있다.
도 7을 참조하면, 반도체 패키지 디자인 시스템은 반도체 패키지의 적층 구조의 물리적 변수들로부터 각각 대응하는 전기적 프로퍼티들을 추출할 수 있다.
제1 칩 디자인 레벨(Level-1)의 신호 무결성(SI)의 분석을 위한 제1 전기적 프로퍼티들의 추출을 위해 이용되는 물리적 변수들을 이하 살펴본다.
임피던스(Impedance)는 반도체 패키지의 적층 구조의 메탈 라인들(예를 들면, 도 4a의 메탈 라인들(322), 또는, 도 4b의 복수의 반도체 레이어들(315_1b, 315_2b, 315_3a)의 메탈 라인들)의 너비(Width), 높이(Height), 메탈 라인들 간의 공간(Space), 메탈 라인들의 유전율(Dielectric constant)과 같은 물리적 변수들로부터 추출될 수 있다.
스큐(Skew)는 반도체 패키지의 적층 구조의 메탈 라인들(예를 들면, 도 4a의 메탈 라인들(322) 또는 도 4b의 복수의 반도체 레이어들(315_1b, 315_2b, 315_3a)의 메탈 라인들)의 길이(Length), 임피던스(Impedance)(또는, 유전율(Dielectric constant))와 같은 물리적 변수들로부터 추출될 수 있다.
반사 손실(Return loss)는 반도체 패키지의 적층 구조의 메탈 라인들(예를 들면, 도 4a의 메탈 라인들(322) 또는 도 4b의 복수의 반도체 레이어들(315_1b, 315_2b, 315_3a)의 메탈 라인들)의 임피던스(Impedance)와 같은 물리적 변수로부터 추출될 수 있다.
삽입 손실(Insertion loss)는 반도체 패키지의 적층 구조의 메탈 라인들(예를 들면, 도 4a의 메탈 라인들(322) 또는 도 4b의 복수의 반도체 레이어들(315_1b, 315_2b, 315_3a)의 메탈 라인들)의 길이(Length), 임피던스(Impedance), 유전 손실(Dielectric loss)와 같은 물리적 변수들로부터 추출될 수 있다.
크로스 토크(X-talk)는 반도체 패키지의 적층 구조의 메탈 라인들(예를 들면, 도 4a의 메탈 라인들(322) 또는 도 4b의 복수의 반도체 레이어들(315_1b, 315_2b, 315_3a)의 메탈 라인들)의 길이(Length), 메탈 라인들 간의 공간(space), 임피던스(Impedance)와 같은 물리적 변수들로부터 추출될 수 있다.
제1 칩 디자인 레벨(Level-1)의 파워 무결성(PI)의 분석을 위한 제1 전기적 프로퍼티들의 추출을 위해 이용되는 물리적 변수들을 이하 살펴본다.
SSN(Simultaneous Swithing Noise)는 반도체 패키지의 적층 구조에서 발생하는 크로스 토크(X-talk)와 같은 물리적 변수로부터 추출될 수 있다.
DC 저항치(DC-R)는 반도체 패키지의 적층 구조(예를 들면, 도 4a의 2.5D 인터포저(320) 또는 도 4b의 제3 칩(315))의 비아들의 개수(Via No), 비아들의 저항치(Via R), TSV들의 개수(TSV No), TSV들의 저항치(TSV R)와 같은 물리적 변수들로부터 추출될 수 있다.
AC 임피던스(AC-Z)는 반도체 패키지의 적층 구조(예를 들면, 도 4a의 2.5D 인터포저(320) 또는 도 4b의 제3 칩(315))의 TSV들의 개수(TSV No), TSV들의 인덕턴스(TSV L)와 같은 물리적 변수들로부터 추출될 수 있다.
제2 칩 디자인 레벨(Level-2) 중 제1 관계(Relation-1)에 대응하는 신호 무결성(SI)의 분석을 위한 제2 전기적 프로퍼티들의 추출을 위해 이용되는 물리적 변수들을 이하 살펴본다.
캐패시턴스(Capacitance)는 반도체 패키지의 적층 구조(예를 들면, 도 4a의 2.5D 인터포저(320) 또는 도 4b의 제3 칩(315))의 메쉬들의 개수(Mesh No), 메쉬들의 저항치(Mesh R), 메쉬들의 캐패시턴스(Mesh C), TSV들의 개수(TSV No), TSV들의 저항치(TSV R), TSV들의 캐패시턴스(TSV C), 인터커넥트 범프들의 개수(Bump No), 인터커넥트 범프들 간의 피치(Bump Pitch)와 같은 물리적 변수들로부터 추출될 수 있다.
제2 칩 디자인 레벨(Level-2) 중 제1 관계(Relation-1)에 대응하는 파워 무결성(PI)의 분석을 위한 제2 전기적 프로퍼티들의 추출을 위해 이용되는 물리적 변수들을 이하 살펴본다.
DC 저항치(DC-R)는 반도체 패키지의 적층 구조(예를 들면, 도 4a의 2.5D 인터포저(320) 또는 도 4b의 제3 칩(315))의 비아들의 개수(Via No), 비아들의 저항치(Via R), TSV들의 개수(TSV No), TSV들의 저항치(TSV R)와 같은 물리적 변수들로부터 추출될 수 있다.
AC 임피던스(AC-z)는 반도체 패키지의 적층 구조(예를 들면, 도 4a의 2.5D 인터포저(320) 또는 도 4b의 제3 칩(315))의 TSV들의 개수(TSV No), TSV들의 캐패시터스(TSV C), TSV들의 인덕턴스(TSV L)와 같은 물리적 변수들로부터 추출될 수 있다.
제2 칩 디자인 레벨(Level-2) 중 제2 관계(Relation-2)에 대응하는 파워 무결성(PI)의 분석을 위한 제2 전기적 프로퍼티들의 추출을 위해 이용되는 물리적 변수들을 이하 살펴본다.
DC 저항치(DC-R)는 반도체 패키지의 적층 구조(예를 들면, 도 4a의 2.5D 인터포저(320) 또는 도 4b의 제3 칩(315))의 비아들의 개수(Via No), 비아들의 저항치(Via R), TSV들의 개수(TSV No), TSV들의 저항치(TSV R)와 같은 물리적 변수들로부터 추출될 수 있다.
AC 임피던스(AC-z)는 반도체 패키지의 적층 구조(예를 들면, 도 4a의 2.5D 인터포저(320) 또는 도 4b의 제3 칩(315))의 TSV들의 개수(TSV No), TSV들의 인덕턴스(TSV L)와 같은 물리적 변수들로부터 추출될 수 있다.
도 8은 본 개시의 예시적 실시 예에 따른 반도체 패키지 디자인 시스템의 특성 정보를 생성하는 방법을 설명하기 위한 순서도이다.
도 8을 참조하면, 반도체 패키지 디자인 시스템은 반도체 패키지의 적층 구조의 전기적 프로퍼티들 각각에 대응하는 물리적 변수 값들을 획득할 수 있다(S202). 반도체 패키지 디자인 시스템은 물리적 변수 값들에 각각 대응하는 가중치를 적용할 수 있다(S212). 구체적인 서술을 위해 도 8을 더 참조하면, 반도체 패키지 디자인 시스템은 제1 칩 디자인 레벨(Level-1)의 신호 무결성(SI)을 분석하기 위해 이용되는 삽입 손실(Insertion)의 추출을 위하여 메탈 라인들의 길이(Length)에 다른 물리적 변수들보다 더 큰 가중치를 부여할 수 있다. 반도체 패키지 디자인 시스템은 제2 칩 디자인 레벨(Level-2) 중 제1 관계(Relation-1)에 대응하는 신호 무결성(SI)을 분석하기 위해 이용되는 캐패시턴스(Capacitance)의 추출을 위하여 TSV들의 개수(TSV No), 인터커넥트 범프들의 개수(Bump No), 인터커넥트 범프들 간의 피치(Bump Pitch)에 다른 물리적 변수들보다 더 큰 가중치를 부여할 수 있다. 또한, 반도체 패키지 디자인 시스템은 제2 칩 디자인 레벨(Level-2) 중 제1 관계(Relation-1)에 대응하는 파워 무결성(PI)을 분석하기 위해 이용되는 AC 임피던스 (AC-Z)의 추출을 위하여 TSV들의 캐패시턴스(TSV C)에 다른 물리적 변수들보다 더 큰 가중치를 부여할 수 있다. 다만, 이는 예시적인 실시 예에 불과한 바, 이에 국한되지 않으며, 전기적 프로퍼티들을 추출할 때에, 물리적 변수들 각각에 다양한 가중치들을 적용할 수 있다. 반도체 패키지 디자인 시스템은 가중치들이 적용된 물리적 변수들로부터 전기적 프로퍼티들을 추출하고, 추출된 전기적 프로퍼티들을 이용하여 소정의 칩 디자인 레벨의 특성을 나타내는 특성 정보를 생성할 수 있다(S222).
도 9는 본 개시의 예시적 실시 예에 따른 2.5D 인터포저가 구비된 반도체 패키지를 디자인하는 방법을 설명하기 위한 순서도이다.
도 9를 참조하면, 단계 S300에서 디지털 로직(예를 들면, CPU(Central Processing Unit), GPU(Graphic Processing Unit)) 또는 메모리(예를 들면, HBM) 등 같은 반도체 IP(Intellectual Property) 블록을 포함하는 반도체 패키지 디자인에 대한 로직 합성(Logic Synthesis)를 수행할 수 있다. 단계 S310에서 반도체 패키지 디자인에 대한 넷리스트(Netlist)를 생성할 수 있다. 단계 S320에서 반도체 패키지 디자인의 신호, 파워 고려하여 구성들을 배치하고, 각 구성들의 연결을 위한 라우팅을 수행할 수 있다. 단계 S330에서 반도체 패키지 디자인에 대한 넷 리스트 및 레이아웃을 생성할 수 있다. 단계 S340에서 반도체 패키지 디자인으로부터 RC(Resistance Capacitance), 인터커넥트를 추출할 수 있다. 단계 S350에서 반도체 패키지 디자인에 대한 시간에 따라 변화가 없는 전류(I)가 저항(R)에 의해 드랍되는 IRD(IR Drop) 및 시간에 의해 변하는 전압이 임피던스에 의해 드랍되는 DVD(Dynamic Voltage Drop)을 분석할 수 있다. 단계 S360에서 반도체 패키지 디자인에 대한 신호 및 파워를 분석할 수 있다. 단계 S370에서 반도체 패키지 디자인에 대한 DRC(Design Rule Check)/LVS(Library VS Schematic, 연결성 체크)/ESD(Electi Static Discharge, 정전기 방지 회로 체크)/DFM(Design For Manufacturing, 생산(또는, 공정)이 가능한 디자인이 되었는지 체크)를 수행할 수 있다. 이후, 도 1의 단계 S130이 후속될 수 있다.
본 개시의 예시적 실시 예에 따라 단계 S320, 단계 S360 등에서 반도체 패키지의 2.5D 인터포저의 구성의 전기적 프로퍼티들을 추출하여 추출된 전기적 프로퍼티들을 기반으로 반도체 패키지의 특성을 분석하고, 분석된 특성을 반도체 패키지 디자인에 반영할 수 있다. 일 실시 예로, 반도체 패키지의 특성은 신호 무결성 및 파워 무결성 중 적어도 하나를 포함할 수 있다.
도 10은 본 개시의 예시적 실시 예에 따른 수직으로 적층된 복수의 다이들이 구비된 칩을 포함하는 반도체 패키지를 디자인하는 방법을 설명하기 위한 순서도이다.
도 10을 참조하면, 단계 S400에서 디지털 로직 또는 메모리 등과 같은 반도체 IP 블록을 포함하는 반도체 패키지 디자인에 대한 로직 합성을 수행할 수 있다. 단계 S410에서 반도체 패키지 디자인에 대한 넷 리스트를 생성하고, 스태틱 타이밍(static timing) 분석을 위한 타이밍 제약(timing constraints) 요소를 생성할 수 있다. 단계 S420 단계에서 반도체 패키지 디자인의 신호, 파워, EMI(ElectroMagnetic Interference) 및 온도를 고려하여 구성들을 배치할 수 있다. 단계 S430에서 온도 기반 클록 트리를 합성하고, 반도체 패키지 디자인의 구성들의 연결을 위한 라우팅을 수행할 수 있다. 단계 S440에서 반도체 패키지 디자인에 대한 넷 리스티 및 레이아웃을 생성할 수 있다. 단계 S450에서 반도체 패키지 디자인으로부터 RC, 인터커넥트를 추출할 수 있다. 단계 S460에서 반도체 패키지 디자인에 대한 STA(Static Timing Analysis), 글리치 노이즈(Glitch noise), IRD, DVD 및 EM(Electro Migration)(전류에 의해 파워/신호 라우팅이 열화되는 현상) 및 지터(Jitter)를 분석(또는, 체크)할 수 있다. 단계 S470에서 반도체 패키지 디자인에 대한 신호, 파워 및 온도를 분석할 수 있다. 단계 S480에서 반도체 패키지 디자인에 대하여 TSV 기반 DRC, LVS, ESD, DFM을 수행할 수 있다. 이후, 도 1의 단계 S130이 후속될 수 있다.
본 개시의 예시적 실시 예에 따라 단계 S420, 단계 S470 등에서 반도체 패키지의 수직으로 적층된 복수의 다이들이 구비된 칩의 구성의 전기적 프로퍼티들을 추출하여 추출된 전기적 프로퍼티들을 기반으로 반도체 패키지의 특성을 분석하고, 분석된 특성을 반도체 패키지 디자인에 반영할 수 있다. 일 실시 예로, 반도체 패키지의 특성은 신호 무결성 및 파워 무결성 중 적어도 하나를 포함할 수 있다.
도 11은 본 개시의 예시적 실시 예에 따른 반도체 패키지 디자인 방법을 설명하기 위한 순서도이다.
도 11을 참조하면, 단계 S500에서 반도체 패키지에 대한 디자인을 수행할 수 있다. 단계 S510에서 반도체 패키지의 적층 구조에 대한 복수의 전기적 프로퍼티들을 추출할 수 있다. 단계 S520에서 추출된 전기적 프로퍼티들을 기반으로 반도체 패키지의 적층 구조에 대하여 칩 디자인 레벨 별 신호 무결성(SI)/파워 무결성(PI)을 분석할 수 있다. 단계 S530에서 신호 무결성(SI) 또는 파워 무결성(PI)이 소정의 사인-오프 조건에 만족하는지 여부를 판별할 수 있다. 단계 S530이 'NO'인 때에, 단계 S500에서 반도체 패키지에 대한 디자인을 다시 수행할 수 있으며, 이 때에, 단계 S520에서의 분석 결과가 디자인에 반영될 수 있다. 단계 S530이 'Yes'인 때에, 다음 디자인 단계를 수행할 수 있다.
이와 같이, 본 개시의 예시적 실시 예에 따른 반도체 패키지 디자인 방법은 반도체 패키지의 적층 구조의 특성을 분석하고, 분석 결과를 디자인에 피드백으로 바로 적용함으로써 효율적이고, 신속하게 향상된 성능을 갖는 반도체 패키지를 디자인할 수 있는 효과가 있다.
도 12는 본 개시의 예시적 실시 예에 따른 반도체 패키지 제조 장치(1000)를 나타내는 블록도이다.
도 12를 참조하면, 반도체 패키지 제조 장치(1000)는 도 1 내지 도 11에서 서술한 실시 예들이 적용된 반도체 패키지 디자인 시스템(1100) 및 반도체 패키지 제조 시스템(1200)을 포함할 수 있다. 반도체 패키지 디자인 시스템(1100)은 분석기(1110)를 포함하고, 분석기(1110)는 신호 무결성(SI)/파워 무결성(PI) 분석 모듈(1112)을 포함할 수 있다. 분석기(1110)는 SI/PI 분석 모듈(1112)을 통해 반도체 패키지의 적층 구조의 전기적 프로퍼티들을 추출하고, 이를 기반으로 상기 적층 구조의 신호 무결성 또는 파워 무결성을 분석할 수 있다. 반도체 패키지 디자인 시스템(1100)은 분석 결과를 반도체 패키지 디자인에 반영함으로써 적층 구조의 최적화된 반도체 패키지를 디자인할 수 있다. 반도체 패키지 제조 시스템(1200)은 반도체 패키지 디자인 시스템(1100)이 ??력한 최종 레이아웃에 따라 반도체 패키지를 제조할 수 있다. 일부 실시 예들에 있어서, 반도체 패키지 디자인 시스템(1100)은 반도체 패키지 제조 장치(1000)에 임베디드(embeded)될 수 있으며, 반도체 패키지 디자인 시스템(1100)과 반도체 패키지 제조 시스템(1200)은 서로 상호 작용하면서 반도체 패키지를 제조할 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 반도체 패키지 디자인 시스템이 적용된 컴퓨팅 시스템(2000)을 나타내는 블록도이다. 이하에서는, 도 1 내지 도 11에 서술된 실시 예들에 따른 반도체 패키지 디자인 시스템이 소프트웨어 등으로 구현되어 컴퓨팅 시스템(2000)에 적용된 예를 나타낸다.
도 13을 참조하면, 컴퓨팅 시스템(2000)은 스토리지(2100), 중앙처리장치(2200), 사우스 브릿지(2300), 노스 브릿지(2400), AGP(Accelerated Graphics Port) 장치(2500), 메인 메모리(2600), 키보드 컨트롤러(2700) 및 프린터 컨트롤러(2800)를 포함할 수 있다.
중앙처리장치(2200), AGP 장치(2500) 및 메인 메모리(2600)는 노오스 비리지(2400)에 접속될 수 있다. AGP 장치(2500)는 3차원 그래픽 표현을 빠르게 구현할 수 있도록 하는 버스 규격일 수 있으며, AGP 장치(2500)에는 모니터 이미지를 재생하는 비디오 카드 등이 포함될 수 있다. 중앙처리장치(2200)는 컴퓨팅 시스템(2000)의 구동에 필요한 각종 연산을 수행하고, 또한, 운영체제 및 응용 프로그램을 실행할 수 있다. 메인 메모리(2600)는 스토리지(2100)로부터 중앙처리장치(2200)의 동작을 수행하는데 필요한 데이터를 로딩하여 저장할 수 있다. 이러한 메인 메모리(2600)는 DRAM(Random Access Memory)으로 구현될 수 있으나, 본 개시는 이에 제한되는 것은 아니다.
스토리지(2100), 키보드 컨트롤러(2700), 프린터 컨트롤러(2800) 및 각종 주변 장치들(미도시) 등은 사우스 브릿지(2300)에 접속될 수 있다. 스토리지(2100)는 데이터 등을 저장하는 대용량 데이터 저장 장치로서 컴퓨터로 판독 가능한 기록 매체로 구현될 수 있으나, 본 개시는 이러한 예시에 제한되는 것은 아니다.
본 개시의 예시적 실시 예에 따른 스토리지(2100)에는 레이아웃 생성 모듈(2110), 추출 모듈(2120), 특성 분석 모듈(2130), 리뷰 모듈(2140) 및 라이브러리(2150)가 저장될 수 있다. 중앙처리장치(2200)는 스토리지(2100)로부터 레이아웃 생성 모듈(2110), 추출 모듈(2120), 특성 분석 모듈(2130), 리뷰 모듈(2140) 및 라이브러리(2150)를 리드하여 반도체 패키지 디자인을 수행할 수 있다. 이에 대한 구체적인 내용은 도 1 내지 도 11에서 서술한 바, 이하 생략한다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 제1 칩, 제2 칩, 2.5D(Dimension) 인터포저(interposer), 패키지 기판(package substrate) 및 보드(board)를 포함하는 반도체 패키지에 대한 디자인 방법에 있어서,
    디자인 정보를 기반으로 상기 패키지 기판 상의 2.5D 인터포저, 상기 2.5D인터포저 상에 각각 배치된 제1 칩 및 제2 칩을 포함하는 레이아웃을 생성하는 단계;
    상기 레이아웃으로부터 상기 제1 칩과 상기 제2 칩 간의 신호 무결성(signal integrity) 및 파워 무결성(power integrity)을 분석하는 단계;
    상기 레이아웃으로부터 상기 제1 칩과 상기 보드 상의 적어도 하나의 제3 칩간의 신호 무결성 또는 파워 무결성을 분석하는 단계; 및
    상기 분석 결과를 기반으로 상기 레이아웃을 수정할지 여부를 결정하는 단계를 포함하는 디자인 방법.
  2. 제1항에 있어서,
    상기 제1 칩과 상기 제2 칩간의 상기 신호 무결성 및 상기 파워 무결성을 분석하는 단계는,
    상기 2.5D 인터포저의 구성에 대한 제1 전기적 프로퍼티들(electrical property)을 추출하는 단계; 및
    추출된 상기 제1 전기적 프로퍼티들을 이용하여 상기 신호 무결성 및 상기 파워 무결성을 생성하는 단계를 더 포함하는 것을 특징으로 하는 디자인 방법.
  3. 제2항에 있어서,
    상기 2.5D 인터포저의 구성은,
    복수의 TSV(Through Silicon Via)들, 복수의 비아(via)들 및 복수의 메탈 라인들을 포함하는 것을 특징으로 하는 디자인 방법.
  4. 제2항에 있어서,
    상기 제1 칩과 상기 제2 칩간의 상기 신호 무결성 및 상기 파워 무결성을 생성하는 단계는,
    추출된 상기 제1 전기적 프로퍼티들로부터 상기 제1 칩과 상기 제2 칩간의 통신을 위한 상기 2.5D 인터포저의 제1 구성의 임피던스(impedance), 스큐(skew), 반사 손실(return loss), 삽입 손실(insertion loss) 및 크로스 토크(cross talk; X-talk) 중 적어도 하나를 이용하여 상기 신호 무결성을 생성하는 단계; 및
    추출된 상기 제1 전기적 프로퍼티들로부터 상기 제1 칩과 상기 제2 칩에 파워를 공급하기 위한 상기 2.5D 인터포저의 제2 구성의 SSN(Simultaneous Switching Noise), 저항치(resistance) 및 임피던스 중 적어도 하나를 이용하여 상기 파워 무결성을 생성하는 단계를 더 포함하는 것을 특징으로 하는 디자인 방법.
  5. 제1항에 있어서,
    상기 제1 칩과 상기 적어도 하나의 제3 칩간의 상기 신호 무결성 또는 상기 파워 무결성을 분석하는 단계는,
    상기 2.5D 인터포저의 구성에 대한 제2 전기적 프로퍼티들을 추출하는 단계; 및
    추출된 상기 제2 전기적 프로퍼티들을 이용하여 상기 신호 무결성 또는 상기 파워 무결성을 생성하는 단계를 더 포함하는 것을 특징으로 하는 디자인 방법.
  6. 제5항에 있어서,
    상기 2.5D 인터포저의 구성은,
    복수의 TSV들, 복수의 비아들, 복수의 메쉬(Mesh)들 및 상기 패키지 기판과의 연결을 위한 복수의 범프(bump)들을 포함하는 것을 특징으로 하는 디자인 방법.
  7. 제5항에 있어서,
    상기 상기 신호 무결성 또는 상기 파워 무결성을 생성하는 단계는,
    추출된 상기 제2 전기적 프로퍼티들로부터 상기 제1 칩과 상기 제3 칩 간의 통신을 위한 상기 2.5D 인터포저의 제1 구성의 캐패시턴스 또는 삽입 로스를 이용하여 상기 신호 무결성을 생성하는 단계를 더 포함하는 것을 특징으로 하는 디자인 방법.
  8. 제5항에 있어서,
    상기 신호 무결성 또는 상기 파워 무결성을 생성하는 단계는,
    추출된 상기 제2 전기적 프로퍼티들로부터 상기 제3 칩에서 상기 제1 칩으로 파워를 공급하기 위한 상기 2.5D 인터포저의 제2 구성의 저항치 및 임피던스 중 적어도 하나를 이용하여 상기 파워 무결성을 생성하는 단계를 더 포함하는 것을 특징으로 하는 디자인 방법.
  9. 제1항에 있어서,
    상기 레이아웃을 수정할지 여부를 결정하는 단계는,
    상기 분석 결과가 사인-오프 조건(sign-off condition)을 만족하지 못하는 때에, 상기 레이아웃을 수정할 것을 결정하는 단계; 및
    상기 분석 결과를 기반으로 상기 디자인 정보를 수정하는 단계를 더 포함하는 것을 특징으로 하는 디자인 방법.
  10. 제9항에 있어서,
    상기 레이아웃을 생성하는 단계는,
    수정된 상기 디자인 정보를 기반으로 상기 레이아웃을 재생성하는 단계를 더 포함하는 것을 특징으로 하는 디자인 방법.
  11. 수직으로 적층된 복수의 다이들이 구비된 제1 칩, 패키지 기판 및 보드를 포함하는 반도체 패키지에 대한 디자인 방법에 있어서,
    상기 패키지 기판 상의 상기 제1 칩을 포함하는 레이아웃을 생성하는 단계;
    상기 레이아웃으로부터 상기 제1 칩의 상기 복수의 다이들 간의 신호 무결성 및 파워 무결성을 분석하는 단계;
    상기 레이아웃으로부터 상기 제1 칩과 상기 보드 상의 적어도 하나의 제2 칩간의 신호 무결성 또는 파워 무결성을 분석하는 단계; 및
    상기 분석 결과를 기반으로 상기 레이아웃을 수정하는 단계를 포함하는 디자인 방법.
  12. 제11항에 있어서,
    상기 복수의 다이들 간의 신호 무결성 및 파워 무결성을 분석하는 단계는,
    상기 제1 칩의 구성에 대한 제1 전기적 프로퍼티들을 추출하는 단계; 및
    추출된 상기 제1 전기적 프로퍼티들을 이용하여 상기 신호 무결성 및 상기 파워 무결성을 생성하는 단계를 더 포함하는 것을 특징으로 하는 디자인 방법.
  13. 제12항에 있어서,
    상기 제1 칩의 구성은,
    상기 복수의 다이들 각각에 대응하는 복수의 TSV들, 복수의 비아들 및 복수의 메탈 라인들을 포함하는 것을 특징으로 하는 디자인 방법.
  14. 제12항에 있어서,
    상기 복수의 다이들 간의 신호 무결성 및 파워 무결성을 분석하는 단계는,
    추출된 상기 제1 전기적 프로퍼티들로부터 상기 복수의 다이들 간의 통신을 위한 상기 제1 칩의 제1 구성의 임피던스, 스큐, 반사 손실, 삽입 손실 및 크로스 토크 중 적어도 하나를 이용하여 상기 신호 무결성을 생성하는 단계; 및
    추출된 상기 제1 전기적 프로퍼티들로부터 상기 복수의 다이들에 파워를 공급하기 위한 상기 제1 칩의 제2 구성의 SSN, 저항치 및 임피던스 중 적어도 하나를 이용하여 상기 파워 무결성을 생성하는 단계를 더 포함하는 것을 특징으로 하는 디자인 방법.
  15. 제11항에 있어서,
    상기 제1 칩과 상기 적어도 하나의 제2 칩간의 상기 신호 무결성 또는 상기 파워 무결성을 분석하는 단계는,
    상기 제1 칩의 구성에 대한 제2 전기적 프로퍼티들을 추출하는 단계; 및
    추출된 상기 제2 전기적 프로퍼티들을 이용하여 상기 신호 무결성 또는 상기 파워 무결성을 생성하는 단계를 더 포함하는 것을 특징으로 하는 디자인 방법.
  16. 제15항에 있어서,
    상기 신호 무결성 또는 상기 파워 무결성을 생성하는 단계는,
    추출된 상기 제2 전기적 프로퍼티들로부터 상기 복수의 다이들 각각과 상기 제2 칩간의 통신을 위한 상기 제1 칩의 제1 구성의 캐패시턴스 또는 삽입 로스를 이용하여 이용하여 상기 신호 무결성을 생성하는 단계를 더 포함하는 것을 특징으로 하는 디자인 방법.
  17. 제15항에 있어서,
    상기 신호 무결성 또는 상기 파워 무결성을 생성하는 단계는,
    추출된 상기 제2 전기적 프로퍼티들로부터 상기 복수의 다이들 각각에 파워를 공급하기 위한 상기 제1 칩의 제2 구성의 저항치 및 임피던스 중 적어도 하나를 이용하여 상기 파워 무결성을 생성하는 단계를 더 포함하는 것을 특징으로 하는 디자인 방법.
  18. 제11항에 있어서,
    상기 레이아웃을 생성하는 단계는,
    상기 제1 칩의 상기 복수의 다이들 각각의 온도 파라미터, 소모 전력 파라미터 및 노이즈 파라미터 중 적어도 하나를 기반으로 정해진 위치에 따라 상기 복수의 다이들을 적층하는 단계를 더 포함하는 것을 특징으로 하는 디자인 방법.
  19. 제1 칩, 제2 칩, 2.5D 인터포저, 패키지 기판 및 보드를 포함하는 반도체 패키지를 디자인하기 위한 디자인 시스템에 있어서,
    상기 패키지 기판 상의 2.5D 인터포저, 상기 2.5D 인터포저 상에 각각 배치된 제1 칩 및 제2 칩을 포함하는 제1 레이아웃을 생성하는 레이아웃 생성 모듈;
    상기 제1 레이아웃으로부터 상기 2.5D 인터포저의 구성에 대한 제1 전기적 프로퍼티들 및 제2 전기적 프로퍼티들을 추출하는 추출 모듈;
    추출된 상기 제1 전기적 프로퍼티들을 기반으로 상기 제1 칩과 상기 제2 칩간의 신호 무결성 및 파워 무결성을 분석하고, 추출된 상기 제2 전기적 프로퍼티들을 기반으로 상기 제1 칩과 상기 보드 상의 적어도 하나의 제3 칩간의 신호 무결성 또는 파워 무결성을 분석하는 특성 분석 모듈; 및
    상기 분석 결과를 기반으로 상기 제1 레이아웃을 수정하는 검토 모듈을 포함하는 디자인 시스템.
  20. 제19항에 있어서,
    상기 반도체 패키지는, 수직으로 적층된 복수의 다이들이 구비된 제4 칩을 더 포함하고,
    상기 레이아웃 생성 모듈은, 상기 패키지 기판 상의 상기 제4 칩을 포함하는 제2 레이아웃을 생성하고,
    상기 추출 모듈은, 상기 제2 레이아웃으로부터 상기 제4 칩의 상기 복수의 다이들의 구성에 대한 제3 전기적 프로퍼티들 및 제4 전기적 프로퍼티들을 추출하고,
    상기 특성 분석 모듈은, 추출된 상기 제3 전기적 프로퍼티들을 기반으로 상기 제1 칩의 상기 복수의 다이들 간의 신호 무결성 및 파워 무결성을 분석하고, 추?x된 상기 제4 전기적 프로퍼티들을 기반으로 상기 제3 칩간의 신호 무결성 또는 파워 무결성을 분석하며,
    상기 검토 모듈은, 상기 제2 레이아웃에 대응하는 상기 분석 결과를 기반으로 상기 제2 레이아웃을 수정하는 것을 특징으로 하는 디자인 시스템.
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