JP4591693B2 - 解析方法、解析装置およびプログラム - Google Patents

Description

本発明は、集積回路（ＬＳＩ：Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップから中間基板を経由してプリント配線基板までの伝送路を設計する際に予め行う解析のための方法、解析装置、およびその方法をコンピュータに実行させるためのプログラムに関するものである。

近年のＬＳＩ技術の発展と伴い、ＬＳＩチップの高速動作性能を生かす設計がＣＡＥ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｅｎｇｉｎｅｅｒｉｎｇ）技術を用いて行われている。３次元モデルをマックスウェルの方程式を解く電磁界シミュレータが実用化されている。例えば、特許文献１の第４図に示す従来の等価回路の決定方法では、ＬＳＩチップを搭載したパッケージのリードピンがボード（プリント配線基板）に実装をされた状態でインダクタンスＬと接地容量Ｃで回路モデルとし、これを電磁界シミュレータに求めたＳパラメータに一致するようにフィッティングをかける方法を用いて１ＧＨｚから６ＧＨｚの設計モデルを得ている。

一方、ＬＳＩの微細化に伴い、その入出力信号のピン数の多い高速多ピンＬＳＩ実装の一種として、フリップチップ（以下、ＦＣと表記する）−ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ Ｐａｃｋａｇｅｓ）が用いられている。

図１７はＦＣ−ＢＧＡの一構成例を示す外観斜視図である。図１７に示すように、ＦＣ−ＢＧＡは、ＦＣ−ＢＧＡは、ＬＳＩチップ８００と、プリント配線基板８１０と、ＬＳＩチップ８００からプリント配線基板８１０への信号線を中継するための中間基板となるインタポーザ８２０とを有する。パッケージされたＬＳＩチップ８００およびインタポーザ８２０がプリント配線基板上に搭載される。

図１８は図１７に示したＦＣ−ＢＧＡの要部透視図である。

図１８では、ＦＣ−ＢＧＡは、ＬＳＩチップ８００と、プリント配線基板８１０と、ＬＳＩチップ８００からプリント配線基板８１０への信号線を中継するための中間基板となるインタポーザ８２０とを有する。ＬＳＩチップ８００とインタポーザ８２０はＦＣバンプ（不図示）を介して電気的に接続され、インタポーザ８２０とプリント配線基板８１０は半田ボール８２２を介して電気的に接続されている。ＬＳＩチップ８００の電極パッドは、インタポーザ８２０のインタポーザ内伝送路８２４およびビア８３０を介して半田ボール８２２に電気的に接続されている。半田ボール８２２はプリント配線基板８１０の表面に設けられたパッド（不図示）を介してプリント基板内伝送路８４０と電気的に接続されている。

このＦＣ−ＢＧＡにおいては、ＬＳＩチップ８００内の配線ピッチとプリント配線基板８１０内の配線ピッチとが約３桁も異なる。そのため、ＦＣ−ＢＧＡの実装設計時において、ＬＳＩチップ８００の電極パッドのピッチとプリント配線基板８１０のパッドのピッチとのスケールの違いを吸収するインタポーザ８２０が設計上重要となる。

図１９（ａ）は図１７に示したインタポーザの断面模式図であり、図１９（ｂ）は解析のための等価回路を示す。

図１９（ａ）に示すように、インタポーザは、ＬＳＩチップ８００の電極パッドと接続するためのＦＣパッド８５０と半田ボールを接続するためのＢＧＡランド８５２との間に、第１ビア８３１、インタポーザ内伝送路８２６、第２ビア８３２、第３ビア８３３、第４ビア８３４、中継配線８２７および第５ビア８３５が順に接続されている。図１９（ａ）に示すように、このインタポーザは導体層が多層の構造である。以下では、異なる導体層同士をインタポーザの基板面に対して垂直方向に接続する接続部を層間接続部と称する。ＦＣパッド８５０をポート１に置き換え、ＢＧＡランド８５２をポート２に置き換える。そして、図１９（ｂ）に示すように、第１ビア８３１から第５ビア８３５にその解析のための回路定数を適用し、各ビアを回路モデルで表す。また、インタポーザ内伝送路８２６および中継配線８２７にＳパラメータをあてはめ、伝送路および配線をＳパラメータモデルで表す。このようにして、回路モデルやＳパラメータモデルを用いて電磁界解析を行う。なお、ここでは、回路モデルとＳパラメータモデルとを混在させている。以下では、回路モデルやＳパラメータモデルを解析用モデルと称する。
特開平８−５１１３４号公報（第３〜４頁、第４図）

しかしながら、この特許文献１に開示された等価回路の決定方法だけでは、いくつかの問題がある。

第１の問題点は、ＣＡＥの設計モデルが高周波領域（ＧＨｚ領域）での電気特性が表現できず、設計時点での直流から高周波までの高速性能確保ができないことである。特にデジタルＬＳＩでは高速化のため配線は広帯域伝送路として、より高周波領域までの特性が求められる。こうした高速多ピンＬＳＩの設計は、高周波特性を重視したモデルを生成するには、図１８に示したような３次元電磁界解析方法で生成する必要がある。しかし、この方法を適用するにはモデル規模が大きく、端子数の多い場合は計算機資源でまかないきれず、部分的なモデルを生成するにとどまる。特許文献１では、リードピンとボードという部分的な特性モデルであり、示されているピン数から数ピンレベルの電磁界解析を含む方法である。

このように、高周波特性を優先した場合の従来モデルでは、数ピンレベルの特性解析が可能であり、多ピンＬＳＩ全体をモデル化することはできないから、特定ピンのみを表現したモデル生成、動作解析を行わざるを得ない。つまり、高周波特性を表現したモデルは、規模が大きく多ピン化モデルができず、実装設計（ＬＳＩチップ〜インタポーザ〜プリント配線基板にかけての動作保証設計）に利用できない。そればかりか、この特定ピンモデルは全体からどの部分をどのように切り出すかは設計者で行われ、その設計者のスキルによって高周波特性の検証精度が異なるモデルとなっていた。

一方、ＬＳＩチップ〜インタポーザ〜プリント配線基板に至るまでの全体を、図１９に示した解析用モデルで表現すると多ピンモデルを所定の計算機資源で解析が可能となるが、図１９に示した解析用モデルではＧＨｚ領域での高周波特性が表現できず性能保証は困難である。すなわち、高周波特性とＬＳＩチップ〜インタポーザ〜プリント配線基板に至るまでの全体特性を把握し、かつ多ピン設計に使えるモデルを生成することができなかった。

第２の問題点は、高速多ピンＬＳＩの高周波特性の確認が、物（パッケージングされたＬＳＩ）を作りボードに載せて実測して得たデータを基に行っていることある。具体的には、製品仕様を決め、高周波ＬＳＩ設計、チップ製造、パッケージ組立、検査が一通り終わって、ボードに搭載し測定して結果を得た後、再度、設計、製造、検査を繰り返し、製品生産に移行するという手順を踏んでいた。そのため、測定で得られたデータを蓄積し設計モデルに反映させることに多大な時間と費用がかかっていた。

本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、高速多ピンのＬＳＩ実装の設計に関する高周波特性の解析を可能にした解析方法、解析装置およびプログラムを提供することを目的とする。

上記目的を達成するための本発明の解析方法は、集積回路チップとプリント配線基板と該集積回路チップおよび該プリント配線基板の間に設けられたインタポーザとを含む集積回路実装基板の伝送路を設計するための解析方法であって、
前記伝送路に対して、異なる導体層を電気的に接続する接続部と信号伝播方向に前記導体層の断面が均一な連続部との境界を決めるための基準データが記述され、前記接続部を含む分割モデルの領域を示す範囲として、該接続部の境界壁からの距離が前記伝送路の誘電体の厚みの２分の１を最小値とし、該接続部の境界壁からの距離が該分割モデルに隣接する連続部の伝送路の中心までを最大値とする情報が格納された基準データファイルと、該接続部または該連続部を含む分割モデルに対応する解析用モデルの情報が記述された分割モデルファイルとを準備するステップと、
前記集積回路チップから前記インタポーザを介して前記プリント配線基板までに至る一連の伝送路の接続情報が入力されると、前記接続部を抽出する接続部抽出ステップと、
前記基準データファイルを参照し、前記一連の伝送路に対して前記接続部と前記連続部とに分割する境界決定ステップと、
前記分割モデルファイルを参照し、前記接続部または前記連続部を含む分割モデル毎に前記解析用モデルの情報を読み出して、該解析用モデルの情報を含む分割モデルを生成する分割モデル生成ステップと、
前記解析用モデルの情報を合成し、合成した解析用モデルで電気的特性の解析を行う合成解析ステップと、
を有するものである。

一方、上記目的を達成するための本発明の解析装置は、集積回路チップとプリント配線基板と該集積回路チップおよび該プリント配線基板の間に設けられたインタポーザとを含む集積回路実装基板の伝送路を設計するための解析装置であって、
前記伝送路に対して、異なる導体層を電気的に接続する接続部と信号伝播方向に前記導体層の断面が均一な連続部との境界を決めるための基準データが記述され、前記接続部を含む分割モデルの領域を示す範囲として、該接続部の境界壁からの距離が前記伝送路の誘電体の厚みの２分の１を最小値とし、該接続部の境界壁からの距離が該分割モデルに隣接する連続部の伝送路の中心までを最大値とする情報が格納された基準データファイルと、該接続部または該連続部を含む分割モデルに対応する解析用モデルの情報が記述された分割モデルファイルとが格納された記憶部と、
前記集積回路チップから前記インタポーザを介して前記プリント配線基板までに至る一連の伝送路の接続情報が入力されると、前記接続部を抽出し、前記基準データファイルを参照して該一連の伝送路に対して該接続部と前記連続部とに分割し、前記分割モデルファイルを参照して該接続部または該連続部を含む分割モデル毎に前記解析用モデルの情報を読み出して、該解析用モデルの情報を含む分割モデルを生成し、前記解析用モデルの情報を合成した解析用モデルで電気的特性の解析を行う制御部と、
を有する構成である。

また、上記目的を達成するための本発明のプログラムは、集積回路チップとプリント配線基板と該集積回路チップおよび該プリント配線基板の間に設けられたインタポーザとを含む集積回路実装基板の伝送路を設計するための解析方法をコンピュータに実行させるためのプログラムであって、
前記伝送路に対して、異なる導体層を電気的に接続する接続部と信号伝播方向に前記導体層の断面が均一な連続部との境界を決めるための基準データが記述され、前記接続部を含む分割モデルの領域を示す範囲として、該接続部の境界壁からの距離が前記伝送路の誘電体の厚みの２分の１を最小値とし、該接続部の境界壁からの距離が該分割モデルに隣接する連続部の伝送路の中心までを最大値とする情報が格納された基準データファイルと、該接続部または該連続部を含む分割モデルに対応する解析用モデルの情報が記述された分割モデルファイルとを格納するステップと、
前記集積回路チップから前記インタポーザを介して前記プリント配線基板までに至る一連の伝送路の接続情報が入力されると、前記接続部を抽出する接続部抽出ステップと、
前記基準データファイルを参照し、前記一連の伝送路に対して前記接続部と前記連続部とに分割する境界決定ステップと、
前記分割モデルファイルを参照し、前記接続部または前記連続部を含む分割モデル毎に前記解析用モデルの情報を読み出して、該解析用モデルの情報を含む分割モデルを生成する分割モデル生成ステップと、
前記解析用モデルの情報を合成し、合成した解析用モデルで電気的特性の解析を行う合成解析ステップと、
を前記コンピュータに実行させるものである。

本発明では、一連の伝送路が連続部を含む分割モデルと接続部を含む分割モデルとに分割され、分割モデルに対応した解析用モデルの情報で解析が行われるため、より実際の実装構造に合った解析がなされる。

本発明によれば、より小さな分割モデルを用意しこれを接続して合成モデルとして全体を記述することにより、全体を電磁界解析モデルとして生成する場合と比較して短時間で解析が可能となる。また、各分割したモデル間の接続部分での高周波特性精度が確保できるだけでなく、分割モデルをつないだ後の実装構造全体で周波数特性精度が確保できる。よって、ＬＳＩチップ〜インタポーザ〜プリント配線基板に至るまでの全体での動作検証が短時間でできる。

本発明のＬＳＩ実装設計方法は、ＬＳＩチップからインタポーザを経由してプリント回路基板に至るまでの一連の伝送路において、解析用のモデルに分割するための切り出し方に特徴を有するものである。

はじめに、ＬＳＩ実装設計の際に予め行う解析対象となる構成について説明する。図１はＦＣ−ＢＧＡの一構成例を示す要部断面図である。

図１に示すように、ＦＣ−ＢＧＡは、ＬＳＩチップ１１０と、インタポーザ１１１と、プリント配線基板１１２とを有する。ＬＳＩチップ１１０には、インタポーザ１１１の伝送路と接続するためのＦＣバンプ１７が設けられ、ＦＣバンプ１７はＬＳＩグローバル配線１５を介してＬＳＩ内伝送路４１と接続されている。インタポーザ１１１には、ＦＣバンプ１７に接続されたインタポーザ内伝送路と、ビア１６と、半田ボール１８ａ〜１８ｃとが設けられている。ビア１６と半田ボール１８ａは中継配線４３で接続されている。なお、半田ボール１８ａは図２の切断面にあるが、符号１８ｂ、１８ｃに示す半田ボールは、図２の切断面にはなく、図面の垂直方向の奥側にある。

プリント配線基板１１２には、半田ボール１８ａに接続されたプリント基板内伝送路４６と、プリント基板内伝送路４６のインピーダンスを小さくするための接地配線４７とが設けられている。

次に、解析のために、図１に示したＦＣ−ＢＧＡをモデルに分割する方法を説明する。

図２（ａ）、（ｂ）は図１に示したＦＣ−ＢＧＡを解析用に複数のモデルに分割した例を示す図である。図２に示す破線は分割のための切り出し線である。

ＬＳＩチップ１１０からプリント配線基板１１２までの一連の伝送路を考えたとき、パターンに段差を含まない連続部と、半田ボールやビアなどの接続部とに分割する。以下では、複数に分割された各部位を分割モデルと称する。図２（ａ）、（ｂ）に示すように、両方に共通して、ＬＳＩチップ１１０とインタポーザ１１１との接続部を含む分割モデル１１と、インタポーザ１１１とプリント配線基板１１２との接続部を含む分割モデル１３とを設けている。また、ＬＳＩチップ１１０内のＬＳＩ内伝送路４１を連続部の分割モデル１０とし、プリント配線基板１１２のプリント基板伝送路４６を連続部の分割モデル１４としている。

一方、分割モデル１１と分割モデル１３の間は、図２（ａ）と図２（ｂ）とで以下のように異なっている。図２（ａ）では、分割モデル１１と分割モデル１３とが隣接し、これらの境界がインタポーザ内第１伝送路４２の中心付近に設けられている。図２（ｂ）では、分割モデル１１と分割モデル１３の間に、インタポーザ内第１伝送路４２の一部を連続部とする分割モデル１０１を設けられている。

上述したように、図２（ａ）と図２（ｂ）とでは、分割モデルの切り出し方が異なっている。分割モデルの境界の決め方は、電界強度が均一となるＴＥＭ（Ｔｒａｎｓｖｅｒｓｅ Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ）モードの中間としている。したがって分割モデルの境界には範囲があり、分割モデル１１と分割モデル１３との境界でその範囲を図２（ａ）と図２（ｂ）に示した。このような分割モデルの境界を決めるための基準データが記述されたものを基準データファイルと称する。

図３は分割モデルの基準データファイルの一例を示す表である。図３の列項目は隣接する分割モデル間の境界を示す。

図３の表には、隣接する２つの分割モデルのそれぞれの切り出し方として、最大と最小の２通りの場合が示されている。図３に示すチップ方向は図２（ａ）、（ｂ）に向かって左方向を意味し、基板方向は図２（ａ）、（ｂ）に向かって右方向であり、ＬＳＩチップ１１０から離れる方向を示す。以下に、図２（ａ）および図２（ｂ）のそれぞれの場合について図３に示す表を用いて説明する。

図２（ａ）に示したＦＣ−ＢＧＡでは、図３の表を参照すると、「分割モデル１１／分割モデル１０１」の境界を右方向の最大値にしている。そのため、図２（ａ）に示した分割モデル１１の右端はインタポーザ内第１伝送路４２の半分の位置にまで達している。また、「分割モデル１０１／分割モデル１３」の境界を左方向の最大値にしている。そのため、図２（ａ）に示した分割モデル１３の左端はインタポーザ内第１伝送路４２の半分の位置にまで達している。その結果、図２（ａ）の場合には、分割モデル１０１が設けられず、分割モデル１１と分割モデル１３とが隣接する構成になっている。

一方、図２（ｂ）に示したＦＣ−ＢＧＡでは、図３の表を参照すると、「分割モデル１１／分割モデル１０１」の境界を右方向の最小値にしている。そのため、図２（ｂ）に示した分割モデル１１の右端は、ＦＣバンプ１７とインタポーザ内伝送路４２との境界壁からインタポーザ内第１伝送路誘電体の層厚の半分の長さに相当する位置に達している。なお、インタポーザ内第１伝送路誘電体とは、接地配線などのグラウンド層と伝送路との間に挟まれた絶縁性物質の構造をいう。

また、「分割モデル１０１／分割モデル１３」の境界を左方向の最小値にしている。そのため、図２（ｂ）に示した分割モデルモデル１３の左端はインタポーザ内第１伝送路誘電体の層厚の半分の長さに相当する位置に達している。その結果、図２（ｂ）の場合には、分割モデル１１と分割モデル１３との間に分割モデル１０１が設けられている。以下では、インタポーザ内第１伝送路誘電体などを総して単に誘電体と称する。

図３に示した表の境界の最小値については、ＴＥＭモードになっている値を基準値としている。この基準値は、誘電体の厚み、および接続部の段差などで決まる。例えば、分割モデル１１では、ＦＣバンプ１７の直径とインタポーザ内伝送路４２の線幅の差で決まる。

図２（ａ）、（ｂ）に示した構造において、分割モデル１３のプリント配線基板１１２側の境界は、以下のようにして、プリント配線基板１１２の伝送路を形成する誘電体の厚み、および半田ボール１８の直径とプリント基板内伝送路４６の線幅の差で決まる。

半田ボール１８の直径を１ｍｍ程度とすると、誘電体の厚みが０．３ｍｍ程度で、プリント基板内伝送路４６の線幅が０．６ｍｍ程度である場合、段差が小さく、上記基準値を誘電体の厚みの２分の１で規定できる。一方、誘電体の厚みが０．１ｍｍときわめて薄い場合、プリント基板内伝送路４６の線幅が０．２ｍｍ程度となり、半田ボール１８の直径との差が大きくなる。この場合はプリント基板内伝送路４６の中側に入り込む。このことを分割モデル１３におけるインピーダンスの測定結果を用いて説明する。

図４はインタポーザからプリント配線基板までの伝送路のインピーダンスを示すグラフである。グラフの横軸はインタポーザ１１１から半田ボール１８を含む伝送路の距離を示し、縦軸は伝送路のインピーダンスを示す。

図４のグラフに示すように、半田ボール１８のインタポーザ１１１の付け根ではインピーダンスが６０Ω以上あるが、インタポーザ１１１から離れてプリント配線基板１１２方向に向かうと、半田ボール１８の中心付近でインピーダンスは２０Ω以下の最小値となる。そして、インタポーザ１１１からさらに離れると、インピーダンスは上昇しはじめ、プリント配線基板１１２内の伝送路に入ると、インピーダンスは約５０Ωで飽和する。

そして、図４のグラフから、半田ボール１８からプリント配線基板１１２内の伝送路に入ってインピーダンスが飽和するまでの距離は、誘電体厚の半分となっている。このことから、分割モデルにおいて接続部端からの距離は誘電体の厚みの１／２が最適であることがわかる。

このようにしてインピーダンス曲線が伝送路の所定のインピーダンスで一定になる位置でモデルを切り出す。この切り出し位置は誘電体の厚みの変化で、矢印の方向に変化する。この場合でも、図３に示した表に示すような範囲には入る。

分割モデルの切り出し方に範囲を設けることで実際のＦＣ−ＢＧＡのパターンで種々の配線があっても、設計者は切りやすい箇所を選ぶことが可能となる。

図２（ａ）に示したように、境界が分割モデル１１と分割モデル１３とが互いに寄った最大値の場合は、本実施例が従来例との違いを最もはっきり表している。図２（ｂ）では従来例の図１９に示す境界の方向に近づきはするが、本実施例では図３の表に示す規定値で制限した切り出し位置となっている点で従来とは異なる。この切り出し条件により分割してできたモデルはそれぞれを独立して組み合わせて用いた場合に、モデル間での高周波特性をより精度よく表現でき、合成モデルでの高周波特性を確保することが可能となる。

次に、ＦＣ−ＢＧＡの別の構成例を説明する。図２（ａ）、（ｂ）に示したＦＣ−ＢＧＡでは、伝送路として形成される導体層がインタポーザ内伝送路および中継配線の２層であったが、以下に説明するＦＣ−ＢＧＡは３層の導体層を有する構成である。

図５はＦＣ−ＢＧＡの一構成例を示す断面模式図である。なお、図１、図２と同様な構成については同一の符号を付している。

図５に示すように、ＦＣ−ＢＧＡは、ＬＳＩチップ２１０、インタポーザ２１１およびプリント配線基板２１２を有する。インタポーザ２１１には、インタポーザ内第１伝送路４０およびインタポーザ内第２伝送路４４が設けられている。インタポーザ内第２伝送路４４は、ビア４８を介してインタポーザ内第１伝送路４０に接続され、ビア４９を介して中継配線４３に接続されている。そして、ＬＳＩチップ２１０からプリント配線基板２１２までの一連の伝送路を図２（ｂ）と同様にして分割すると、図５に示すように、分割モデル２１と分割モデル２５との間を、分割モデル２３、分割モデル２０２および分割モデル２０４とに分けられる。図５に示すＦＣ−ＢＧＡでは、分割モデル２０２と分割モデル２０４はその伝送路の長さが可変となり、分割モデル２５の配置の自由度が増すことになる。

上述のようにして生成した分割モデルに対して最小次数モデルとした、本実施例の回路モデルを説明する。

図６は連続部を含む分割モデルの回路モデルを説明するための図である。

図５に示したＦＣ−ＢＧＡのインタポーザ内第１伝送路４０およびインタポーザ内第２伝送路４４を回路モデルで表現している。インタポーザ内第１伝送路４０およびインタポーザ内第２伝送路４４は一定の断面形状が連続して保たれており、この部分は分布定数回路として表現することが可能である。これらの回路モデルは同様であるため、ここでは、インタポーザ内第１伝送路４０について説明する。

インタポーザ内第１伝送路４０には、インダクタンスＬ２０２とキャパシタンスＣ２０２が分布しているとすると、その最小回路モデルはインダクタンスＬ２０２とその両側にＬ２０２の２分の１の値が付き、計インダクタンス３個とキャパシタンス２個で表現できる。本実施例の切り出し方では伝送路側に入り込んで切るため、インダクタンスＬ２０２の２分の１が分割モデル２１または分割モデル２３側にあり、残りの２分の１が分割モデル２０２側の伝送路にある。なお、連続部を含む分割モデルの等価回路が本発明の連続部等価回路となる。

続いて、分割モデル２３を回路モデルとして表現した場合を説明する。

図７は接続部を含む分割モデルの回路モデルを説明するための図である。

図７に示すように、インタポーザ内第１伝送路４０は下層にグラウンド層４３０が設けられたマイクロストリップ線路であり、インタポーザ内第２伝送路４４は上下層にグラウンド層４３０が設けられたストリップ線路である。それぞれの分布定数回路を図７に示す。インタポーザ内第１伝送路４０はインダクタンスＬ２０２とキャパシタンスＣ２０２で、インタポーザ内第２伝送路４４はインダクタンスＬ２０４とキャパシタンスＣ２０４である。ここで分割モデル２３はインタポーザ内第１伝送路４０およびインタポーザ内第２伝送路４４とＴＥＭモードの成り立つ箇所で切り出しているため、インタポーザ内伝送路２０２側は分布定数のインダクタンスＬ２０２の２分の１およびキャパシタンス２０２を、インタポーザ内伝送路２０４側はインダクタンスＬ２０４の２分の１およびキャパシタンス２０４をつけた回路となる。中間部分には最小回路としてインダクタンス３個、キャパシタンス２個の回路が付く。

本実施例の分割モデル生成方法では、インタポーザ内の分割モデル２３を最小回路モデルとして生成すると、図７に示したようにインダクタンス５個、キャパシタンス３個をつないだモデルとなる。

なお、分割モデル２１および分割モデル２５の回路モデルを図８に示すが、図７で説明した分割モデル２３と同様であるため、その詳細な説明を省略する。また、接続部を含む分割モデルの等価回路が本発明の接続部等価回路となる。

本実施例の解析方法では、分割モデルの切り出し方に特徴があり、この切り出し方で回路モデルを生成すると図６のようになる。なお、回路モデルの代わりに、Ｓパラメータを用いたＳパラメータモデルであっても生成した分割モデルの規模は従来よりも小さくなり、かつ高周波特性をよく表現できる。

従来は、高周波特性を正確に表現するには伝送路全体を一体で表現するモデルが必要であり、これではモデル規模が大きく、多ピン設計ができなかった。本発明の解析方法では、分割モデルを複数つなげた場合にもＧＨｚ帯域の高周波特性を正確に表現でき、独立した分割モデルを組み合わせることで多ピン設計ができ、かつその際の高周波特性が保証できるという特徴を有する。

次に、本実施例の解析方法を実行するための設計装置について説明する。解析対象の構造を図５に示したＦＣ−ＢＧＡの場合とする。

図９は本実施例の設計装置の一構成例を示す模式図である。

設計装置３００は、コンピュータおよびワークステーション等の情報処理装置である。図９に示すように、設計装置３００は、解析のための分割モデルの情報を格納するための記憶部３０２と、分割モデルを表示するための表示部３０４と、各部を制御する制御部３０６と、設計者が指示を入力するための操作部３０８とを有する。

記憶部３０２は、分割モデルの切り出し箇所を選定するための情報が格納された基準データファイル３１０と、分割モデル毎に回路モデルが格納された分割モデルファイル３１１とを保存している。

基準データファイル３１０には、解析対象の構造を図５に示したＦＣ−ＢＧＡの場合とすると、図３に示した情報が格納されている。

分割モデルファイルには、接続部を含む分割モデルと連続部を含む分割モデルの回路モデルの情報が格納されている。解析対象の構造を図５に示したＦＣ−ＢＧＡの場合とすると、接続部を含む分割モデルとは、ＬＳＩチップ２１０とインタポーザ２１１との接続部、インタポーザ２１１内の層間接続部、およびインタポーザ２１１とプリント配線基板２１２との接続部の分割モデル２１、２３、２５であり、その回路モデルの情報とは図７および図８に示したものである。また、連続部を含む分割モデルとは、インタポーザ内第１伝送路４０およびインタポーザ内第２伝送路４４などであり、その回路モデルの情報とは図６に示したものである。また、分割モデルファイル３１１には、その他に、分割モデルの構造のバリエーションと、そのバリエーション毎に回路定数を含む回路モデルの情報が格納されている。

なお、本実施例では、分割モデルファイル３１１に格納される解析用モデルを回路モデルとするが、Ｓパラメータの情報を含むＳパラメータモデルであってもよい。また、これらのモデルの両方であってもよい。

制御部３０６には、プログラムにしたがって所定の処理を実行するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）３１６と、プログラムを格納するためのメモリ３１７とが設けられている。制御部３０６は、ＬＳＩチップからインタポーザを経由してプリント配線基板に至るまでの一連の伝送路における接続部の位置の情報である接続情報が入力されると、接続情報を記憶部３０２に格納する。続いて、記憶部３０２に格納された接続情報および基準データファイル３１０を参照して、接続部を抽出する。さらに、基準データファイル３１０に基づいて境界位置が入力されると、接続部の境界を決定し、一連の伝送路を接続部と連続部とに分ける。その後、記憶部３０２に格納された分割モデルファイル３１１を参照して、一連の伝送路に適用されている分割モデルを全て選択し、回路モデルの情報を含む分割モデルを生成する。そして、一連の伝送路に対応して、生成した分割モデルをつなげて合成解析を行う。この合成解析は、例えば、伝送特性解析や信号波形解析である。

次に、設計装置３００による本実施例の解析方法の手順について説明する。ここでは、図５に示したＦＣ−ＢＧＡの構造を解析対象とする。

図１０は本実施例の解析方法の手順を示すフローチャートである。図１０に示すように、ＬＳＩチップ２１０からインタポーザ２１１を経由してプリント配線基板２１２に至るまでの一連の伝送路における接続部の位置の情報である接続情報が設計者により入力されると、接続情報を記憶部３０２に格納する（ステップ５０１）。記憶部３０２に格納された接続情報および基準データファイル３１０を参照して、接続部を抽出する（ステップ５０２）。続いて、設計者により基準データファイル３１０に基づいて境界位置が入力されると、接続部の境界を決定し、一連の伝送路を接続部と連続部とに分ける（ステップ５０３）。その後、記憶部３０２に格納された分割モデルファイル３１１を参照して、一連の伝送路に適用されている分割モデルを全て選択し、回路モデルの情報を含む分割モデルを生成する（ステップ５０４）。そして、一連の伝送路に対応して、生成した分割モデルをつなげて合成解析を行う（ステップ５０５）。

次に、本実施例の解析方法の手順について詳細に説明する。図１０の場合と同様に、図５に示したＦＣ−ＢＧＡの構造を解析対象とする。

図１１は本実施例の解析方法を詳細に示すフローチャートである。ステップ５０１で、設計者が操作部３０８を操作して接続情報を入力すると、制御部３０６は接続情報を記憶部３０２に格納する（ステップ５０１）。続いて、ＬＳＩチップ２１０からプリント配線基板にかけて部位を分割し、各部位についてステップ５０２の接続部抽出処理を行う。図１１に示すように、ステップ５０２では、制御部３０６は、ＬＳＩチップとインタポーザとの接続部か否か（ステップ６０１）、インタポーザ内の層間接続部か否か（ステップ６０２）、インタポーザとプリント基板との接続部か否か（ステップ６０３）を判定する。ステップ６０１からステップ６０３のいずれにも該当しない場合、次の部位について判定を行う。ステップ６０１からステップ６０３のいずれかに該当する場合には、読み出した部位が接続部であるものとしてステップ５０３の処理に移る。

一連の伝送路の各部位についてステップ５０２の接続部抽出が終了すると、境界選択のステップ５０３に進む。ステップ５０３では、制御部３０６は、はじめに一連の伝送路についてＬＳＩチップ２１０側からプリント配線基板２１２にかけて各部位の断面の連続性を確認する（ステップ６０６）。続いて、基準データファイル３１０を読み出し（ステップ６０７）、図３に示した表を表示部３０４に表示させる。設計者が、表示部３０４に表示された表を参照しながら、接続部を含む分割モデル毎に予め設定された範囲内で境界位置を入力すると、制御部３０６は、分割モデルの両端の位置を図３に示した最小値と最大値の間の範囲で決定する。そして、切り出し箇所が基準データファイル３１０に記述された範囲内か否かを判定する（ステップ６０８）。切り出し箇所がその範囲内にない場合、ステップ６０６に戻る。切り出し箇所がその範囲内にある場合、入力された切り出し箇所に決定し（ステップ６０９）、分割モデルを切り出す（ステップ６１０）。

ここで、図５に示したＦＣ−ＢＧＡについて分割モデルの切り出し例を説明する。

図１２は図５に示したＦＣ−ＢＧＡの分割モデル切り出し例を示す断面図である。

図１２（ａ）から（ｃ）にかけて、インタポーザ内第１伝送路４０およびインタポーザ内第２伝送路４４の長さが徐々に長くなっている。

続いて、伝送路が交差するような場合の分割モデル生成例について説明する。

図１３は、伝送路が交差する場合の分割モデル生成例を示す断面図である。

図１３に示す例は、他の配線と交差をする際に用いるための配線である。図１３に示すように、分割モデル２３−１で信号配線４２１が中間層にもぐって信号配線４２２を経由して、再度上層の信号配線４２３の分割モデル２３−２で上がる。さらに、分割モデル２３−３を経てＢＧＡパッドへとつながる分割モデル２５に接続されている。このように、既知のモデルを組み合わせて未知の構造を記述している。

これらは伝送路特性インピーダンスの数１に示す式中の損失分ＲとＧが異なるものであるが、このように連続した断面形状を有する場合のモデル規模は、そのほかの分割モデル１１、１３、１５に比べて小さい。同様に、分割モデル１０４、２０４、３０４、４０４、４０６についてのモデル規模は小さく生成は容易である。

図１４は、図１２および図１３に示した伝送路の配線接続の仕方をまとめた表である。

図１４に示すように、分割モデル２１から分割モデル２５までの配線として、配線Ａから配線Ｄまでの４つの場合が示されている。図１２が配線Ａから配線Ｃに相当し、インタポーザ内第１伝送路４０およびインタポーザ内第２伝送路４４の長さを徐々に長くなっている。各分割モデルの伝送路に長さの関係は、分割モデル１０２＜分割モデル２０２＜分割モデル３０２となり、分割モデル１０４＜分割モデル２０４＜分割モデル３０４となっている。図１３が図１４の配線Ｄに相当している。この表中の分割モデル１０２、２０２、３０２、４０２、４０５は、同じ断面形状を有する、長さの異なるインタポーザ内伝送路である。

上述のようにして、図１１のステップ６１２で分割モデルを生成した後、ステップ５０４、５０５を以下の手順で行う。制御部３０６は、記憶部３０２の基準データファイル３１０を参照して、切り出した分割モデルに相当する分割モデルの種類を全て特定し、一連の伝送路に含まれるその分割モデルの数を特定する（ステップ６１１）。そして、特定した分割モデルについて、図６から図８に示した回路モデルの情報を含む分割モデル情報を分割モデルファイル３１０から読み出す（ステップ６１２）。さらに、回路モデル情報を含む分割モデルを生成し（ステップ６１３）、一連の伝送路に対応して、生成した分割モデルをつなげた合成モデルで電気的特性の解析を行う（ステップ６１４）。

なお、図６から図８に示した回路モデルに限られない。他の場合の回路モデルを説明する。

図１５（ａ）は２つの接続部が並んだ状態のインタポーザの平面透視図であり、図１５（ｂ）はその等価回路モデルを示す図である。図１５（ａ）に示すように、異なる伝送路が平行して設けられている場合がある。この場合、図１５（ａ）に示すインタポーザ内第１伝送路４０ａとインタポーザ内第１伝送路４０ｂとの距離が所定の範囲内にあると、ビア４８ａとビア４８ｂが近接する。そのため、回路モデルは、図１５（ｂ）に示すように、ビア４８ａを含む分割モデルとビア４８ｂを含む分割モデルとの間にキャパシタが接続された構成となる。

図１６（ａ）は伝送路が誘電体を介して積層された状態のＦＣ−ＢＧＡの断面図であり、図１６（ｂ）はその等価回路モデルを示す図である。インタポーザ内に設けられた伝送路のうち異なる連続部がインタポーザの基板面に垂直方向で所定の距離内に配置される場合がある。この場合の一例を図１６（ａ）に示す。図１６（ａ）では、インタポーザ内第１伝送路４０とビア４８を介して接続されるインタポーザ内第２伝送路４４０がＬＳＩチップ２１０側に伸びた構成である。そのため、回路モデルは、図１６（ｂ）に示すように、インタポーザ内第１伝送路４０を含む分割モデルとインタポーザ内第２伝送路４４０を含む分割モデルとの間にキャパシタが接続された構成となる。

このように伝送路の構造に合わせた回路モデルを適用することで、実装により近い解析が可能となる。

本発明の解析方法では、ＬＳＩチップ〜インタポーザ〜プリント配線基板の接続構造全体の一連の伝送路中における接続部を抽出し、この部分とこの前後につながる伝送路を含めてモデル化している。基準データファイルで指定される切り出し箇所としては、連続性のある伝送路、つまりどこを切っても断面がその前後で同形状の伝送路になるようにしている。生成した分割モデルどうしをつなぐ際には、断面形状の同じ面をつなぐか、または、分割モデルどうしの間に、長さが異なっていても、断面が同じ形で信号伝播方向に伸びる伝送路モデルを入れる。これにより、実際のものでの構造上の連続性と不連続性が保たれたモデルとなる。このようにして、一連の伝送路に対して連続部を含む分割モデルと接続部を含む分割モデルとに分割することで、分割モデルに対応した解析用モデルの情報で解析が行われ、より実際の実装構造に合った解析がなされる。

また、生成した分割モデルを、同じ断面を持ち長さの異なる伝送路に接続した場合においても、接続箇所が連続的につながり電磁界に乱れを生じさせず、実際のものでの伝播モード（ＴＥＭモードでの信号伝送）が表現でき、高周波特性の解析精度がよいモデルを供給できる。

また、全体を電磁界解析モデルとして生成する場合と比較して、本発明のような、分割モデルを接続した合成モデルは計算機資源が小さくて済む。電磁界解析モデルは有限要素法ではモデル生成時に対象物を細かいメッシュに切るがその際全体解析ではべき乗で計算機資源が大きくなる。本発明では個々の分割モデルは１桁〜２桁以上小さくなり、その分、短時間で解析が可能となる。

本発明の解析方法によれば、より小さな分割モデルを用意しこれを接続して合成モデルとして全体を記述することにより、全体を電磁界解析モデルとして生成する場合と比較して短時間で解析が可能となる。また、各分割したモデル間の接続部分での高周波特性精度が確保できるだけでなく、分割モデルをつないだ後の実装構造全体で周波数特性精度が確保できる。よって、ＬＳＩチップ〜インタポーザ〜プリント配線基板に至るまでの全体での動作検証が短時間でできる。

さらに、特に高周波特性での精度を確保したモデルを生成する際の対象範囲の決め方とその分割方法に関して、限られたＣＡＥの計算機資源で、入出力信号数の多い多ピン、かつ高周波特性の解析精度を確保し、より短時間で動作検証できる。これにより、高速多ピンＬＳＩの実装性能を設計時点で保証し、ＬＳＩ製品およびこれを用いた装置の開発期間短縮とコスト低減、生産性の向上を図れる。

なお、インタポーザには図６から図８に示したようにグラウンド層が設けられており、図１、２、５、１２にはグラウンド層を図に示すことを省略している。

ＦＣ−ＢＧＡの一構成例を示す要部断面図である。 図１に示したＦＣ−ＢＧＡを解析用に複数のモデルに分割した例を示す図である。 分割モデルの基準データファイルの一例を示す表である。 インタポーザからプリント配線基板までの伝送路のインピーダンスを示すグラフである。 ＦＣ−ＢＧＡの一構成例を示す断面模式図である。 連続部を含む分割モデルの回路モデルを説明するための図である。 接続部を含む分割モデルの回路モデルを説明するための図である。 接続部を含む分割モデルの他の回路モデルを説明するための図である。 本実施例の設計装置の一構成例を示す模式図である。 本実施例の解析方法の手順を示すフローチャートである。 本実施例の解析方法を詳細に示すフローチャートである。 図５に示したＦＣ−ＢＧＡの分割モデル切り出し例を示す断面図である。 伝送路が交差する場合の分割モデル生成例を示す断面図である。 図１２および図１３に示した伝送路の配線接続の仕方をまとめた表である。 接続部が並んだ状態のインタポーザの平面透視図およびその等価回路モデルを示す図である。 伝送路が誘電体を介して積層された状態のＦＣ−ＢＧＡの断面図およびその等価回路モデルを示す図である。 ＦＣ−ＢＧＡの一構成例を示す外観斜視図である。 図１７に示したＦＣ−ＢＧＡの要部透視図である。 従来の等価回路の決定方法をＦＣ−ＢＧＡのインタポーザに適用した場合を説明するための図である。

符号の説明

３００ 設計装置
３０２ 記憶部
３０４ 表示部
３０６ 制御部
３０８ 操作部
３１０ 基準データファイル
３１１ 分割モデルファイル

Claims (14)

1. 集積回路チップとプリント配線基板と該集積回路チップおよび該プリント配線基板の間に設けられたインタポーザとを含む集積回路実装基板の伝送路を設計するための解析方法であって、
   前記伝送路に対して、異なる導体層を電気的に接続する接続部と信号伝播方向に前記導体層の断面が均一な連続部との境界を決めるための基準データが記述され、前記接続部を含む分割モデルの領域を示す範囲として、該接続部の境界壁からの距離が前記伝送路の誘電体の厚みの２分の１を最小値とし、該接続部の境界壁からの距離が該分割モデルに隣接する連続部の伝送路の中心までを最大値とする情報が格納された基準データファイルと、該接続部または該連続部を含む分割モデルに対応する解析用モデルの情報が記述された分割モデルファイルとを準備するステップと、
   前記集積回路チップから前記インタポーザを介して前記プリント配線基板までに至る一連の伝送路の接続情報が入力されると、前記接続部を抽出する接続部抽出ステップと、
   前記基準データファイルを参照し、前記一連の伝送路に対して前記接続部と前記連続部とに分割する境界決定ステップと、
   前記分割モデルファイルを参照し、前記接続部または前記連続部を含む分割モデル毎に前記解析用モデルの情報を読み出して、該解析用モデルの情報を含む分割モデルを生成する分割モデル生成ステップと、
   前記解析用モデルの情報を合成し、合成した解析用モデルで電気的特性の解析を行う合成解析ステップと、
   を有する解析方法。
2. 前記接続部抽出ステップは、前記接続情報を参照し、前記一連の伝送路の各部位について前記集積回路チップと前記インタポーザとの接続部であるか否かの判定、前記インタポーザ内の層間接続部であるか否かの判定、および、前記インタポーザと前記プリント配線基板との接続部であるか否かの判定を有し、これらの判定のうち少なくとも１つ以上の接続部があれば該部位が接続部を有するものとし、
   前記境界決定ステップは、前記部位における伝送路の断面が信号伝播方向に均一であるか否かの確認を行い、前記接続部を含む分割モデル毎に前記基準データファイルの前記範囲を参照して該伝送路について信号伝播方向の切る箇所を決定し、
   前記分割モデル生成ステップは、前記境界決定ステップで決定される分割モデルに対応する解析用モデルの情報を前記分割モデルファイルで特定し、
   前記合成解析ステップは、前記一連の伝送路に対応して前記解析用モデルの情報をつなぎ合わせて１つのモデルとし、伝送特性解析および信号波形解析のいずれかの電気的特性の解析を行う、請求項１記載の解析方法。
3. 前記境界決定ステップは、前記接続部を含む分割モデルの領域として前記最大値とする、請求項２記載の解析方法。
4. 前記解析用モデルの情報がＳパラメータモデルの情報である、請求項１から３のいずれか１項記載の解析方法。
5. 前記解析用モデルの情報が回路定数で表現された回路モデルの情報である、請求項１から３のいずれか１項記載の解析方法。
6. 前記解析用モデルの情報が、Ｓパラメータモデルの情報と回路定数で表現された回路モデルの情報とを含むものである、請求項１から３のいずれか１項記載の解析方法。
7. 前記分割モデル生成ステップは、前記インタポーザにおける前記接続部を含む分割モデルを、該接続部から信号伝播方向に接続される第１のインダクタおよび該信号伝播方向の反対方向に接続される第２のインダクタと該第１および第２のインダクタの間に設けられる複数のインダクタと該第１および第２ならびに複数のインダクタの接続点に接続される複数のキャパシタとを有する等価回路である接続部等価回路とし、
   前記合成解析ステップは、前記接続部等価回路の分割モデルと該分割モデルに隣接する分割モデルとの接続をインダクタで接続する等価回路に置き換える、請求項１から６のいずれか１項記載の解析方法。
8. 前記接続部等価回路において、前記第１および第２ならびに複数のインダクタに含まれるインダクタの数が５個であり、前記複数のキャパシタの数が３個である、請求項７記載の解析方法。
9. 前記分割モデル生成ステップは、前記インタポーザにおける前記連続部を含む分割モデルを、該連続部から信号伝播方向に接続される第１のインダクタおよび該信号伝播方向の反対方向に接続される第２のインダクタと該第１および第２のインダクタの間に設けられる第３のインダクタと該第１、第２および第３のインダクタの接続点に接続される複数のキャパシタとを有する等価回路である連続部等価回路とし、
   前記合成解析ステップは、前記連続部等価回路の分割モデルと該分割モデルに隣接する分割モデルとの接続をインダクタで接続する等価回路に置き換える、請求項１から６のいずれか１項記載の解析方法。
10. 前記合成解析ステップは、前記第１および第２のインダクタを、隣接する分割モデルにおける伝送路の分布定数回路のインダクタンスの２分の１とする、請求項７から９のいずれか１項記載の解析方法。
11. 前記合成解析ステップは、第１の接続部を含む第１の分割モデルと該第１の接続部と異なる第２の接続部を含む第２の分割モデルとが異なる伝送路上に設けられ、かつ該第１の分割モデルと該第２の分割モデルとの距離が所定の範囲内であるとき、該第１の分割モデルと該第２の分割モデルとの間にキャパシタを接続した等価回路に変換する、請求項７から９のいずれか１項記載の解析方法。
12. 前記合成解析ステップは、第１の連続部を含む第１の分割モデルと該第１の連続部と異なる第２の連続部を含む第２の分割モデルとの距離が前記インタポーザの基板面に垂直方向で所定の距離内であるとき、該第１の分割モデルと該第２の分割モデルとの間にキャパシタを接続した等価回路に変換する、請求項７から９のいずれか１項記載の解析方法。
13. 集積回路チップとプリント配線基板と該集積回路チップおよび該プリント配線基板の間に設けられたインタポーザとを含む集積回路実装基板の伝送路を設計するための解析装置であって、
    前記伝送路に対して、異なる導体層を電気的に接続する接続部と信号伝播方向に前記導体層の断面が均一な連続部との境界を決めるための基準データが記述され、前記接続部を含む分割モデルの領域を示す範囲として、該接続部の境界壁からの距離が前記伝送路の誘電体の厚みの２分の１を最小値とし、該接続部の境界壁からの距離が該分割モデルに隣接する連続部の伝送路の中心までを最大値とする情報が格納された基準データファイルと、該接続部または該連続部を含む分割モデルに対応する解析用モデルの情報が記述された分割モデルファイルとが格納された記憶部と、
    前記集積回路チップから前記インタポーザを介して前記プリント配線基板までに至る一連の伝送路の接続情報が入力されると、前記接続部を抽出し、前記基準データファイルを参照して該一連の伝送路に対して該接続部と前記連続部とに分割し、前記分割モデルファイルを参照して該接続部または該連続部を含む分割モデル毎に前記解析用モデルの情報を読み出して、該解析用モデルの情報を含む分割モデルを生成し、前記解析用モデルの情報を合成した解析用モデルで電気的特性の解析を行う制御部と、
    を有する解析装置。
14. 集積回路チップとプリント配線基板と該集積回路チップおよび該プリント配線基板の間に設けられたインタポーザとを含む集積回路実装基板の伝送路を設計するための解析方法をコンピュータに実行させるためのプログラムであって、
    前記伝送路に対して、異なる導体層を電気的に接続する接続部と信号伝播方向に前記導体層の断面が均一な連続部との境界を決めるための基準データが記述され、前記接続部を含む分割モデルの領域を示す範囲として、該接続部の境界壁からの距離が前記伝送路の誘電体の厚みの２分の１を最小値とし、該接続部の境界壁からの距離が該分割モデルに隣接する連続部の伝送路の中心までを最大値とする情報が格納された基準データファイルと、該接続部または該連続部を含む分割モデルに対応する解析用モデルの情報が記述された分割モデルファイルとを格納するステップと、
    前記集積回路チップから前記インタポーザを介して前記プリント配線基板までに至る一連の伝送路の接続情報が入力されると、前記接続部を抽出する接続部抽出ステップと、
    前記基準データファイルを参照し、前記一連の伝送路に対して前記接続部と前記連続部とに分割する境界決定ステップと、
    前記分割モデルファイルを参照し、前記接続部または前記連続部を含む分割モデル毎に前記解析用モデルの情報を読み出して、該解析用モデルの情報を含む分割モデルを生成する分割モデル生成ステップと、
    前記解析用モデルの情報を合成し、合成した解析用モデルで電気的特性の解析を行う合成解析ステップと、
    を前記コンピュータに実行させるためのプログラム。

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