KR20180088437A - 다이 및 패키지, 및 다이의 제조 방법 및 패키지의 생성 방법 - Google Patents

다이 및 패키지, 및 다이의 제조 방법 및 패키지의 생성 방법 Download PDF

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KR20180088437A
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Abstract

저비용 및 효율적으로, 모든 종류의 컴퓨터에 최적의 코어수의 비율의 패키지 및 패키지를 구성하는 다이를 제공한다. 다이의 세트 및 패키지는, 액셀러레이터 코어(21)와, CPU 코어(22) 중, 적어도 일방을 구비하고, 외부 인터페이스와 메모리 인터페이스(24 내지 26)와, 다른 다이를 접속하는 다이 인터페이스(23)를 구비하는 다이를 복수 포함한다. 상기 다이의 셋트는, 상기 액셀러레이터 코어와 상기 CPU 코어와의 양쪽 모두를 포함한 제1 종류의 다이와 제2 종류의 다이를 포함하고, 상기 액셀러레이터 코어와 상기 CPU 코어와의 코어수의 비율은, 상기 제1 종류의 다이와 상기 제2 종류의 다이에서 각각 상이하다. 또한, 상기 메모리 인터페이스는, TCI에 준거한 인터페이스를 포함한다. 또한, 상기 메모리 인터페이스는, HBM에 준거한 인터페이스를 더 포함한다.

Description

다이 및 패키지, 및 다이의 제조 방법 및 패키지의 생성 방법
본 발명은, 다이 및 패키지, 및 다이의 제조 방법 및 패키지의 생성 방법에 관한 것이다.
종래, 액셀러레이터 코어(Accelerator Core) 또는 스루풋 코어(Throughput Core)와, CPU 코어(Central Processing Unit Core) 또는 레이턴시 코어(Latency Core)를 사용한 패키지를 실은 다양한 컴퓨터가 존재한다(특허문헌 1 참조).
즉, 종래에, 액셀러레이터 코어 또는 스루풋 코어와 CPU 코어 또는 레이턴시 코어가 가지는 각각의 특징을 고려하여, 다양한 컴퓨터의 사용 목적에 따른 패키지가 제조되고 있었다.
특허문헌 1: 일본 특허 공개 공보 제2011－108140호
그러나, 액셀러레이터 코어와 CPU 코어와의 코어수의 비율은, 어플리케이션의 요청에 따라 다르고, 따라서 주요한 어플리케이션에 따라 개발되는 일이 많은 컴퓨터의 종류에 따라 다양하며, 컴퓨터의 종류마다 코어수의 비율이 다른 다이와 패키지를 제조하고 있으므로, 비용이 비싸고, 비효율적이었다.
본 발명은, 저비용 및 효율적으로, 모든 종류의 컴퓨터에 최적의 코어수의 비율의 패키지를 구성하는 다이의 세트 및 패키지를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 일 태양의 다이의 세트 및 패키지는, CPU 코어 또는 레이턴시 코어로 이루어진 제1 코어와, 액셀러레이터 코어 또는 스루풋 코어로 이루어진 제2 코어 중, 적어도 일방을 구비하고, 외부 인터페이스와, 메모리 인터페이스와, 다른 다이와 접속하는 다이 인터페이스를 구비하는 상기 다이의 세트이며, 상기 다이는, 상기 제1 코어와 상기 제2 코어와의 양쪽 모두를 포함한 제1 종류의 다이와 제2 종류의 다이를 포함하고, 상기 제1 코어와 상기 제2 코어와의 코어수의 비율은, 상기 제1 종류의 다이와 상기 제2 종류의 다이에서 각각 상이하다.
상기 패키지는, 상기 다이의 세트를 적어도 1 개 포함한다.
상기 메모리 인터페이스는, 전기적으로 비접촉으로 통신을 행하는 사양에 준거한 인터페이스를 포함한다.
상기 메모리 인터페이스는, 또한, TCI에 준거한 인터페이스를 포함한다.
상기 메모리 인터페이스는, 또한, 전기적으로 접촉하여 통신을 행하는 3 차원 적층의 차세대 고속 메모리에 준거한 인터페이스를 포함한다.
상기 메모리 인터페이스는, 또한, HBM에 준거한 인터페이스를 포함한다.
상기 메모리 인터페이스는, 또한, 전기적으로 접촉하여 통신을 행하는 범용 메모리, 및 DIMM(Dual Inline Memory Module)에 준거한 인터페이스를 포함한다.
상기 메모리 인터페이스는, 또한, DDR4에 준거한 인터페이스를 포함한다.
상기 패키지는, 또한, 각각의 상기 다이 인터페이스에서 상호 접속되어 있는 2 개의 상기 다이를 포함한다.
상기 패키지는, 또한, 상호 접속되어 있는 상기 2 개의 다이가 동종이다.
상기 패키지는, 또한, 상호 접속되어 있는 상기 2 개의 다이가 이종이다.
상기 2 개의 다이 중, 적어도 1 개는, 또한, 상호 접속되어 있는 상기 다이 인터페이스에서 별도의 상기 다이와 접속되어 있다.
본 발명에 의하면, 저비용 및 효율적으로, 모든 종류의 컴퓨터에 있던 패키지 및 패키지를 구성하는 다이를 제공할 수 있다.
도 1은, 본 발명의 일 실시 형태의 다이의 세트의 구성예를 도시하는 도면이다.
도 2는, 도 1의 다이의 세트 중, 메인 다이의 고속 메모리 통신용의 대형 패키지의 예를 도시하는 도면이다.
도 3은, 메인 다이의 소형 패키지의 예를 도시하는 도면이다.
도 4는, 메인 다이와 복수의 종류의 메모리를 접속한, 고속 메모리 통신용의 대형 패키지의 예를 도시하는 도면이다.
도 5는, 메인 다이와 복수 종류의 메모리를 접속한, 최대 구성의 패키지의 예를 도시하는 도면이다.
도 6은, GPIF를 이용하여, 동종류의 다이를 상호 접속시킨 예를 도시하는 도면이다.
도 7은, GPIF를 이용하여, 이종류의 다이를 상호 접속시킨 예를 도시하는 도면이다.
도 8은, GPIF를 이용하여, 수가 다른 이종류의 다이를 상호 접속시킨 예를 도시하는 도면이다.
도 9는, 1 개의 노광 마스크를 이용하여 4 종류의 다이의 세트를 제조하는 것을 도시하는 도면이다.
본 명세서의 설명에 있어서, 「비접촉으로 통신을 행한다」란, 통신을 행하는 일방의 통신부와, 통신을 행하는 타방의 통신부가, 상호 접촉하지 않고, 한편 도전성 부재(땜납, 도전성 접착제, 와이어 등의 어느 1 개 이상)를 통하지 않고 통신을 행하는 것을 의미한다. 또한, 「접촉하여 통신을 행한다」란, 통신을 행하는 일방의 통신부와, 통신을 행하는 통신부가, 상호 접촉하여 통신을 행하거나, 또는 도전성 부재(땜납, 도전성 접착제, 와이어 등의 어느 1 개 이상)를 통하여 통신을 행하는 것을 의미한다. 또한, 통신부란, 송신 및 수신을 행하는 부분, 송신만을 행하는 부분, 및 수신만을 행하는 부분을 포함한 개념이다.
도 1은, 본 발명의 일 실시 형태의 다이의 세트의 구성예를 도시하는 도면이다.
도 1의 예에서는, 다이의 세트는, 메인 다이(11)와, 서브 다이(12)와, 서브 다이(13)와, 메모리 인터페이스용 다이(14)를 포함하도록 구성된다.
도 1(A)는, 메인 다이(11)의 구성을 나타내고 있다.
메인 다이(11)는, 액셀러레이터 코어(21)와, CPU 코어(22)와, GPIF(General Purpose Interface)(23)와, TCI/MIF(Thru Chip Interface/Memory Interface)(24)와, HBM/MIF(High Bandwidth Memory/Memory Interface)(25)를 구비한다.
여기서, 액셀러레이터 코어(21)는, 대량의 연산 결과를 얻을 수 있는 소형의 메니 코어 구성을 취하는 코어이며, 레이턴시(디바이스에 대해 데이터 전송 등을 요구하고 나서, 그 결과가 반송될 때까지의 지연 시간)는 크지만, 고스루풋(컴퓨터나 네트워크가 일정 시간 내에 처리할 수 있는 데이터량이 크다)이라고 하는 성질을 가진다.
CPU 코어(22)는, OS(Operating System)의 실행이나 네트워크 제어·부하 조정, 액셀러레이터 제어·부하 분산 조정 등을 관리하는 대형 코어이며, 저레이턴시로 복잡한 연산 처리를 행한다.
또한, 도 1 등의 도면에 있어서, 액셀러레이터 코어(21) 및 CPU 코어(22)에 각각 기재된 「64」나 「2,048」이라고 하는 숫자는, 액셀러레이터 코어(21) 및 CPU 코어(22)의 각각의 코어수를 나타내고 있다.
GPIF(23)는, 다른 다이와 접속하는 범용적인 다이 인터페이스이다. TCI/MIF(24)는, 자계 결합을 이용한 근접 다이간 무선 통신에 의해 메모리와 비접촉으로 통신을 행하는 메모리 인터페이스이다.
TCI는, 기존의 유선 통신 수법과 비교한 경우에, 저소비 전력이면서 고속 통신이 가능한 것, 전기적으로 비접촉이므로 임피던스 정합이 불요한 것, 및 자계 결합에 필요해지는 안테나가 웨이퍼 내에 전공정에서 작성 가능하고, 후공정 작업이 증가하지 않으므로 수율에 영향이 없다고 하는 장점을 가진다.
HBM/MIF(25)는, TB/sec 클래스의 광대역 메모리 인터페이스이다.
또한, 도시는 하지 않았으나, 메인 다이를 포함한 각종 다이에는, PCI 익스프레스 등의 외부 인터페이스가 구비되어 있다.
도 1(B)는, 서브 다이(12)의 구성을 나타내고 있다. 서브 다이(12)는, 메인 코어(11)와 마찬가지로, 액셀러레이터 코어(21)와, CPU 코어(22)와, GPIF(23)와, TCI/MIF(24)와, HBM/MIF(25)를 구비한다.
이와 같이, 도 1(B)의 서브 다이(12)의 구성 요소 자체는, 도 1(A)의 메인 다이(11)와 같다. 단, 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율이, 메인 다이(21)에서는 2,048 대 64인 것에 반해, 서브 다이(12)에서는, 256 대 256이므로 다르다. 또한, TCI/MIF(24)의 개수도, 메인 다이(21)에서는 4 개인 것에 반해, 서브 다이(12)에서는 2 개이므로 다르다.
도 1(C)는, 서브 다이(13)의 구성을 나타내고 있다. 서브 다이(13)는, CPU 코어(22)와, GPIF(23)와, HBM/MIF(25)를 구비한다. 서브 다이(13)에서는, CPU 코어(22)의 코어수는 64이며, 액셀러레이터 코어(21)는 존재하지 않는다. 환언하면, 도 1(C)의 서브 다이(13)의 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율은, 0 대 64이며, 도 1(A)의 메인 코어(11)와도 도 1(B)의 서브 코어(12)와도 다르다. 또한, 서브 다이(13)에서는, TCI/MIF(24)가 존재하지 않는(0 개) 점도, 메인 코어(11)와도 서브 코어(12)와도 다르다.
도 1(D)는, 메모리 인터페이스용 다이(14)의 구성을 나타내고 있다. 메모리 인터페이스용 다이(14)는, CPU 코어(22)와, GPIF(23)와, DDR4/MIF(Double Data Rate 4/Memory Interface)(26)를 구비한다.
DDR4/MIF(26)는, DDR4 SDRAM(Double－Data－Rate4 Synchronous Dynamic Random Access Memory)에 준거한 메모리 인터페이스이며, 메모리 단체와 DIMM(Dual Inline Memory Module)의 쌍방에 대응한다. DDR4는, 반도체 집적 회로로 구성되는 DRAM(Dynamic Random Access Memory)의 규격의 일종이다.
다이의 세트를 구성하는 상술한 4 종류의 다이는, 26 mm×32 mm의 사이즈의 노광 마스크(60)(도 9를 참조)를 간극없이 최대한 이용하는 것을 목적으로 하고, 각각의 사이즈가 다르도록 설계되어 있다.
그리고, 상술한 4 종류의 독립된 다이로부터, 임의의 종류의 임의의 개수의 다이와, 임의의 종류의 임의의 개수의 메모리를 접속함으로써 패키지가 작성된다. 여기서, 패키지란, 다이 및 다이에 접속된 메모리로의 손상 또는 충격을 억제하기 위해, 다이 및 다이에 접속된 메모리의 세트를 세라믹이나 몰드 수지에 의해 패키지한 것을 말한다.
패키지의 작성 후, 금형에서 리드 프레임으로부터 개개의 반도체 제품을 절단·분리하고, 외부 리드를 소정의 형상으로 성형한다. 그 후, 필요한 시험을 거쳐, 반도체 제품 표면에 품명 등이 인자(印字)되어 반도체가 완성된다. 완성 후의 반도체는 다양한 컴퓨터에 탑재된다.
액셀러레이터 코어(21)와 CPU 코어(22)와의 합계의 코어수 또는 코어수의 비율은, 컴퓨터의 종류에 따라 최적이 되는 값이 다르다. 이에 대해, 코어수나 코어수의 비율이 다른 이종류의 독립된 다이를 상호 접속하거나, 동종류의 다이를 접속함으로써, 컴퓨터의 종류에 따른 패키지를 개별적으로 제조하지 않고, 모든 컴퓨터에 의해 최적의 비율 또는 코어수의 패키지를 제공할 수 있다.
이하, 도 2 내지 도 8을 참조하여, 각종 다이와 각종 메모리와의 접속에 의한 패키지의 구체적인 예를 설명한다.
도 2는, 고속 메모리 통신용의 대형의 패키지의 예를 도시하는 도면이다.
도 2의 패키지(P1)는, 메인 다이(11)와, 메인 다이(11)의 TCI/MIF(24)에 접속된 TCI DRAM(30)을 포함하도록 구성되어 있다.
도 2의 예에서는, 메인 다이(11)의 4 개의 TCI/MIF(24)의 각각에, 4 개의 대형의 메모리인 TCI DRAM(30)의 각각이 접속되어 있다. 이와 같이, 메인 다이(11)와 TCI DRAM(30)이 TCI/MIF(24)에 의해 비접촉으로 접속한 패키지(P1)를 적용함으로써, 고속 및 대용량의 메모리 통신이 실현될 수 있다.
도 3은, 메인 다이(11)의 소형의 패키지의 예를 도시하는 도면이다.
도 3의 패키지(P2)는, 메인 다이(11)와, 메인 다이(11)의 HBM/MIF(25)에 접속된 HBM DRAM(40)을 포함하도록 구성되어 있다.
도 3의 예에서는, 메인 다이(11)의 2 개의 HBM/MIF(25)의 각각에, 2 개의 소형의 메모리인 HBM DRAM(40)의 각각이 접속되어 있다. 이와 같이, 메인 다이(11)와, HBM DRAM(40)이 HBM/MIF(24)에 의해 접속한 패키지(P2)를 적용함으로써, 패키지의 소형화와 광대역의 메모리 통신이 실현될 수 있다.
도 4는, 메인 다이(11)와 복수의 종류의 메모리를 접속한, 고속 메모리 통신용의 대형 패키지의 예를 도시하는 도면이다.
도 4의 패키지(P3)는, 메인 다이(11)와, 메인 다이(11)의 TCI/MIF(24)에 접속된 TCI DRAM(30)과, 메인 다이(11)의 HBM/MIF(25)에 접속된 HBM DRAM(40)을 포함하도록 구성되어 있다.
도 4의 예에서는, 메인 다이(11)의 4 개의 TCI/MIF(24)의 각각에, 4 개의 대형의 메모리인 TCI DRAM(30)의 각각이 접속되어 있다. 또한, 메인 다이(11)의 2 개의 HBM/MIF(25)의 각각에, 2 개의 HBM DRAM(40)의 각각이 접속되어 있다.
이와 같이, 메인 다이(11)와 TCI DRAM(30)이 TCI/MIF(24)에 의해 접속하고, 메인 다이(11)와 HBM DRAM(40)이 HBM/MIF(25)에 의해 접속한 패키지(P3)를 적용함으로써, 복수 종류의 메모리의 각각의 특징을 살린, 고속 및 대용량 및 광대역의 메모리 통신이 실현될 수 있다.
도 5는, 메인 다이(11)와 복수 종류의 메모리를 접속한, 최대 구성의 패키지의 예를 도시하는 도면이다.
도 5의 패키지(P4)는, 메인 다이(11)와, 메인 다이(11)의 TCI/MIF(24)에 접속된 TCI DRAM(30)과, 메인 다이(11)의 HBM/MIF(25)에 접속된 HBM DRAM(40)과, 메인 다이(11)의 GPIF(23)에 접속된 메모리 인터페이스용 다이(14)를 포함하도록 구성되어 있다.
또한, 메모리 인터페이스용 다이(14)는, DDR4/MIF(26)를 구비한다. DDR4/MIF(26)는, 패키지(P4)의 외부에서 메모리 모듈인 DDR4 DIMM(50)와 접속되어 있다.
도 5의 예에서는, 메인 다이(11)의 4 개의 TCI/MIF(24)의 각각에, 4 개의 대형의 메모리인 TCI DRAM(30)의 각각이 접속되어 있다. 또한, 메인 다이(11)의 2 개의 HBM/MIF(25)의 각각에, 2 개의 HBM DRAM(40)의 각각이 접속되어 있다. 또한, 메인 다이(11)의 2 개의 GPIF(23)의 각각에 접속된 메모리 인터페이스용 다이(14)의 각각에, 복수의 DDR4 DIMM(50)의 각각이 접속되어 있다.
이와 같이, 메인 다이(11)와 TCI DRAM(30)이 TCI/MIF(24)에 의해 접속하고, 메인 다이(11)와 HBM DRAM(40)이 HBM/MIF(25)에 의해 접속하고, 메인 다이(11)와 메모리 인터페이스용 다이(14)와 DDR4 DIMM(50)이, GPIF(23)와 HBM/MIF(25)와 DDR4/MIF(26)에 의해 접속한 패키지(P4)를 적용함으로써, 메인 다이(11)의 메모리의 용량의 최대화가 실현될 수 있다.
도 6은, GPIF(23)를 이용하여, 동종류의 다이를 상호 접속시킨 예를 도시하는 도면이다.
도 6(A)의 예에서는, 메인 다이(11－A)와 메인 다이(11－B)가, GPIF(23－A)와 GPIF(23－B)를 이용하여 상호 접속되어 있다.
메인 다이(11－A)의 2 개의 GPIF(23－A)의 각각에, 메인 다이(11－B)의 2 개의 GPIF(23－B)의 각각이 접속되어 있다.
메인 다이(11－A) 및 메인 다이(11－B)에서는, CPU 코어(22)의 코어수는 모두 64이며, 액셀러레이터 코어(21)의 코어수는 모두 2,048이다. 환언하면, 도 6(A)의 메인 다이(11－A)와 메인 다이(11－B)와의 접속 후의 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율은, 4,096 대 128이 된다.
이와 같이, 메인 다이(11－A)와 메인 다이(11－B)를 접속함으로써, 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율을 유지한 채로, 메인 다이(11－A)와 메인 다이(11－B)를 접속한 전체의 코어수를 늘릴 수 있다.
도 6(B)의 예에서는, 서브 다이(12－C)와 서브 다이(12－D)가, GPIF(23－C)와 GPIF(23－D)에 의해 상호 접속되어 있다.
서브 다이(12－C)의 2 개의 GPIF(23－C)의 각각에, 서브 다이(12－D)의 2 개의 GPIF(23－D)의 각각이 접속되어 있다.
서브 다이(12－C) 및 서브 다이(12－D)에서는, CPU 코어(22)의 코어수 및 액셀러레이터 코어(21)의 코어수는 모두 256이다. 환언하면, 도 6(B)의 서브 다이(12－C)와 서브 다이(12－D)와의 접속 후의 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율은, 512 대 512가 된다.
이와 같이, 서브 다이(12－C)와 서브 다이(12－D)를 접속함으로써, 도 6(A)의 경우와 같이, 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율을 유지한 채로, 서브 다이(12－C)와 서브 다이(12－D)를 접속한 전체의 코어수를 늘릴 수 있다.
도 6(C)의 예에서는, 서브 다이(13－E)와 서브 다이(13－F)가, GPIF(23－E)와 GPIF(23－F)를 이용하여 상호 접속되어 있다. 서브 다이(13－E)의 2 개의 GPIF(23－E)의 각각에, 서브 다이(13－F)의 2 개의 GPIF(23－F)의 각각이 접속되어 있다.
서브 다이(13－E) 및 서브 다이(13－F)에서는, CPU 코어(22)의 코어수는 모두 64이며, 액셀러레이터 코어는 모두 존재하지 않는다. 환언하면, 도 6(C)의 서브 다이(13－E)와 서브 다이(13－F)와의 접속 후의 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율은, 0 대 128이 된다.
이와 같이, 서브 다이(13－E)와 서브 다이(13－F)를 접속함으로써, 서브 다이(13－E)와 서브 다이(13－F)를 접속한 전체의 코어수를 늘릴 수 있다.
도 6(D)의 예에서는, 메모리 인터페이스용 다이(14－G)와 메모리 인터페이스용 다이(14－H)가, GPIF(23－G)와 GPIF(23－H)에 의해 상호 접속되어 있다.
메모리 인터페이스용 다이(14－G)의 2 개의 GPIF(23－G)의 각각에, 메모리 인터페이스용 다이(14－H)의 2 개의 GPIF(23－H)의 각각이 접속되어 있다.
메모리 인터페이스용 다이(14－G) 및 메모리 인터페이스용 다이(14－H)에서는, CPU 코어(22)의 코어수는 모두 16이며, 액셀러레이터 코어는 모두 존재하지 않는다. 환언하면, 도 6(D)의 메모리 인터페이스용 다이(14－G)와 메모리 인터페이스용 다이(14－H)와의 접속 후의 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율은, 0 대 32가 된다.
도 7은, GPIF(23)를 이용하여, 이종류의 다이를 상호 접속시킨 예를 도시하는 도면이다.
도 7(A)의 예에서는, 메인 다이(11－J)와 서브 다이(12－I)가 GPIF(23－J)와 GPIF(23－I)를 이용하여 상호 접속되어 있다.
메인 다이(11－J)의 2 개의 GPIF(23－J)의 각각에, 서브 다이(12－I)의 2 개의 GPIF(23－I)의 각각이 접속되어 있다.
메인 다이(11－J)의 CPU 코어(22)의 코어수는 64이며, 액셀러레이터 코어(21)의 코어수는 2,048이다. 서브 다이(12－I)의 CPU 코어(22)의 코어수와 액셀러레이터 코어(21)의 코어수는, 모두 256이다. 환언하면, 도 7(A)의 메인 다이(11－J)와 서브 다이(12－I)와의 접속 후의 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율은, 2,304 대 320이 된다.
도 7(B)의 예에서는, 메인 다이(11－L)와 서브 다이(13－K)가, GPIF(23－K)와 GPIF(23－L)에 의해 상호 접속되어 있다.
메인 다이(11－L)의 2 개의 GPIF(23－L)의 각각에, 서브 다이(13－K)의 2 개의 GPIF(23－K)의 각각이 접속되어 있다.
메인 다이(11－L)의 CPU 코어(22)의 코어수는 64이며, 액셀러레이터 코어(21)의 코어수는 2,048이다. 서브 다이(13－K)의 CPU 코어(22)의 코어수는 64이며, 액셀러레이터 코어(21)는 존재하지 않는다. 환언하면, 도 7(B)의 메인 다이(11－L)와 서브 다이(13－K)와의 접속 후의 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율은, 2,048 대 128이 된다.
도 8은, GPIF(23)를 이용하여, 수가 다른 이종류의 다이를 상호 접속시킨 예를 나타낸 도면이다.
도 8(A)의 예에서는, 메인 다이(11－N)와 2 개의 메모리 인터페이스용 다이(14－M)가 GPIF(23－N)와 GPIF(23－M)에 의해 상호 접속되어 있다.
메인 다이(11－N)의 2 개의 GPIF(23－N)의 각각에, 메모리 인터페이스용 다이(14－M)의 2 개의 GPIF(23－M)의 각각이 접속되어 있다.
메인 다이(11－N)의 CPU 코어(22)의 코어수는 64이며, 액셀러레이터 코어(21)의 코어수는 2,048이다. 메모리 인터페이스용 다이(14－M)의 CPU 코어(22)의 코어수는 16이며, 액셀러레이터 코어(21)는 존재하지 않는다. 환언하면, 도 8(A)의 메인 다이(11－N)와 2 개의 메모리 인터페이스용 다이(14－M)와의 접속 후의 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율은, 2,048 대 96이 된다.
도 8(B)의 예에서는, 서브 다이(12－R)와 서브 다이(13－S)가, GPIF(23－R)와 GPIF(23－S)에 의해 상호 접속되어 있다.
서브 다이(12－R)의 2 개의 GPIF(23－R)의 각각에, 서브 다이(13－S)의 2 개의 GPIF(23－S)의 각각이 접속되어 있다.
서브 다이(12－R)의 CPU 코어(22)의 코어수와 액셀러레이터 코어(21)의 코어수는, 모두 256이다. 서브 다이(13－S)의 CPU 코어(22)의 코어수는 64이며, 액셀러레이터 코어(21)는 존재하지 않는다. 환언하면, 도 8(B)의 서브 다이(12－R)와 서브 다이(13－S)와의 접속 후의 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율은 256 대 320이 된다.
도 8(C)의 예에서는, 서브 다이(12－T)와 2 개의 메모리 인터페이스용 다이(14－U)가, GPIF(23)－T와 GPIF(23)－U에 의해 상호 접속되어 있다.
서브 다이(12－T)의 CPU 코어(22)의 코어수와 액셀러레이터 코어(21)의 코어수는 모두 256이다. 메모리 인터페이스용 다이(14－U)의 CPU 코어(22)의 코어수는 16이며, 액셀러레이터 코어(21)는 존재하지 않는다. 환언하면, 도 8(C)의 서브 다이(12－T)와 2 개의 메모리 인터페이스용 다이(14－U)와의 접속 후의 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율은 256 대 288이 된다.
도 8(D)의 예에서는, 서브 다이(13－P)와 2 개의 메모리 인터페이스용 다이(14－Q)가, GPIF(23－P)와 GPIF(23－Q)에 의해 상호 접속되어 있다.
서브 다이(13－P)의 CPU 코어(22)의 코어수는 64이며, 액셀러레이터 코어(21)는 존재하지 않는다. 메모리 인터페이스용 다이(14－Q)의 CPU 코어(22)의 코어수는 16이며, 액셀러레이터 코어(21)는 존재하지 않는다. 환언하면, 도 8(D)의 서브 다이(13－P)와 2 개의 메모리 인터페이스용 다이(14－Q)와의 접속 후의 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율은, 0 대 96이 된다.
액셀러레이터 코어(21)와 CPU 코어(22)를 사용한 패키지를 실은 다양한 컴퓨터가 존재하지만, 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 최적 비율은 컴퓨터의 종류에 따라 각각 다르다.
이 때, 컴퓨터의 종류마다 다른 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 최적 비율에 따라 1부터 다이와 패키지를 제조하고 있어서는 비용이 비싸져 비효율적이다.
이에, 본 실시 형태와 같이, GPIF(23)를 이용하여, 복수의 다이를 상호 접속시킴으로써, 컴퓨터의 종류에 따른 패키지를 개별적으로 제조하지 않고, 모든 컴퓨터에 있어서 최적의 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율의 패키지를 제공할 수 있다.
도 9는, 1 개의 노광 마스크(60)를 이용하여 4 종류의 다이의 세트를 제조하는 것을 도시하는 도면이다.
반도체를 제조할 때, 우선, 회로의 패턴 설계가 행해지고, 작은 다이 중에 어떠한 회로를, 얼마나 효율좋게 배치할지에 대한 검토가 이루어진다. 이어서, 검토 결과에 기초하여, 웨이퍼(반도체 재료를 얇게 원반 상에 가공하여 이루어진 얇은 판)의 표면에 회로의 패턴을 새길 때에 필요한 노광 마스크가 작성된다. 구체적으로는, 도 9의 우측에 도시한 노광 마스크(60)가 작성된다.
노광 마스크(60)가 작성되면, 노광 마스크(60)를 통하여 노광하고, 노광 마스크(60)의 패턴을 웨이퍼의 표면에 새겨 현상을 한다. 그 후, 웨이퍼의 표면에 전극 배선용의 알루미늄 금속막을 형성시킨다. 이러한 공정을 거침으로써, 1 매의 웨이퍼 상에 많은 회로의 패턴이 작성된다. 구체적으로는, 도 9의 좌측에 도시한 4 종류의 다이가 작성된다.
작성된 4 종류의 다이는, 다이마다 시험되어, 양품·불량품의 판정이 행해진다. 통상, 다이는 사이즈가 커지는 만큼 양품율이 저하되므로, 다이의 사이즈가 작을수록 수율은 높아진다. 구체적으로는, 메인 다이(11)는, 서브 다이(12 내지 13) 및 메모리 인터페이스용 다이(14)에 비해 사이즈가 크기 때문에, 양품율이 낮다. 마찬가지로, 서브 다이(12)는, 서브 다이(13) 및 메모리 인터페이스용 다이(14)에 비해 사이즈가 크기 때문에, 양품율이 낮다. 또한, 서브 다이(13)와 메모리 인터페이스용 다이(14)와의 관계도 마찬가지로, 사이즈가 큰 서브 다이(13)쪽이 양품율이 낮다.
다이의 양품·불량품의 판정이 이루어진 후, 웨이퍼를 다이마다 절단하여, 마무리가 체크된다. 그 후, 다이가 리드 프레임의 소정의 위치로부터 어긋나지 않도록 고정하기 위한 마운팅의 공정과, 다이와 리드 프레임을 본딩 와이어로 묶는 와이어 본딩의 공정을 거쳐, 다이로의 손상 또는 충격을 억제하기 위해, 세라믹이나 몰드 수지로 패키지된다.
도 9에서는, 26 mm×32 mm의 사이즈의 노광 마스크(60)를 이용하여 다이의 세트를 제조하는 예를 나타내고 있다. 다이의 세트는, 메인 다이(11)와, 서브 다이(12)와, 서브 다이(13)와, 메모리 인터페이스용 다이(14)를 포함하도록 구성된다.
다이의 세트를 구성하는 4 종류의 다이는, 26 mm×32 mm의 사이즈의 노광 마스크(60)를 간극없이 최대한 이용하는 것을 목적으로 하고, 각각의 사이즈가 다르도록 설계되어 있다.
이 때문에, 1 매의 노광 마스크를 이용하여, 사이즈가 다른 4 종류의 다이를 각각 1 개씩 제조하게 되지만, 상술한 바와 같이, 사이즈가 다른 이종류의 다이의 수율은, 사이즈가 작을수록 높아진다.
따라서, 도 8(A)과 같이, 사이즈가 큰 1 개의 메인 다이(11)에 대해, 사이즈가 작은 2 개의 메모리 인터페이스용 다이(14－M)를 접속하는 패키지를 작성했다고 해도, 메인 다이(11)에 대해 메모리 인터페이스용 다이(14－M)가 수율이 높으므로, 메인 다이(11)만 재고가 증가한다고 하는 사태가 생기지 않고, 효율좋게 패키지가 작성된다.
이상, 본 발명의 일 실시 형태에 대해 설명했으나, 본 발명은, 상술한 실시 형태로 한정되지 않고, 본 발명의 목적을 달성할 수 있는 범위에서의 변형, 개량 등은 본 발명에 포함되는 것이다.
예를 들면, 상술한 실시 형태에서는, 다이에 포함되는 코어로서, 액셀러레이터(Accelerator) 코어(21)와, CPU 코어(22)가 채용되었으나, 특별히 이에 한정되지 않는다. 즉, 다이에는, CPU 코어(22) 혹은 레이턴시 코어로 이루어진 제1 코어와, 액셀러레이터 코어(22) 혹은 스루풋 코어로 이루어진 제2 코어 중, 적어도 일방이 포함되면 된다.
여기서, 제1 코어란, 저레이턴시로 복잡한 연산 처리를 행하기 위한 대형 코어이며, OS의 실행이나 네트워크 제어·부하 조정, 액셀러레이터의 제어·부하 분산 조정 등을 관리하는 코어를 의미한다. 제1 코어의 대표적인 예로서는, Intel(등록 상표)의 Core 시리즈나 Xeon(등록 상표) 시리즈에 탑재되는 x86계의 범용 CPU 코어 등이 있다.
또한, 제2 코어란, 레이턴시는 크지만, 고스루풋으로 대량의 연산 결과를 얻을 수 있는 소형의 메니 코어 구성을 취하는 코어를 의미한다. 제2 코어의 대표적인 예로서는, GPGPU(General－purpose computing on graphics processing units)의 SIMD 코어 또는 PEZY(등록 상표)－SC(Super Computing)의 MIMD 코어 등이 있다.
예를 들면, 상술한 실시 형태에서는, 다이의 종류는 4 종류로 여겨졌으나, 특별히 이에 한정되지 않고, n 종류(n는 1 이상의 임의의 정수값)의 다이를 다이의 세트로 할 수 있다.
또한, 예를 들면, 각종 인터페이스의 구성, 및 액셀러레이터 코어와 CPU 코어와의 코어수의 비율은, 본 발명의 목적을 달성하기 위한 예시에 지나지 않고, 특별히 한정되지 않는다.
이상 정리하면, 본 발명이 적용되는 패키지는, 다음과 같은 구성을 취하면 충분하며, 상술한 실시 형태를 포함하여 다양한 실시 형태를 취할 수 있다.
또한, 본 발명이 적용되는 다이의 세트는, 다음과 같은 구성을 취하면 충분하며, 상술한 실시 형태를 포함하여 다양한 실시 형태를 취할 수 있다.
즉, 본 발명이 적용되는 다이의 세트는, CPU 코어 혹은 레이턴시 코어로 이루어진 제1 코어(예를 들면, 도 1의 CPU 코어(22))와, 액셀러레이터 코어 혹은 스루풋 코어로 이루어진 제2 코어(예를 들면, 도 1의 액셀러레이터 코어(21)) 중, 적어도 일방을 구비하고, 외부 인터페이스(예를 들면, PCI 익스프레스)와, 메모리 인터페이스(예를 들면, 도 1의 TCI/MIF)와, 다른 다이와 접속하는 다이 인터페이스(예를 들면, 도 1의 GPIF)를 구비하는 다이의 세트이며, 상기 다이는, 상기 제1 코어와 상기 제2 코어와의 양쪽 모두를 포함한 제1 종류의 다이와 제2 종류의 다이를 포함하고, 상기 제1 코어와 상기 제2 코어와의 코어수의 비율은, 상기 제1 종류의 다이와 상기 제2 종류의 다이에서 각각 상이한, 다이의 세트이면 충분하다.
이에 의해, 사이즈가 다른 이종류의 다이를 1 매의 노광 마스크를 이용하여 제조할 수 있으므로, 노광 마스크에 발생하는 간극을 최소한으로 정지시켜, 효율좋게 다이를 제조할 수 있다.
또한, 상술한 실시 형태에서는, 1 매의 노광 마스크를 이용하여, 사이즈가 다른 4 종류의 다이를 1 개씩 제조한다고 여겨졌으나, 사이즈가 다른 이종류의 다이의 수율은, 사이즈가 작을수록 높아지므로, 도 8(A)과 같이, 사이즈가 큰 1 개의 메인 다이(11)에 대해, 사이즈가 작은 2 개의 메모리 인터페이스용 다이(14－M)를 접속했다고 해도, 메인 다이(11)에 대해 메모리 인터페이스용 다이(14－M)쪽이 수율이 높으므로, 메인 다이(11)만 재고가 증가한다고 하는 사태가 생기지 않고, 효율좋게 다이의 세트가 작성된다.
또한, 1 매의 노광 마스크를 이용하여, 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율이 다르고, 한편, 상호 접속 가능한 독립된 다이를 제조할 수 있다. 이에 의해, 컴퓨터의 종류에 따른 패키지를 개별적으로 제조하지 않고, 모든 컴퓨터에 있어 최적의 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율의 다이의 세트를 제공할 수 있다.
또한, 도 2에 도시한 바와 같이, TCI에 준거한 인터페이스에, TCI DRAM을 접속할 수 있으므로, 고속 메모리 통신용의 대형의 다이의 세트를 용이하게 제조할 수 있다.
또한, 도 3에 도시한 바와 같이, HBM에 준거한 인터페이스에, HBM DRAM을 접속할 수 있으므로, 광대역의 소형의 다이의 세트를 용이하게 제조할 수 있다.
또한, 도 4에 도시한 바와 같이, TCI에 준거한 인터페이스와, HBM에 준거한 인터페이스의 각각에, TCI DRAM과, HBM DRAM을 각각 접속할 수 있으므로, 복수 종류의 메모리의 각각의 특징을 살린, 고속 및 대용량 및 광대역의 메모리 통신을 실현할 수 있는 다이의 세트를 용이하게 제조할 수 있다.
또한, 도 5에 도시한 바와 같이, TCI에 준거한 인터페이스와, HBM에 준거한 인터페이스와, DDR4에 준거한 인터페이스를 구비하는 메모리 인터페이스용 다이의 각각에, TCI DRAM과 HBM DRAM(40)과 DDR4 DIMM(50)을 각각 접속할 수 있으므로, 대용량의 대형의 다이의 세트를 용이하게 제조할 수 있다.
또한, 도 6에 도시한 바와 같이, GPIF(23)를 이용하여, 동종류의 다이를 상호 접속시킬 수 있으므로, 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율을 유지한 채로, 패키지 전체의 코어수를 늘리기 위한 다이의 세트를 용이하게 제조할 수 있다.
또한, 도 7에 도시한 바와 같이, GPIF(23)를 이용하여, 이종류의 다이를 상호 접속시킬 수 있으므로, 이종류의 독립된 다이를 상호 접속시키기 위한 다이의 세트를 용이하게 제조할 수 있다. 또한, 도 8에 도시한 바와 같이, GPIF(23)를 이용하여, 수가 다른 이종류의 다이를 상호 접속시키기 위한 다이의 세트를 용이하게 제조할 수 있다. 이에 의해, 컴퓨터의 종류에 따른 패키지를 개별적으로 제조하지 않고, 모든 컴퓨터에 있어서 최적의 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율의 패키지를 구성하는 다이의 세트를 용이하게 제조할 수 있다.
또한, 본 발명이 적용되는 패키지는, CPU 코어 혹은 레이턴시 코어로 이루어진 제1 코어(예를 들면, 도 1의 CPU 코어(22))와, 액셀러레이터 코어 혹은 스루풋 코어로 이루어진 제2 코어(예를 들면, 도 1의 액셀러레이터 코어(21)) 중, 적어도 일방을 구비하고, 외부 인터페이스(예를 들면, PCI 익스프레스)와, 메모리 인터페이스(예를 들면, 도 1의 TCI/MIF)와, 다른 다이와 접속하는 다이 인터페이스(예를 들면, 도 1의 GPIF)를 구비하는 다이를 적어도 1 개 포함한 패키지이며, 상기 다이는, 상기 제1 코어와 상기 제2 코어의 양쪽 모두를 포함한 제1 종류의 다이와 제2 종류의 다이를 포함하고, 상기 제1 코어와 상기 제2 코어와의 코어수의 비율은, 상기 제1 종류의 다이와 상기 제2 종류의 다이에서 각각 상이한 다이를 적어도 1 개 포함한 패키지이면 충분하다.
이에 의해, 사이즈가 다른 이종류의 다이를 1 매의 노광 마스크를 이용하여 제조할 수 있으므로, 노광 마스크에 발생하는 간극을 최소한으로 정지시켜, 효율좋게 다이를 제조할 수 있다.
또한, 상술한 실시 형태에서는, 1 매의 노광 마스크를 이용하여, 사이즈가 다른 4 종류의 다이를 1 개씩 제조한다고 여겨졌으나, 사이즈가 다른 이종류의 다이의 수율은, 사이즈가 작을수록 높아진다.
따라서, 도 8(A)과 같이, 사이즈가 큰 1 개의 메인 다이(11)에 대해, 사이즈가 작은 2 개의 메모리 인터페이스용 다이(14－M)를 접속했다고 해도, 메인 다이(11)에 대해 메모리 인터페이스용 다이(14－M)가 수율이 높으므로, 메인 다이(11)만 재고가 증가한다고 하는 사태가 생기지 않고, 효율좋게 패키지가 작성된다.
또한, 1 매의 노광 마스크를 이용하여, 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율이 다르고, 또한, 상호 접속 가능한 독립된 다이를 제조할 수 있다. 이에 의해, 컴퓨터의 종류에 따른 패키지를 개별적으로 제조하지 않고, 모든 컴퓨터에 있어서 최적의 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율의 패키지를 제공할 수 있다.
또한, 도 2에 도시한 바와 같이, TCI에 준거한 인터페이스에, TCI DRAM을 접속할 수 있으므로, 고속 메모리 통신용의 대형의 패키지를 용이하게 제조할 수 있다.
또한, 도 3에 도시한 바와 같이, HBM에 준거한 인터페이스에, HBM DRAM을 접속할 수 있으므로, 광대역의 소형의 패키지를 용이하게 제조할 수 있다.
또한, 도 4에 도시한 바와 같이, TCI에 준거한 인터페이스와 HBM에 준거한 인터페이스의 각각에, TCI DRAM과 HBM DRAM을 각각 접속할 수 있으므로, 복수 종류의 메모리의 각각의 특징을 살린, 고속 및 대용량 및 광대역의 메모리 통신을 실현할 수 있는 패키지를 용이하게 제조할 수 있다.
또한, 도 5에 도시한 바와 같이, TCI에 준거한 인터페이스와 HBM에 준거한 인터페이스와 DDR4에 준거한 인터페이스를 구비하는 메모리 인터페이스용 다이의 각각에, TCI DRAM과 HBM DRAM(40)과 DDR4 DIMM(50)을 각각 접속할 수 있으므로, 대용량의 대형의 패키지를 용이하게 제조할 수 있다.
또한, 도 6에 도시한 바와 같이, GPIF(23)를 이용하여, 동종류의 다이를 상호 접속시킬 수 있으므로, 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율을 유지한 채로, 패키지 전체의 코어수를 늘릴 수 있다.
또한, 도 7에 도시한 바와 같이, GPIF(23)를 이용하여, 이종류의 다이를 상호 접속시킬 수 있으므로, 이종류의 독립된 다이를 상호 접속시킬 수 있다. 또한 도 8에 도시한 바와 같이, GPIF(23)를 이용하여, 수가 다른 이종류의 다이를 상호 접속시킬 수 있다. 이에 의해, 컴퓨터의 종류에 따른 패키지를 개별적으로 제조하지 않고, 모든 컴퓨터에 있어서 최적의 액셀러레이터 코어(21)와 CPU 코어(22)와의 코어수의 비율이 되는 패키지를 용이하게 제조할 수 있다.
11, 11－A, B, J, L, N : 메인 다이
12, 12－C, D, I, R, T : 서브 다이
13, 13－E, F, P, S : 서브 다이
14, 14－G, H, M, Q, U : 메모리 인터페이스용 다이
21 : 액셀러레이터 코어
22 : CPU 코어
23, 23－A~U : GPIF
24 : TCI/MIF
25 : HBM/MIF
26 : DDR4/MIF
30 : TCI DRAM
40 : HBM DRAM
50 : DDR4 DIMM
60 : 노광 마스크
P1 : 패키지
P2 : 패키지
P3 : 패키지
P4 : 패키지

Claims (14)

  1. CPU 코어 또는 레이턴시 코어로 이루어진 제1 코어와, 액셀러레이터 코어 또는 스루풋 코어로 이루어진 제2 코어 중, 적어도 일방을 구비하고,
    외부 인터페이스와,
    메모리 인터페이스와,
    다른 다이와 접속하는 다이 인터페이스를 구비하는 다이의 세트이며,
    상기 다이는,
    상기 제1 코어와 상기 제2 코어와의 양쪽 모두를 포함한 제1 종류의 다이와 제2 종류의 다이를 포함하고,
    상기 제1 코어와 상기 제2 코어와의 코어수의 비율은, 상기 제1 종류의 다이와 상기 제2 종류의 다이에서 각각 상이한, 다이의 세트.
  2. 제1항에 기재된 상기 다이의 세트를 적어도 1 개 포함하는, 패키지.
  3. 제2항에 있어서,
    상기 메모리 인터페이스는,
    전기적으로 비접촉으로 통신을 행하는 사양에 준거한 인터페이스를 포함하는, 패키지.
  4. 제3항에 있어서,
    상기 메모리 인터페이스는,
    TCI에 준거한 인터페이스를 포함하는, 패키지.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 메모리 인터페이스는,
    전기적으로 접촉하여 통신을 행하는 3 차원 적층의 차세대 고속 메모리에 준거한 인터페이스를 더 포함하는, 패키지.
  6. 제5항에 있어서,
    상기 메모리 인터페이스는,
    HBM에 준거한 인터페이스를 더 포함하는, 패키지.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 메모리 인터페이스는,
    전기적으로 접촉하여 통신을 행하는 범용 메모리, 및 DIMM(Dual Inline Memory Module)에 준거한 인터페이스를 더 포함하는, 패키지.
  8. 제7항에 있어서,
    상기 메모리 인터페이스는,
    DDR4에 준거한 인터페이스를 더 포함하는, 패키지.
  9. 제2항 내지 제8항 중 어느 한 항에 있어서,
    상기 패키지는,
    각각의 상기 다이 인터페이스에서 상호 접속되어 있는 2 개의 상기 다이를 포함한, 패키지.
  10. 제9항에 있어서,
    상기 패키지는,
    상호 접속되어 있는 상기 2 개의 다이가 동종인, 패키지.
  11. 제9항에 있어서,
    상기 패키지는,
    상호 접속되어 있는 상기 2 개의 다이가 이종인, 패키지.
  12. 제2항 내지 제11항 중 어느 한 항에 있어서,
    상기 2 개의 다이 중, 적어도 1 개는, 또한, 상호 접속되어 있는 상기 다이 인터페이스에서 별도의 상기 다이와 접속되어 있는, 패키지.
  13. CPU 코어 혹은 레이턴시 코어로 이루어진 제1 코어와, 액셀러레이터 코어 혹은 스루풋 코어로 이루어진 제2 코어 중, 적어도 일방을 구비하고,
    외부 인터페이스와,
    메모리 인터페이스와,
    다른 다이와 접속하는 다이 인터페이스를 구비하는 복수 종류의 다이를 생성하기 위한 노광 마스크를 준비하고, 해당 노광 마스크를 이용하여 상기 복수 종류의 다이의 세트를 제조하는, 다이의 세트의 제조 방법.
  14. CPU 코어 혹은 레이턴시 코어로 이루어진 제1 코어와, 액셀러레이터 코어 혹은 스루풋 코어로 이루어진 제2 코어 중, 적어도 일방을 구비하고,
    외부 인터페이스와,
    메모리 인터페이스와,
    다른 다이와 접속하는 다이 인터페이스를 구비하는 다이를 적어도 1 개 포함하도록,
    패키지를 제조하는,
    패키지 제조 방법.
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