JP5956708B1 - ダイ及びパッケージ、並びに、ダイの製造方法及びパッケージの生成方法 - Google Patents

ダイ及びパッケージ、並びに、ダイの製造方法及びパッケージの生成方法 Download PDF

Info

Publication number
JP5956708B1
JP5956708B1 JP2016517011A JP2016517011A JP5956708B1 JP 5956708 B1 JP5956708 B1 JP 5956708B1 JP 2016517011 A JP2016517011 A JP 2016517011A JP 2016517011 A JP2016517011 A JP 2016517011A JP 5956708 B1 JP5956708 B1 JP 5956708B1
Authority
JP
Japan
Prior art keywords
die
core
interface
dies
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016517011A
Other languages
English (en)
Other versions
JPWO2017094091A1 (ja
Inventor
齊藤　元章
元章 齊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pezy Computing
Pezy Computing KK
Original Assignee
Pezy Computing
Pezy Computing KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pezy Computing, Pezy Computing KK filed Critical Pezy Computing
Application granted granted Critical
Publication of JP5956708B1 publication Critical patent/JP5956708B1/ja
Publication of JPWO2017094091A1 publication Critical patent/JPWO2017094091A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/803—Three-dimensional arrays or hypercubes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Software Systems (AREA)
  • Computing Systems (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Dram (AREA)
  • Multi Processors (AREA)
  • Microcomputers (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Complex Calculations (AREA)

Abstract

低コストかつ効率的に、全ての種類のコンピュータに最適なコア数の比率のパッケージ及びパッケージを構成するダイを提供すること実現可能にすること。ダイのセット及びパッケージは、アクセラレーターコア２１とＣＰＵコア２２とのうち少なくとも一方を備え、外部インターフェースと、メモリインターフェース２４乃至２６と、他のダイとを接続するダイインターフェース２３と、を備えるダイを複数含む。前記ダイは、前記アクセラレーターコアと前記ＣＰＵコアとの両方を含む第１種類のダイと第２種類のダイとを含み、前記アクセラレーターコアと前記ＣＰＵコアとのコア数の比率は、前記第１種類のダイと前記第２種類のダイとでそれぞれ異なっている。さらに、前記メモリインターフェースは、ＴＣＩに準拠したインターフェースを含む。さらに、前記メモリインターフェースは、ＨＢＭに準拠したインターフェースをさらに含む。

Description

本発明は、ダイ及びパッケージ、並びに、ダイの製造方法及びパッケージの生成方法に関する。
従来、アクセラレーターコア（Ａｃｃｅｌｅｒａｔｏｒ Ｃｏｒｅ）又はスループットコア（Ｔｈｒｏｕｇｈｐｕｔ Ｃｏｒｅ）と、ＣＰＵコア（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ Ｃｏｒｅ）又はレイテンシーコア（Ｌａｔｅｎｃｙ Ｃｏｒｅ）とを使ったパッケージを乗せた各種各様なコンピュータが存在する（特許文献１参照）。
即ち、従来、アクセラレーターコア又はスループットコアと、ＣＰＵコア又はレイテンシーコアとが有する夫々の特徴を考慮し、各種各様なコンピュータの使用目的に応じたパッケージが製造されていた。
特開２０１１−１０８１４０号公報
しかしながら、アクセラレーターコアとＣＰＵコアとのコア数の比率は、アプリケーションの要請によって異なり、従って主要なアプリケーションに応じて開発されることが多いコンピュータの種類によってまちまちであり、コンピュータの種類毎にコア数の比率が異なるダイとパッケージを製造しているため、コストが高く非効率であった。
本発明は、低コストかつ効率的に、全ての種類のコンピュータに最適なコア数の比率のパッケージを構成するダイのセット及びパッケージを提供することを目的とする。
上記目的を達成するため、本発明の一態様のダイのセット及びパッケージは、
ＣＰＵコア若しくはＬａｔｅｎｃｙコアからなる第１コアと、Ａｃｃｅｌｅｒａｔｏｒコア若しくはＴｈｒｏｕｇｈｐｕｔコアからなる第２コアとのうち少なくとも一方を備え、
外部インターフェースと、
メモリインターフェースと、
他のダイと接続するダイインターフェースと、
を備える前記ダイのセットであって、
前記ダイは、
前記第１コアと前記第２コアとの両方を含む第１種類のダイと第２種類のダイとを含み、
前記第１コアと前記第２コアとのコア数の比率は、前記第１種類のダイと前記第２種類のダイとでそれぞれ異なっている。
前記パッケージは、
前記ダイのセットを少なくとも１つ含む。
前記メモリインターフェースは、
電気的に非接触に通信を行う仕様に準拠したインターフェースを含む。
前記メモリインターフェースは、さらに、
ＴＣＩに準拠したインターフェースを含む。
前記メモリインターフェースは、さらに、
電気的に接触して通信を行う３次元積層の次世代高速メモリに準拠したインターフェースを含む。
前記メモリインターフェースは、さらに、
ＨＢＭに準拠したインターフェースを含む、
前記メモリインターフェースは、さらに、
電気的に接触して通信を行う汎用メモリ、及びＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）に準拠したインターフェースを含む。
前記メモリインターフェースは、さらに、
ＤＤＲ４に準拠したインターフェースを含む。
前記パッケージは、さらに、
夫々の前記ダイインターフェースで相互に接続されている２つの前記ダイを含む。
前記パッケージは、さらに
相互に接続されている前記２つのダイが同種である。
前記パッケージは、さらに
相互に接続されている前記２つのダイが異種である。
前記２つのダイのうち、少なくとも１つは、さらに、
相互に接続されている前記ダイインターフェースで別の前記ダイと接続されている。
本発明によれば、低コストかつ効率的に、全ての種類のコンピュータにあったパッケージ及びパッケージを構成するダイを提供することができる。
本発明の一実施形態のダイのセットの構成例を示す図である。 図１のダイのセットのうち、メインダイの高速メモリ通信用の大型パッケージの例を示す図である。 メインダイの小型パッケージの例を示す図である。 メインダイと複数の種類のメモリとを接続した、高速メモリ通信用の大型パッケージの例を示す図である。 メインダイと複数種類のメモリとを接続した、最大構成のパッケージの例を示す図である。 ＧＰＩＦを用いて、同種類のダイを相互に接続させた例を示す図である。 ＧＰＩＦを用いて、異種類のダイを相互に接続させた例を示す図である。 ＧＰＩＦを用いて、数が異なる異種類のダイを相互に接続させた例を示す図である。 １つの露光マスクを用いて４種類のダイのセットを製造することを示す図である。
本明細書の説明において、「非接触に通信を行う」とは、通信を行う一方の通信部と、通信を行う他方の通信部とが、相互に接触せず、且つ導電性部材（半田、導電性接着剤、ワイヤ等のいずれか１つ以上）を介さずに通信を行うことを意味する。また、「接触して通信を行う」とは、通信を行う一方の通信部と、通信を行う通信部とが、相互に接触して通信を行うか、又は導電性部材（半田、導電性接着剤、ワイヤ等のいずれか１つ以上）を介して通信を行うことを意味する。また、通信部とは、送信及び受信を行う部分、送信のみを部分、及び、受信のみを部分を含む概念である。
図１は、本発明の一実施形態のダイのセットの構成例を示す図である。
図１の例では、ダイのセットは、メインダイ１１と、サブダイ１２と、サブダイ１３と、メモリインターフェース用ダイ１４とを含むように構成される。
図１（Ａ）は、メインダイ１１の構成を示している。
メインダイ１１は、アクセラレーターコア２１と、ＣＰＵコア２２とＧＰＩＦ（Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉｎｔｅｒｆａｃｅ）２３と、ＴＣＩ／ＭＩＦ（Ｔｈｒｕ Ｃｈｉｐ Ｉｎｔｅｒｆａｃｅ／Ｍｅｍｏｒｙ Ｉｎｔｅｒｆａｃｅ）２４と、ＨＢＭ／ＭＩＦ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ／Ｍｅｍｏｒｙ Ｉｎｔｅｒｆａｃｅ）２５と、を備える。
ここで、アクセラレーターコア２１は、大量の演算結果を得ることが出来る小型のメニーコア構成を取るコアであり、レイテンシー（デバイスに対してデータ転送などを要求してから、その結果が返送されるまでの遅延時間）は大きいが、高スループット（コンピュータやネットワークが一定時間内に処理できるデータ量が大きい）という性質を持つ。
ＣＰＵコア２２は、ＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）の実行やネットワーク制御・負荷調整、アクセラレーター制御・負荷分散調整などを管理する大型コアであり、低レイテンシーで複雑な演算処理を行う。
なお、図１等の図面において、アクセラレーターコア２１及びＣＰＵコア２２に夫々記載された「６４」や「２，０４８」という数字は、アクセラレーターコア２１及びＣＰＵコア２２の夫々のコア数を示している。
ＧＰＩＦ２３は、他のダイと接続する汎用的なダイインターフェースである。
ＴＣＩ／ＭＩＦ２４は、磁界結合を用いた近接ダイ間無線通信によりメモリと非接触に通信を行うメモリインターフェースである。
ＴＣＩは、既存の有線通信手法と比較した場合に、低消費電力でありながら高速通信が可能であること、電気的に非接触であるためインピーダンス整合が不要であること、及び、磁界結合に必要となるアンテナがウェハ内に前工程で作成可能であり後工程作業が増えないため歩留まりに影響が無いという長所を有する。
ＨＢＭ／ＭＩＦ２５は、ＴＢ／ｓｅｃクラスの広帯域メモリインターフェースである。
なお、図示はしないが、メインダイを含む各種ダイには、ＰＣＩエクスプレスなどの外部インターフェースが備えられている。
図１（Ｂ）は、サブダイ１２の構成を示している。
サブダイ１２は、メインコア１１と同様に、アクセラレーターコア２１と、ＣＰＵコア２２と、ＧＰＩＦ２３と、ＴＣＩ／ＭＩＦ２４と、ＨＢＭ／ＭＩＦ２５と、を備える。
このように、図１（Ｂ）のサブダイ１２の構成要素自体は、図１（Ａ）のメインダイ１１と同様である。
ただし、アクセラレーターコア２１とＣＰＵコア２２とのコア数の比率が、メインダイ２１では２，０４８対６４であるのに対し、サブダイ１２では、２５６対２５６であり異なる。また、ＴＣＩ／ＭＩＦ２４の個数も、メインダイ２１では４個であるのに対し、サブダイ１２では２個であり異なる。
図１（Ｃ）は、サブダイ１３の構成を示している。
サブダイ１３は、ＣＰＵコア２２と、ＧＰＩＦ２３と、ＨＢＭ／ＭＩＦ２５と、を備える。サブダイ１３では、ＣＰＵコア２２のコア数は６４であり、アクセラレーターコア２１は存在しない。換言すると、図１（Ｃ）のサブダイ１３のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、０対６４であり、図１（Ａ）のメインコア１１とも図１（Ｂ）のサブコア１２とも異なる。また、サブダイ１３では、ＴＣＩ／ＭＩＦ２４が存在しない（０個）である点も、メインコア１１ともサブコア１２とも異なる。
図１（Ｄ）は、メモリインターフェース用ダイ１４の構成を示している。
メモリインターフェース用ダイ１４は、ＣＰＵコア２２と、ＧＰＩＦ２３と、ＤＤＲ４／ＭＩＦ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ４／Ｍｅｍｏｒｙ Ｉｎｔｅｒｆａｃｅ）２６と、を備える。
ＤＤＲ４／ＭＩＦ２６は、ＤＤＲ４ ＳＤＲＡＭ （Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ４ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に準拠したメモリインターフェースであり、メモリ単体とＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）の双方に対応する。ＤＤＲ４は、半導体集積回路で構成されるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の規格の一種である。
ダイのセットを構成する上述の４種類のダイは、２６ｍｍ×３２ｍｍのサイズの露光マスク６０（図９を参照）を隙間なく最大限利用することを目的として、夫々のサイズが異なるように設計されている。
そして、上述の４種類の独立したダイから、任意の種類の任意の個数のダイと、任意の種類の任意の個数のメモリを接続することによりパッケージが作成される。
ここで、パッケージとは、ダイ及びダイに接続されたメモリへの傷や衝撃を抑えるために、ダイ及びダイに接続されたメモリのセットをセラミックやモールド樹脂によってパッケージしたものをいう。
パッケージの作成後、金型にてリードフレームから個々の半導体製品を切断・分離し、外部リードを所定の形状に成形する。その後、必要な試験を経て、半導体製品表面に品名等が印字され半導体が完成する。完成後の半導体は各種各様なコンピュータに搭載される。
アクセラレーターコア２１とＣＰＵコア２２との合計のコア数またはコア数の比率は、コンピュータの種類によって最適となる値が異なる。これに対し、コア数やコア数の比率が異なる異種類の独立したダイを相互に接続したり、同種類のダイを接続したりすることにより、コンピュータの種類に応じたパッケージを個別に製造することなく、全てのコンピュータにとって最適な比率またはコア数のパッケージを提供することができる。
以下、図２乃至８を参照して、各種ダイと各種メモリとの接続によるパッケージの具体例を説明する。
図２は、高速メモリ通信用の大型のパッケージの例を示す図である。
図２のパッケージＰ１は、メインダイ１１と、メインダイ１１のＴＣＩ／ＭＩＦ２４に接続されたＴＣＩ ＤＲＡＭ３０と、を含むように構成されている。
図２の例では、メインダイ１１の４つのＴＣＩ／ＭＩＦ２４の夫々に、４つの大型のメモリであるＴＣＩ ＤＲＡＭ３０の夫々が接続されている。
このように、メインダイ１１とＴＣＩ ＤＲＡＭ３０とがＴＣＩ／ＭＩＦ２４により非接触で接続したパッケージＰ１を適用することで、高速かつ大容量のメモリ通信が実現できる。
図３は、メインダイ１１の小型のパッケージの例を示す図である。
図３のパッケージＰ２は、メインダイ１１と、メインダイ１１のＨＢＭ／ＭＩＦ２５に接続されたＨＢＭ ＤＲＡＭ４０と、を含むように構成されている。
図３の例では、メインダイ１１の２つのＨＢＭ／ＭＩＦ２５の夫々に、２つの小型のメモリであるＨＢＭ ＤＲＡＭ４０の夫々が接続されている。
このように、メインダイ１１と、ＨＢＭ ＤＲＡＭ４０とがＨＢＭ／ＭＩＦ２４により接続したパッケージＰ２を適用することで、パッケージの小型化と広帯域のメモリ通信とが実現できる。
図４は、メインダイ１１と複数の種類のメモリとを接続した、高速メモリ通信用の大型パッケージの例を示す図である。
図４のパッケージＰ３は、メインダイ１１と、メインダイ１１のＴＣＩ／ＭＩＦ２４に接続されたＴＣＩ ＤＲＡＭ３０と、メインダイ１１のＨＢＭ／ＭＩＦ２５に接続されたＨＢＭ ＤＲＡＭ４０と、を含むように構成されている。
図４の例では、メインダイ１１の４つのＴＣＩ／ＭＩＦ２４の夫々に、４つの大型のメモリであるＴＣＩ ＤＲＡＭ３０の夫々が接続されている。また、メインダイ１１の２つのＨＢＭ／ＭＩＦ２５の夫々に、２つのＨＢＭ ＤＲＡＭ４０の夫々が接続されている。
このように、メインダイ１１と、ＴＣＩ ＤＲＡＭ３０とがＴＣＩ／ＭＩＦ２４により接続し、メインダイ１１と、ＨＢＭ ＤＲＡＭ４０とがＨＢＭ／ＭＩＦ２５により接続したパッケージＰ３を適用することで、複数種類のメモリの夫々の特徴を生かした、高速かつ大容量かつ広帯域のメモリ通信が実現できる。
図５は、メインダイ１１と複数種類のメモリとを接続した、最大構成のパッケージの例を示す図である。
図５のパッケージＰ４は、メインダイ１１と、メインダイ１１のＴＣＩ／ＭＩＦ２４に接続されたＴＣＩ ＤＲＡＭ３０と、メインダイ１１のＨＢＭ／ＭＩＦ２５に接続されたＨＢＭ ＤＲＡＭ４０と、メインダイ１１のＧＰＩＦ２３に接続されたメモリインターフェース用ダイ１４とを含むように構成されている。
また、メモリインターフェース用ダイ１４は、ＤＤＲ４／ＭＩＦ２６を備える。ＤＤＲ４／ＭＩＦ２６は、パッケージＰ４の外部でメモリモジュールであるＤＤＲ４ ＤＩＭＭ５０と接続されている。
図５の例では、メインダイ１１の４つのＴＣＩ／ＭＩＦ２４の夫々に、４つの大型のメモリであるＴＣＩ ＤＲＡＭ３０の夫々が接続されている。また、メインダイ１１の２つのＨＢＭ／ＭＩＦ２５の夫々に、２つのＨＢＭ ＤＲＡＭ４０の夫々が接続されている。さらに、メインダイ１１の２つのＧＰＩＦ２３の夫々に接続されたメモリインターフェース用ダイ１４の夫々に、複数のＤＤＲ４ ＤＩＭＭ５０の夫々が接続されている。
このように、メインダイ１１と、ＴＣＩ ＤＲＡＭ３０とがＴＣＩ／ＭＩＦ２４により接続し、メインダイ１１と、ＨＢＭ ＤＲＡＭ４０とがＨＢＭ／ＭＩＦ２５により接続し、メインダイ１１と、メモリインターフェース用ダイ１４と、ＤＤＲ４ ＤＩＭＭ５０とが、ＧＰＩＦ２３と、ＨＢＭ／ＭＩＦ２５と、ＤＤＲ４／ＭＩＦ２６とにより接続したパッケージＰ４を適用することで、メインダイ１１のメモリの容量を最大化が実現できる。
図６は、ＧＰＩＦ２３を用いて、同種類のダイを相互に接続させた例を示す図である。
図６（Ａ）の例では、メインダイ１１−Ａとメインダイ１１−Ｂとが、ＧＰＩＦ２３−ＡとＧＰＩＦ２３−Ｂとを用いて相互に接続されている。
メインダイ１１−Ａの２つのＧＰＩＦ２３−Ａの夫々に、メインダイ１１−Ｂの２つのＧＰＩＦ２３−Ｂの夫々が接続されている。
メインダイ１１−Ａ及びメインダイ１１−Ｂでは、ＣＰＵコア２２のコア数はいずれも６４であり、アクセラレーターコア２１のコア数はいずれも２，０４８である。換言すると、図６（Ａ）のメインダイ１１−Ａとメインダイ１１−Ｂとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、４，０９６対１２８となる。
このように、メインダイ１１−Ａとメインダイ１１−Ｂとを接続することで、アクセラレーターコア２１とＣＰＵコア２２とのコア数の比率を維持したままメインダイ１１−Ａとメインダイ１１−Ｂとを接続した全体のコア数を増やすことができる。
図６（Ｂ）の例では、サブダイ１２−Ｃとサブダイ１２−Ｄとが、ＧＰＩＦ２３−ＣとＧＰＩＦ２３−Ｄとにより相互に接続されている。
サブダイ１２−Ｃの２つのＧＰＩＦ２３−Ｃの夫々に、サブダイ１２−Ｄの２つのＧＰＩＦ２３−Ｄの夫々が接続されている。
サブダイ１２−Ｃ及びサブダイ１２−Ｄでは、ＣＰＵコア２２のコア数及びアクセラレーターコア２１のコア数はいずれも２５６である。換言すると、図６（Ｂ）のサブダイ１２−Ｃとサブダイ１２−Ｄとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、５１２対５１２となる。
このように、サブダイ１２−Ｃとサブダイ１２−Ｄとを接続することで、図６（Ａ）の場合と同様に、アクセラレーターコア２１とＣＰＵコア２２とのコア数の比率を維持したままサブダイ１２−Ｃとサブダイ１２−Ｄとを接続した全体のコア数を増やすことができる。
図６（Ｃ）の例では、サブダイ１３−Ｅとサブダイ１３−Ｆとが、ＧＰＩＦ２３−ＥとＧＰＩＦ２３−Ｆとを用いて相互に接続されている。
サブダイ１３−Ｅの２つのＧＰＩＦ２３−Ｅの夫々に、サブダイ１３−Ｆの２つのＧＰＩＦ２３−Ｆの夫々が接続されている。
サブダイ１３−Ｅ及びサブダイ１３−Ｆでは、ＣＰＵコア２２のコア数はいずれも６４であり、アクセラレーターコアはいずれも存在しない。換言すると、図６（Ｃ）のサブダイ１３−Ｅとサブダイ１３−Ｆとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、０対１２８となる。
このように、サブダイ１３−Ｅとサブダイ１３−Ｆとを接続することで、サブダイ１３−Ｅとサブダイ１３−Ｆとを接続した全体のコア数を増やすことができる。
図６（Ｄ）の例では、メモリインターフェース用ダイ１４−Ｇとメモリインターフェース用ダイ１４−Ｈとが、ＧＰＩＦ２３−ＧとＧＰＩＦ２３−Ｈとにより相互に接続されている。
メモリインターフェース用ダイ１４−Ｇの２つのＧＰＩＦ２３−Ｇの夫々に、メモリインターフェース用ダイ１４−Ｈの２つのＧＰＩＦ２３−Ｈの夫々が接続されている。
メモリインターフェース用ダイ１４−Ｇ及びメモリインターフェース用ダイ１４−Ｈでは、ＣＰＵコア２２のコア数はいずれも１６であり、アクセラレーターコアはいずれも存在しない。換言すると、図６（Ｄ）のメモリインターフェース用ダイ１４−Ｇとメモリインターフェース用ダイ１４−Ｈとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、０対３２となる。
図７は、ＧＰＩＦ２３を用いて、異種類のダイを相互に接続させた例を示す図である。
図７（Ａ）の例では、メインダイ１１−Ｊとサブダイ１２−ＩとがＧＰＩＦ２３−ＪとＧＰＩＦ２３−Ｉを用いて相互に接続されている。
メインダイ１１−Ｊの２つのＧＰＩＦ２３−Ｊの夫々に、サブダイ１２−Ｉの２つのＧＰＩＦ２３−Ｉの夫々が接続されている。
メインダイ１１−ＪのＣＰＵコア２２のコア数は６４であり、アクセラレーターコア２１のコア数は２，０４８である。サブダイ１２−ＩのＣＰＵコア２２のコア数とアクセラレーターコア２１のコア数は、いずれも２５６である。換言すると、図７（Ａ）のメインンダイ１１−Ｊとサブダイ１２−Ｉとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、２，３０４対３２０となる。
図７（Ｂ）の例では、メインダイ１１−Ｌとサブダイ１３−ＫとがＧＰＩＦ２３−ＫとＧＰＩＦ２３−Ｌとにより相互に接続されている。
メインダイ１１−Ｌの２つのＧＰＩＦ２３−Ｌの夫々に、サブダイ１３−Ｋの２つのＧＰＩＦ２３−Ｋの夫々が接続されている。
メインダイ１１−ＬのＣＰＵコア２２のコア数は６４であり、アクセラレーターコア２１のコア数は２，０４８である。サブダイ１３−ＫのＣＰＵコア２２のコア数は６４であり、アクセラレーターコア２１は存在しない。換言すると、図７（Ｂ）のメインンダイ１１−Ｌとサブダイ１３−Ｋとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、２，０４８対１２８となる。
図８は、ＧＰＩＦ２３を用いて、数が異なる異種類のダイを相互に接続させた例を示した図である。
図８（Ａ）の例では、メインダイ１１−Ｎと２つのメモリインターフェース用ダイ１４−ＭとがＧＰＩＦ２３−ＮとＧＰＩＦ２３−Ｍとにより相互に接続されている。
メインダイ１１−Ｎの２つのＧＰＩＦ２３−Ｎの夫々に、メモリインターフェース用ダイ１４−Ｍの２つのＧＰＩＦ２３−Ｍの夫々が接続されている。
メインダイ１１−ＮのＣＰＵコア２２のコア数は６４であり、アクセラレーターコア２１のコア数は２，０４８である。メモリインターフェース用ダイ１４−ＭのＣＰＵコア２２のコア数は１６であり、アクセラレーターコア２１は存在しない。換言すると、図８（Ａ）のメインンダイ１１−Ｎと２つのメモリインターフェース用ダイ１４−Ｍとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、２，０４８対９６となる。
図８（Ｂ）の例では、サブダイ１２−Ｒとサブダイ１３−ＳとがＧＰＩＦ２３−ＲとＧＰＩＦ２３−Ｓとにより相互に接続されている。
サブダイ１２−Ｒの２つのＧＰＩＦ２３−Ｒの夫々に、サブダイ１３−Ｓの２つのＧＰＩＦ２３−Ｓの夫々が接続されている。
サブダイ１２−ＲのＣＰＵコア２２のコア数とアクセラレーターコア２１のコア数は、いずれも２５６である。サブダイ１３−ＳのＣＰＵコア２２のコア数は６４であり、アクセラレーターコア２１は存在しない。換言すると、図８（Ｂ）のサブダイ１２−Ｒとサブダイ１３−Ｓとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は２５６対３２０になる。
図８（Ｃ）の例では、サブダイ１２−Ｔと２つのメモリインターフェース用ダイ１４−ＵとがＧＰＩＦ２３−ＴとＧＰＩＦ２３−Ｕとにより相互に接続されている。
サブダイ１２−ＴのＣＰＵコア２２のコア数とアクセラレーターコア２１のコア数はいずれも２５６である。メモリインターフェース用ダイ１４−ＵのＣＰＵコア２２のコア数は１６であり、アクセラレーターコア２１は存在しない。換言すると、図８（Ｃ）のサブダイ１２−Ｔと２つのメモリインターフェース用ダイ１４−Ｕとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は２５６対２８８となる。
図８（Ｄ）の例では、サブダイ１３−Ｐと２つのメモリインターフェース用ダイ１４−ＱとがＧＰＩＦ２３−ＰとＧＰＩＦ２３−Ｑとにより相互に接続されている。
サブダイ１３−ＰのＣＰＵコア２２のコア数は６４であり、アクセラレーターコア２１は存在しない。メモリインターフェース用ダイ１４−ＱのＣＰＵコア２２のコア数は１６であり、アクセラレーターコア２１は存在しない。換言すると、図８（Ｄ）のサブダイ１３−Ｐと２つのメモリインターフェース用ダイ１４−Ｑとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、０対９６となる。
アクセラレーターコア２１とＣＰＵコア２２とを使ったパッケージを乗せた各種各様なコンピュータが存在するが、アクセラレーターコア２１とＣＰＵコア２２とのコア数の最適比率はコンピュータの種類によって夫々異なる。
このとき、コンピュータの種類毎に異なるアクセラレーターコア２１とＣＰＵコア２２とのコア数の最適比率に応じて１からダイとパッケージを製造していてはコストが高くなり非効率である。
そこで、本実施形態のように、ＧＰＩＦ２３を用いて、複数のダイを相互に接続させることにより、コンピュータの種類に応じたパッケージを個別に製造することなく、全てのコンピュータにとって最適なアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率のパッケージを提供することができる。
図９は、１つの露光マスク６０を用いて４種類のダイのセットを製造することを示す図である。
半導体を製造する際、まず回路のパターン設計が行われ、小さなダイの中にどのような回路を、いかに効率良く配置するかについての検討がなされる。次に、検討結果に基づいて、ウェハ（半導体材料を薄く円盤状に加工してできた薄い板）の表面に回路のパターンを焼き付ける際に必要となる露光マスクが作成される。具体的には、図９の右側に示された露光マスク６０が作成される。
露光マスク６０が作成されると、露光マスク６０を介して露光し、露光マスク６０のパターンをウェハの表面に焼き付けて現像をする。その後、ウェハの表面に電極配線用のアルミ金属膜を形成させる。これらの工程を経ることにより、１枚のウェハ上にたくさんの回路のパターンが作成される。具体的には、図９の左側に示された４種類のダイが作成される。
作成された４種類のダイは、ダイ毎に試験され、良品・不良品の判定が行われる。通常、ダイはサイズが大きくなるほど良品率が低下するため、ダイのサイズが小さいほど歩留りは高くなる。具体的には、メインダイ１１は、サブダイ１２乃至１３及びメモリインターフェース用ダイ１４に比べてサイズが大きいため、良品率が低い。同様に、サブダイ１２は、サブダイ１３及びメモリインターフェース用ダイ１４に比べてサイズが大きいため、良品率が低い。また、サブダイ１３とメモリインターフェース用ダイ１４との関係も同様に、サイズが大きいサブダイ１３の方が良品率が低い。
ダイの良品・不良品の判定がなされた後、ウェハをダイ毎に切断し、仕上がりがチェックされる。その後、ダイがリードフレームの所定の位置からずれないよう固定するためのマウンティングの工程と、ダイとリードフレームをボンディングワイヤーで結ぶワイヤーボンディングの工程を経て、ダイへの傷や衝撃を抑えるためにセラミックやモールド樹脂でパッケージされる。
図９では、２６ｍｍ×３２ｍｍのサイズの露光マスク６０を用いてダイのセットを製造する例を示している。ダイのセットは、メインダイ１１と、サブダイ１２と、サブダイ１３と、メモリインターフェース用ダイ１４とを含むように構成される。
ダイのセットを構成する４種類のダイは、２６ｍｍ×３２ｍｍのサイズの露光マスク６０を隙間なく最大限利用することを目的として、夫々のサイズが異なるように設計されている。
このため、１枚の露光マスクを用いて、サイズが異なる４種類のダイを夫々１つずつ製造することになるが、上述したように、サイズが異なる異種類のダイの歩留りは、サイズが小さいほど高くなる。
したがって、図８（Ａ）のようにサイズが大きい１つのメインダイ１１に対し、サイズが小さい２つのメモリインターフェース用ダイ１４−Ｍを接続するパッケージを作成したとしても、メインダイ１１に対してメモリインターフェース用ダイ１４−Ｍの方が歩留りが高いため、メインダイ１１のみ在庫が増えるといった事態が生じることなく、効率良くパッケージが作成される。
以上、本発明の一実施形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
例えば、上述の実施形態では、ダイに含まれるコアとして、アクセラレーター（Ａｃｃｅｌｅｒａｔｏｒ）コア２１と、ＣＰＵコア２２とが採用されたが、特にこれに限定されない。即ち、ダイには、ＣＰＵコア２２若しくはＬａｔｅｎｃｙコアからなる第１コアと、アクセラレーターコア２２若しくはＴｈｒｏｕｇｈｐｕｔコアからなる第２コアとのうち少なくとも一方が含まれればよい。
ここで、第１のコアとは、低レイテンシーで複雑な演算処理を行うための大型コアであって、ＯＳの実行やネットワーク制御・負荷調整、アクセラレーターの制御・負荷分散調整などを管理するコアを意味する。
第１のコアの代表的な例としては、Ｉｎｔｅｌ（登録商標）のＣｏｒｅシリーズやＸｅｏｎ（登録商標）シリーズに搭載されるｘ８６系の汎用ＣＰＵコアなどがある。
また、第２のコアとは、レイテンシーは大きいが、高スループットで大量の演算結果を得ることが出来る小型のメニーコア構成を取るコアを意味する。
第２のコアの代表的な例としては、ＧＰＧＰＵ（Ｇｅｎｅｒａｌ−ｐｕｒｐｏｓｅ ｃｏｍｐｕｔｉｎｇ ｏｎ ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔｓ）のＳＩＭＤコアやＰＥＺＹ（登録商標）−ＳＣ（Ｓｕｐｅｒ Ｃｏｍｐｕｔｉｎｇ）のＭＩＭＤコアなどがある。
例えば、上述の実施形態では、ダイの種類は４種類とされたが、特にこれに限定されず、ｎ種類（ｎは１以上の任意の整数値）のダイをダイのセットとすることができる。
また例えば、各種インターフェースの構成、及び、アクセラレーターコアとＣＰＵコアとのコア数の比率は、本発明の目的を達成するための例示に過ぎず、特に限定されない。
以上まとめると、本発明が適用されるパッケージは、次のような構成を取れば足り、上述の実施形態を含め各種各様な実施形態を取ることができる。
また、本発明が適用されるダイのセットは、次のような構成を取れば足り、上述の実施形態を含め各種各様な実施形態を取ることができる。
即ち、本発明が適用されるダイのセットは、
ＣＰＵコア若しくはＬａｔｅｎｃｙコアからなる第１コア（例えば図１のＣＰＵコア２２）と、Ａｃｃｅｌｅｒａｔｏｒコア若しくはＴｈｒｏｕｇｈｐｕｔコアからなる第２コア（例えば図１のアクセラレーターコア２１）とのうち少なくとも一方を備え、
外部インターフェース（例えばＰＣＩエクスプレス）と、
メモリインターフェース（例えば図１のＴＣＩ／ＭＩＦ）と、
他のダイと接続するダイインターフェース（例えば図１のＧＰＩＦ）と、
を備えるダイのセットであって、
前記ダイは、
前記第１コアと前記第２コアとの両方を含む第１種類のダイと第２種類のダイとを含み、
前記第１コアと前記第２コアとのコア数の比率は、前記第１種類のダイと前記第２種類のダイとでそれぞれ異なっている、
ダイのセットであれば足りる。
これにより、サイズが異なる異種類のダイを１枚の露光マスクを用いて製造できるため、露光マスクに生ずる隙間を最小限に止め、効率良くダイを製造することができる。
なお、上述の実施形態では、１枚の露光マスクを用いて、サイズが異なる４種類のダイを１つずつ製造するとされたが、サイズが異なる異種類のダイの歩留りは、サイズが小さいほど高くなるため、図８（Ａ）のようにサイズが大きい１つのメインダイ１１に対し、サイズが小さい２つのメモリインターフェース用ダイ１４−Ｍを接続したとしても、メインダイ１１に対してメモリインターフェース用ダイ１４−Ｍの方が歩留りが高いため、メインダイ１１のみ在庫が増えるといった事態が生じることなく、効率良くダイのセットが作成される。
また、１枚の露光マスクを用いて、アクセラレーターコア２１とＣＰＵコア２２とのコア数の比率が異なり、かつ、相互に接続可能な独立したダイを製造することができる。
これにより、コンピュータの種類に応じたパッケージを個別に製造することなく、全てのコンピュータにとって最適なアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率のダイのセットを提供することができる。
また、図２に示す様に、ＴＣＩに準拠したインターフェースに、ＴＣＩ ＤＲＡＭを接続することができるので、高速メモリ通信用の大型のダイのセットを容易に製造することができる。
また、図３に示す様に、ＨＢＭに準拠したインターフェースに、ＨＢＭ ＤＲＡＭを接続することができるので、広帯域の小型のダイのセットを容易に製造することができる。
また、図４に示す様に、ＴＣＩに準拠したインターフェースと、ＨＢＭに準拠したインターフェースとの夫々に、ＴＣＩ ＤＲＡＭと、ＨＢＭ ＤＲＡＭとを夫々接続することができるので、複数種類のメモリの夫々の特徴を生かした、高速かつ大容量かつ広帯域のメモリ通信が実現できるダイのセットを容易に製造することができる。
また、図５に示すように、ＴＣＩに準拠したインターフェースと、ＨＢＭに準拠したインターフェースと、ＤＤＲ４に準拠したインターフェースを備えるメモリインターフェース用ダイとの夫々に、ＴＣＩ ＤＲＡＭと、ＨＢＭ ＤＲＡＭ４０と、ＤＤＲ４ ＤＩＭＭ５０とを夫々接続することができるので、大容量の大型のダイのセットを容易に製造することができる。
また、図６に示すように、ＧＰＩＦ２３を用いて、同種類のダイを相互に接続させることができるので、アクセラレーターコア２１とＣＰＵコア２２とのコア数の比率を維持したままパッケージ全体のコア数を増やすためのダイのセットを容易に製造することができる。
また、図７に示すように、ＧＰＩＦ２３を用いて、異種類のダイを相互に接続させることができるので、異種類の独立したダイを相互に接続させるためのダイのセットを容易に製造することができる。
さらに、図８に示すように、ＧＰＩＦ２３を用いて、数が異なる異種類のダイを相互に接続させるためのダイのセットを容易に製造することができる。
これにより、コンピュータの種類に応じたパッケージを個別に製造することなく、全てのコンピュータにとって最適なアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率のパッケージを構成するダイのセットを容易に製造することができる。
また、本発明が適用されるパッケージは、
ＣＰＵコア若しくはＬａｔｅｎｃｙコアからなる第１コア（例えば図１のＣＰＵコア２２）と、Ａｃｃｅｌｅｒａｔｏｒコア若しくはＴｈｒｏｕｇｈｐｕｔコアからなる第２コア（例えば図１のアクセラレーターコア２１）とのうち少なくとも一方を備え、
外部インターフェース（例えばＰＣＩエクスプレス）と、
メモリインターフェース（例えば図１のＴＣＩ／ＭＩＦ）と、
他のダイと接続するダイインターフェース（例えば図１のＧＰＩＦ）と、
を備えるダイを少なくとも１つ含むパッケージであって、
前記ダイは、
前記第１コアと前記第２コアとの両方を含む第１種類のダイと第２種類のダイとを含み、
前記第１コアと前記第２コアとのコア数の比率は、前記第１種類のダイと前記第２種類のダイとでそれぞれ異なっているダイを少なくとも１つ含む、
パッケージであれば足りる。
これにより、サイズが異なる異種類のダイを１枚の露光マスクを用いて製造できるため、露光マスクに生ずる隙間を最小限に止め、効率良くダイを製造することができる。
なお、上述の実施形態では、１枚の露光マスクを用いて、サイズが異なる４種類のダイを１つずつ製造するとされたが、サイズが異なる異種類のダイの歩留りは、サイズが小さいほど高くなる。
したがって、図８（Ａ）のようにサイズが大きい１つのメインダイ１１に対し、サイズが小さい２つのメモリインターフェース用ダイ１４−Ｍを接続したとしても、メインダイ１１に対してメモリインターフェース用ダイ１４−Ｍの方が歩留りが高いため、メインダイ１１のみ在庫が増えるといった事態が生じることなく、効率良くパッケージが作成される。
また、１枚の露光マスクを用いて、アクセラレーターコア２１とＣＰＵコア２２とのコア数の比率が異なり、かつ、相互に接続可能な独立したダイを製造することができる。
これにより、コンピュータの種類に応じたパッケージを個別に製造することなく、全てのコンピュータにとって最適なアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率のパッケージを提供することができる。
また、図２に示す様に、ＴＣＩに準拠したインターフェースに、ＴＣＩ ＤＲＡＭを接続することができるので、高速メモリ通信用の大型のパッケージを容易に製造することができる。
また、図３に示す様に、ＨＢＭに準拠したインターフェースに、ＨＢＭ ＤＲＡＭを接続することができるので、広帯域の小型のパッケージを容易に製造することができる。
また、図４に示す様に、ＴＣＩに準拠したインターフェースと、ＨＢＭに準拠したインターフェースとの夫々に、ＴＣＩ ＤＲＡＭと、ＨＢＭ ＤＲＡＭとを夫々接続することができるので、複数種類のメモリの夫々の特徴を生かした、高速かつ大容量かつ広帯域のメモリ通信が実現できるパッケージを容易に製造することができる。
また、図５に示すように、ＴＣＩに準拠したインターフェースと、ＨＢＭに準拠したインターフェースと、ＤＤＲ４に準拠したインターフェースを備えるメモリインターフェース用ダイとの夫々に、ＴＣＩ ＤＲＡＭと、ＨＢＭ ＤＲＡＭ４０と、ＤＤＲ４ ＤＩＭＭ５０とを夫々接続することができるので、大容量の大型のパッケージを容易に製造することができる。
また、図６に示すように、ＧＰＩＦ２３を用いて、同種類のダイを相互に接続させることができるので、アクセラレーターコア２１とＣＰＵコア２２とのコア数の比率を維持したままパッケージ全体のコア数を増やすことができる。
また、図７に示すように、ＧＰＩＦ２３を用いて、異種類のダイを相互に接続させることができるので、異種類の独立したダイを相互に接続させることができる。
さらに、図８に示すように、ＧＰＩＦ２３を用いて、数が異なる異種類のダイを相互に接続させることができる。
これにより、コンピュータの種類に応じたパッケージを個別に製造することなく、全てのコンピュータにとって最適なアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率となるパッケージを容易に製造することができる。
１１，１１−Ａ，Ｂ，Ｊ，Ｌ，Ｎ メインダイ
１２，１２−Ｃ，Ｄ，Ｉ，Ｒ，Ｔ サブダイ
１３，１３−Ｅ，Ｆ，Ｐ，Ｓ サブダイ
１４，１４−Ｇ，Ｈ，Ｍ，Ｑ，Ｕ メモリインターフェース用ダイ
２１ アクセラレーターコア
２２ ＣＰＵコア
２３，２３−Ａ〜Ｕ ＧＰＩＦ
２４ ＴＣＩ／ＭＩＦ
２５ ＨＢＭ／ＭＩＦ
２６ ＤＤＲ４／ＭＩＦ
３０ ＴＣＩ ＤＲＡＭ
４０ ＨＢＭ ＤＲＡＭ
５０ ＤＤＲ４ ＤＩＭＭ
６０ 露光マスク
Ｐ１ パッケージ
Ｐ２ パッケージ
Ｐ３ パッケージ
Ｐ４ パッケージ

Claims (14)

  1. ＣＰＵコア若しくはＬａｔｅｎｃｙコアからなる第１コアと、Ａｃｃｅｌｅｒａｔｏｒコア若しくはＴｈｒｏｕｇｈｐｕｔコアからなる第２コアとのうち少なくとも一方を備え、
    外部インターフェースと、
    メモリインターフェースと、
    他のダイと接続するダイインターフェースと、
    を備えるダイのセットであって、
    前記ダイのセットは、
    前記第１コアと前記第２コアとの両方を含む第１種類のダイと第２種類のダイとを含み、
    前記第１コアと前記第２コアとのコア数の比率は、前記第１種類のダイと前記第２種類のダイとで夫々異なっている、
    ダイのセット。
  2. 請求項１に記載の前記ダイのセットに含まれるいずれかのダイを少なくとも備える、
    パッケージ。
  3. 前記メモリインターフェースは、
    電気的に非接触に通信を行う仕様に準拠したインターフェースを含む、
    請求項２に記載のパッケージ。
  4. 前記メモリインターフェースは、
    ＴＣＩに準拠したインターフェースを含む
    請求項３に記載のパッケージ。
  5. 前記メモリインターフェースは、
    電気的に接触して通信を行う３次元積層の次世代高速メモリに準拠したインターフェースをさらに含む、
    請求項２乃至４のうち何れか1項に記載のパッケージ。
  6. 前記メモリインターフェースは、
    ＨＢＭに準拠したインターフェースをさらに含む、
    請求項５に記載のパッケージ。
  7. 前記メモリインターフェースは、
    電気的に接触して通信を行う汎用メモリ、及びＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）に準拠したインターフェースをさらに含む、
    請求項２乃至６のうち何れか１項に記載のパッケージ。
  8. 前記メモリインターフェースは、
    ＤＤＲ４に準拠したインターフェースをさらに含む、
    請求項７に記載のパッケージ。
  9. 前記パッケージは、
    夫々の前記ダイインターフェースで相互に接続されている２つの前記ダイを含む、
    請求項２乃至８のうち何れか1項に記載のパッケージ。
  10. 前記パッケージは、
    相互に接続されている前記２つのダイが同種である、
    請求項９に記載のパッケージ。
  11. 前記パッケージは、
    相互に接続されている前記２つのダイが異種である、
    請求項９に記載のパッケージ。
  12. 前記パッケージは、
    前記ダイのセットに含まれる第１のダイと第２のダイと第３のダイを少なくとも備えるものであり、
    前記第１のダイは、
    第１の前記ダイインターフェースと第２の前記ダイインターフェースとを少なくとも備えるものであり、
    前記第２のダイは、
    第３の前記ダイインターフェースを少なくとも備えるものであり、
    前記第３のダイは、
    第４の前記ダイインターフェースを少なくとも備えるものであり、
    前記第１のダイインターフェースと前記第３のダイインターフェースにより、前記第１のダイと前記第２のダイは相互に接続されるものであり、
    前記第２のダイインターフェースと前記第４のダイインターフェースにより、前記第１のダイと前記第３のダイは相互に接続されるものである、
    請求項２乃至１１のうち何れか１項に記載のパッケージ。
  13. 複数種類のダイを生成するための露光マスクを用意し、当該露光マスクを用いて前記複数種類のダイのセットを製造する、ダイのセットの製造方法であって、
    前記複数種類のダイに含まれる夫々のダイは、
    ＣＰＵコア若しくはＬａｔｅｎｃｙコアからなる第１コアと、Ａｃｃｅｌｅｒａｔｏｒコア若しくはＴｈｒｏｕｇｈｐｕｔコアからなる第２コアとのうち少なくとも一方を備え、
    外部インターフェースと、
    メモリインターフェースと、
    他のダイと接続するダイインターフェースと、
    を備えるものであり、
    前記複数種類のダイのセットは、前記第１コアと前記第２コアとの両方を含む第１種類のダイと第２種類のダイとを含み、
    前記第１コアと前記第２コアとのコア数の比率は、前記第１種類のダイと前記第２種類のダイとで夫々異なっている、
    ダイのセットの製造方法。
  14. ダイを少なくとも１つ含むようにパッケージを製造する、パッケージ製造方法であって、
    前記ダイは、
    ＣＰＵコア若しくはＬａｔｅｎｃｙコアからなる第１コアと、Ａｃｃｅｌｅｒａｔｏｒコア若しくはＴｈｒｏｕｇｈｐｕｔコアからなる第２コアとのうち少なくとも一方を備え、
    外部インターフェースと、
    メモリインターフェースと、
    他のダイと接続するダイインターフェースと、
    を備えるものであり、
    前記パッケージに含まれる前記ダイの夫々は、ダイのセットに含まれるいずれかのダイであり、
    前記ダイのセットは、前記第１コアと前記第２コアとの両方を含む第１種類のダイと第２種類のダイとを含み、
    前記第１コアと前記第２コアとのコア数の比率は、前記第１種類のダイと前記第２種類のダイとで夫々異なっている、
    パッケージ製造方法。
JP2016517011A 2015-11-30 2015-11-30 ダイ及びパッケージ、並びに、ダイの製造方法及びパッケージの生成方法 Active JP5956708B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2015/083669 WO2017094091A1 (ja) 2015-11-30 2015-11-30 ダイ及びパッケージ、並びに、ダイの製造方法及びパッケージの生成方法

Publications (2)

Publication Number Publication Date
JP5956708B1 true JP5956708B1 (ja) 2016-07-27
JPWO2017094091A1 JPWO2017094091A1 (ja) 2017-12-14

Family

ID=56513722

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016517011A Active JP5956708B1 (ja) 2015-11-30 2015-11-30 ダイ及びパッケージ、並びに、ダイの製造方法及びパッケージの生成方法

Country Status (6)

Country Link
US (1) US10818638B2 (ja)
EP (1) EP3385857A4 (ja)
JP (1) JP5956708B1 (ja)
KR (1) KR20180088437A (ja)
CN (1) CN108292292A (ja)
WO (1) WO2017094091A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021504770A (ja) * 2017-11-21 2021-02-15 グーグル エルエルシーＧｏｏｇｌｅ ＬＬＣ 複数の同一のダイを有する単一のチップパッケージを用いてニューラルネットワークタスクを処理するための装置および機構

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11139270B2 (en) 2019-03-18 2021-10-05 Kepler Computing Inc. Artificial intelligence processor with three-dimensional stacked memory
US11836102B1 (en) 2019-03-20 2023-12-05 Kepler Computing Inc. Low latency and high bandwidth artificial intelligence processor
US11844223B1 (en) 2019-05-31 2023-12-12 Kepler Computing Inc. Ferroelectric memory chiplet as unified memory in a multi-dimensional packaging
US11043472B1 (en) 2019-05-31 2021-06-22 Kepler Compute Inc. 3D integrated ultra high-bandwidth memory
US12086410B1 (en) 2019-05-31 2024-09-10 Kepler Computing Inc. Ferroelectric memory chiplet in a multi-dimensional packaging with I/O switch embedded in a substrate or interposer
US11430861B2 (en) 2019-12-27 2022-08-30 Kepler Computing Inc. Ferroelectric capacitor and method of patterning such
US11289497B2 (en) 2019-12-27 2022-03-29 Kepler Computing Inc. Integration method of ferroelectric memory array
US11791233B1 (en) 2021-08-06 2023-10-17 Kepler Computing Inc. Ferroelectric or paraelectric memory and logic chiplet with thermal management in a multi-dimensional packaging

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5618439A (en) * 1979-07-25 1981-02-21 Fujitsu Ltd Semiconductor device consisting of different ic
JPH05190758A (ja) * 1992-01-09 1993-07-30 Sharp Corp 半導体装置及びその製造方法
WO1998025213A1 (fr) * 1996-12-04 1998-06-11 Hitachi, Ltd. Dispositif de circuit semi-conducteur integre
WO1998025271A1 (fr) * 1996-12-04 1998-06-11 Hitachi, Ltd. Dispositif comprenant un circuit integre a semi-conducteur

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001100395A (ja) * 1999-09-30 2001-04-13 Toshiba Corp 露光用マスク及びその製造方法
EP1496435A1 (en) * 2003-07-11 2005-01-12 Yogitech Spa Dependable microcontroller, method for designing a dependable microcontroller and computer program product therefor
JP4592413B2 (ja) * 2004-12-27 2010-12-01 三洋電機株式会社 回路装置
US7566971B2 (en) * 2005-05-27 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20070014168A1 (en) * 2005-06-24 2007-01-18 Rajan Suresh N Method and circuit for configuring memory core integrated circuit dies with memory interface integrated circuit dies
JP4936517B2 (ja) * 2006-06-06 2012-05-23 学校法人早稲田大学 ヘテロジニアス・マルチプロセッサシステムの制御方法及びマルチグレイン並列化コンパイラ
WO2008076790A2 (en) * 2006-12-14 2008-06-26 Rambus Inc. Multi-die memory device
US7962771B2 (en) * 2007-12-31 2011-06-14 Intel Corporation Method, system, and apparatus for rerouting interrupts in a multi-core processor
JP5229326B2 (ja) * 2008-09-24 2013-07-03 富士通株式会社 マルチコアｃｐｕにおける消費電力制御方法，消費電力制御プログラム及び情報処理システム
US8796740B1 (en) 2009-01-13 2014-08-05 Altera Corporation Using a single mask for various design configurations
US8330489B2 (en) * 2009-04-28 2012-12-11 International Business Machines Corporation Universal inter-layer interconnect for multi-layer semiconductor stacks
US8719547B2 (en) * 2009-09-18 2014-05-06 Intel Corporation Providing hardware support for shared virtual memory between local and remote physical memory
JP2011108140A (ja) 2009-11-20 2011-06-02 Seiko Epson Corp データ処理装置
US8683243B2 (en) * 2011-03-11 2014-03-25 Intel Corporation Dynamic core selection for heterogeneous multi-core systems
US9405550B2 (en) * 2011-03-31 2016-08-02 International Business Machines Corporation Methods for the transmission of accelerator commands and corresponding command structure to remote hardware accelerator engines over an interconnect link
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
KR20140109914A (ko) * 2011-12-01 2014-09-16 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 스택된 메모리를 구비한 cpu
US20130141442A1 (en) * 2011-12-06 2013-06-06 John W. Brothers Method and apparatus for multi-chip processing
US8984228B2 (en) * 2011-12-13 2015-03-17 Intel Corporation Providing common caching agent for core and integrated input/output (IO) module
US9129158B1 (en) * 2012-03-05 2015-09-08 Hrl Laboratories, Llc Method and system for embedding visual intelligence
US9396020B2 (en) * 2012-03-30 2016-07-19 Intel Corporation Context switching mechanism for a processing core having a general purpose CPU core and a tightly coupled accelerator
US8922243B2 (en) 2012-12-23 2014-12-30 Advanced Micro Devices, Inc. Die-stacked memory device with reconfigurable logic
US9465432B2 (en) * 2013-08-28 2016-10-11 Via Technologies, Inc. Multi-core synchronization mechanism
US9032099B1 (en) * 2013-12-12 2015-05-12 Intel Corporation Writeback mechanisms for improving far memory utilization in multi-level memory architectures
US9740617B2 (en) * 2014-12-23 2017-08-22 Intel Corporation Hardware apparatuses and methods to control cache line coherence
US9734103B2 (en) * 2015-01-25 2017-08-15 Dell Products, L.P. Systems and methods for transforming a central processing unit (CPU) socket into a memory and/or input/output (I/O) expander
US10091295B1 (en) * 2015-09-23 2018-10-02 EMC IP Holding Company LLC Converged infrastructure implemented with distributed compute elements

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5618439A (en) * 1979-07-25 1981-02-21 Fujitsu Ltd Semiconductor device consisting of different ic
JPH05190758A (ja) * 1992-01-09 1993-07-30 Sharp Corp 半導体装置及びその製造方法
WO1998025213A1 (fr) * 1996-12-04 1998-06-11 Hitachi, Ltd. Dispositif de circuit semi-conducteur integre
WO1998025271A1 (fr) * 1996-12-04 1998-06-11 Hitachi, Ltd. Dispositif comprenant un circuit integre a semi-conducteur

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JPN6016016721; 後藤　弘茂: 'マルチダイへの舵を切ったＡＴＩ　ＧＰＵの変化がもたらす未来' ＤＯＳ／Ｖ　ＰＯＷＥＲ　ＲＥＰＯＲＴ 第１８巻，第１号, 20080101, Ｐａｇｅｓ：１８８〜１９２, 株式会社インプレスジャパン *
JPN6016016723; Ｎｏｒｉｙｕｋｉ　Ｍｉｕｒａ，Ｍｉｔｓｕｋｏ　Ｓａｉｔｏ，Ｔａｄａｈｉｒｏ　Ｋｕｒｏｄａ: 'Ａ　１　ＴＢ／ｓ　１　ｐＪ／ｂ　６．４ｍｍ２／ＴＢ／ｓ　ＱＤＲ　Ｉｎｄｕｃｔｉｖｅ-Ｃｏｕｐｌｉｎｇ　Ｉｎｔｅｒｆａｃｅ　Ｂｅｔｗｅｅｎ　６５-ｎｍ　ＣＭＯＳ　Ｌｏｇｉｃ　ａｎｄ　Ｅｍｕｌａｔｅｄ　１' ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＮ　ＥＭＥＲＧＩＮＧ　ＡＮＤ　ＳＥＬＥＣＴＥＤ　ＴＯＰＩＣＳ　ＩＮ　ＣＩＲＣＵＩＴＳ　ＡＮＤ　ＳＹＳＴＥＭＳ Ｖｏｌ．２，　Ｎｏ．２, 20120607, Ｐａｇｅｓ：２４９-２５６, ＩＥＥＥ *
JPN6016016725; 浅川直輝: 'データ分析基盤はＨＰＣへ　グーグル、ＩＢＭが注視する次世代コア技術' 日経コンピュータ 第８６５号, 20140724, Ｐａｇｅｓ：５８〜６３, 日経ＢＰ社 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021504770A (ja) * 2017-11-21 2021-02-15 グーグル エルエルシーＧｏｏｇｌｅ ＬＬＣ 複数の同一のダイを有する単一のチップパッケージを用いてニューラルネットワークタスクを処理するための装置および機構
JP7091367B2 (ja) 2017-11-21 2022-06-27 グーグル エルエルシー 複数の同一のダイを有する単一のチップパッケージを用いてニューラルネットワークタスクを処理するための装置および機構
US12079711B2 (en) 2017-11-21 2024-09-03 Google Llc Apparatus and mechanism for processing neural network tasks using a single chip package with multiple identical dies

Also Published As

Publication number Publication date
US20180350773A1 (en) 2018-12-06
KR20180088437A (ko) 2018-08-03
WO2017094091A1 (ja) 2017-06-08
JPWO2017094091A1 (ja) 2017-12-14
US10818638B2 (en) 2020-10-27
EP3385857A4 (en) 2018-12-26
CN108292292A (zh) 2018-07-17
EP3385857A1 (en) 2018-10-10

Similar Documents

Publication Publication Date Title
JP5956708B1 (ja) ダイ及びパッケージ、並びに、ダイの製造方法及びパッケージの生成方法
US9361254B2 (en) Memory device formed with a semiconductor interposer
US11107796B2 (en) Semiconductor module including memory stack having TSVs
TW201515176A (zh) 具有一控制器及一記憶體堆疊之彈性記憶體系統
US10916524B2 (en) Stacked dice systems
US11742293B2 (en) Multiple die package using an embedded bridge connecting dies
WO2017094092A1 (ja) ダイ及びパッケージ
US11983135B2 (en) Electrical and optical interfaces at different heights along an edge of a package to increase bandwidth along the edge
US20180026013A1 (en) Memory device including interposer and system-in-package including the same
TWI512859B (zh) 用以降低導引出之串擾的插座及封裝組件設備、計算系統及插座接腳的構成方法
US11133261B2 (en) Electronic device packaging
US11562954B2 (en) Frame-array interconnects for integrated-circuit packages
US20190252321A1 (en) Interconnector with bundled interconnects
US10903155B2 (en) Vertical modular stiffeners for stacked multi-device packages
US10068886B2 (en) Implementing inverted master-slave 3D semiconductor stack
JP2018097716A (ja) 電子回路装置
US20210028084A1 (en) Variable-thickness integrated heat spreader (ihs)
US10497669B2 (en) Hybrid die stacking
CN112805820A (zh) 芯片制造方法及芯片结构
JP2010109111A (ja) 半導体集積回路
TW202145483A (zh) 具有輸入/輸出(i/o)片體之分解晶粒
WO2024167586A1 (en) Multi-stack compute chip and memory architecture
CN101465334A (zh) 节省引脚数的小尺寸集成电路封装方法与装置

Legal Events

Date Code Title Description
A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20160426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160510

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160527

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160614

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160616

R150 Certificate of patent or registration of utility model

Ref document number: 5956708

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250