TWI512859B - 用以降低導引出之串擾的插座及封裝組件設備、計算系統及插座接腳的構成方法 - Google Patents

用以降低導引出之串擾的插座及封裝組件設備、計算系統及插座接腳的構成方法 Download PDF

Info

Publication number
TWI512859B
TWI512859B TW100134630A TW100134630A TWI512859B TW I512859 B TWI512859 B TW I512859B TW 100134630 A TW100134630 A TW 100134630A TW 100134630 A TW100134630 A TW 100134630A TW I512859 B TWI512859 B TW I512859B
Authority
TW
Taiwan
Prior art keywords
pin
portions
memory
socket
pins
Prior art date
Application number
TW100134630A
Other languages
English (en)
Other versions
TW201230219A (en
Inventor
Bin Zou
Yan Guo
Robert Sankman
Jiangqi He
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW201230219A publication Critical patent/TW201230219A/zh
Application granted granted Critical
Publication of TWI512859B publication Critical patent/TWI512859B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R43/00—Apparatus or processes specially adapted for manufacturing, assembling, maintaining, or repairing of line connectors or current collectors or for joining electric conductors
    • H01R43/16—Apparatus or processes specially adapted for manufacturing, assembling, maintaining, or repairing of line connectors or current collectors or for joining electric conductors for manufacturing contact members, e.g. by punching and by bending
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R12/00—Structural associations of a plurality of mutually-insulated electrical connecting elements, specially adapted for printed circuits, e.g. printed circuit boards [PCB], flat or ribbon cables, or like generally planar structures, e.g. terminal strips, terminal blocks; Coupling devices specially adapted for printed circuits, flat or ribbon cables, or like generally planar structures; Terminals specially adapted for contact with, or insertion into, printed circuits, flat or ribbon cables, or like generally planar structures
    • H01R12/50—Fixed connections
    • H01R12/51—Fixed connections for rigid printed circuits or like structures
    • H01R12/55—Fixed connections for rigid printed circuits or like structures characterised by the terminals
    • H01R12/57—Fixed connections for rigid printed circuits or like structures characterised by the terminals surface mounting terminals
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0242—Structural details of individual signal conductors, e.g. related to the skin effect
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R2103/00—Two poles
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0219—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H05K1/0251—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance related to vias or transitions between vias and transmission lines
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09336—Signal conductors in same plane as power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09663—Divided layout, i.e. conductors divided in two or more parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/1031—Surface mounted metallic connector elements
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49204—Contact or terminal manufacturing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Details Of Connecting Devices For Male And Female Coupling (AREA)
  • Magnetic Heads (AREA)

Description

用以降低導引出之串擾的插座及封裝組件設備、計算系統及插座接腳的構成方法
本發明一般係有關於電子裝置的領域。更特別而言，某些實施例有關於自我參考(self referencing)接腳。
在現有的半導體封裝組件設計中，由插座接腳所導致的串擾為達成封裝組件上之互連線的電氣性能之最重要的瓶頸之一。一種目前的解決方式係要仔細地設計封裝組件接腳地圖，例如藉由使用相當大量的Vss接腳而使高速訊號與其相鄰訊號隔離，以使位元組巷道(byte lane)與通道分開。然而，來自插座接腳的串擾仍會輕易地達到超過封裝組件及主機板上的此類串擾降低佈局努力之值。此外，在接腳地圖上增加更多的Vss接腳將導致封裝組件尺寸增大及/或成本增加。
某些實施例提供針對自我參考插座接腳的許多技術。在實施例中，揭示插座及封裝組件結構顯著地降低插座接腳上所導致的串擾，使得將大幅度地改善高速訊號的第二層互連線上之電氣性能。此外，此類技術使其可例如藉由降低習知接腳地圖上所需之Vss接腳的數量，而使此封裝組件尺寸大大地變小。
在一個實施例中，在插座接腳的複數個部分之間，可提供介電絕緣體，如將於下面進一步予以討論。此接腳可 被附接至插座、封裝組件、或主機板(其被製造以接納新的接腳設計)。這些接腳部分具有任何形狀，包括半月形、矩形、方形、圓形、或其組合。再者，各種材料可被使用來建構此接腳及接腳座(例如，在插座、主機板、或封裝組件中)，如同將於下面進一步予以討論者。
此外，依據某些實施例，在此所揭示之新的插座及封裝組件系統設計直接處理現有的插座接腳之實體結構不足。因此，可顯著地降低來自此插座接腳的串擾。再者，習知接腳地圖中所需的Vss接腳(例如，用以屏蔽高速訊號)會變成不必要的，使得將降低封裝組件尺寸，以及製造/實施成本。再者，在各種實施例中，在此所討論的技術可被製造於計算裝置的插座、封裝組件、及/或主機板上。
在下面的說明中，許多特定細節被提及，以便提供各種實施例的徹底瞭解。然而，某些實施例可在沒有這些特定細節之下予以實施。在其他的情況中，熟知的方法、程序、組件、及電路不會詳細予以說明，以便不混淆特定的實施例。
各種計算系統可被使用來實施在此所討論的實施例，諸如參考圖1-2及11-12所討論的系統。圖1繪示依據本發明的實施例之計算系統100的方塊圖。系統100可包括一個或多個代理器102-1至102-M(在此統稱為「多個代理器102」或更一般地稱為「代理器102」)。在實施例中，多個代理器102的一個或多個可為計算系統(諸如，參考圖11-12所討論的計算系統)之組件的任一個組件。
如圖1中所繪示，多個代理器102可經由網路架構104而通訊。在一個實施例中，網路架構104可包括允許各種代理器(諸如，計算裝置)通訊資料之電腦網路。在實施例中，網路架構104可包括經由串列式(例如，點對點)鏈結及/或共用的通訊網路而通訊之一個或多個互連線(或互連網路)。例如，某些實施例可促進允許與全緩衝的雙列直插式記憶體模組(FBD)相通訊之鏈結(例如，其中，此FBD鏈結為用以使記憶體模組耦接至主機控制器裝置(諸如，處理器或記憶體中心)的串列式鏈結)上的組件除錯或驗證。除錯資訊可自此FBD通道主機予以發送，使得可藉由通道流量追蹤擷取工具(諸如，一個或多個邏輯分析器)，而沿著此通道觀察到此除錯資訊。
在一個實施例中，系統100可支援分層協定架構，其可包括實體層、鏈結層、佈線層、傳輸層、及/或協定層。架構104可進一步促進自一種協定(例如，快取處理器或快取適性化(aware)記憶體控制器)至點對點或共用網路的另一種協定之資料(例如，以封包的形式)的發送。再者，在某些實施例中，網路架構104可提供遵守一種或多種快取一致性協定的通訊。
再者，如同由圖1中之箭頭的方向所顯示，多個代理器102可經由網路架構104而發送及/或接收資料。因此，某些代理器可利用單向鏈結，而其他代理器可利用雙向鏈結，以供通訊之用。例如，一個或多個代理器(諸如，代理器102-M)可(例如，經由單向鏈結106)而發送資料，另一個代理器(其他的代理器)(諸如，代理器102-2)可(例如，經由單向鏈結108)而接收資料，而某一個代理器(某幾個代理器)(諸如，代理器102-1)皆可(例如，經由雙向鏈結110)而發送及接收資料。再者，多個代理器102的至少一個(例如，如同圖1中所繪示的102-1)可經由實體介面122(例如，包括諸如，參考圖2-12之在此所討論的一個或多個接腳)而對記憶體120進行存取。再者，依據某些實施例，鏈結106-110的一個或多個可經由一個或多個接腳(諸如，參考圖2-12之在此所討論的)來予以實施。
圖2係依據實施例之計算系統的方塊圖。系統200包括複數個插座202-208(四個被顯示出，但是某些實施例可具有更多或更少的插座)。在實施例中，各個插座可包括處理器。再者，各個插座可經由諸如參考圖12所討論的點對點(PtP)鏈結而被耦接至其他的插座。如關於圖1之網路架構104所討論的，各個插座可被耦接至系統記憶體(例如，由複數個雙列直插式記憶體模組(DIMMs)所構成，系統記憶體可包括動態隨機存取記憶體(DRAM))的本地部分。再者，各個插座可經由一個或多個接腳(例如，諸如參考圖1及3-12之在此所討論的)而被耦接至各種組件。
如圖2中所顯示，各個插座可被耦接至記憶體控制器(MC)/本地代理器(HA)(諸如，MC0/HA0至MC3/HA3)。這些記憶體控制器可被耦接至對應的本地記憶體(被標記為MEM0至MEM3)，其可為系統記憶體(諸如，圖11的記憶體1112)的部分。在某些實施例中，記憶體控制器(MC)/本地代理器(HA)(諸如，MC0/HA0至MC3/HA3)可為與圖1的代理器102-1相同或類似，而記憶體(被標記為MEM0至MEM3)可為與圖1的記憶體120相同或類似。一般而言，處理/快取代理器可將請求傳送至用於記憶體位址的存取之本地節點，對應的「本地代理器」係與此本地節點相關聯。再者，在一個實施例中，MEM0至MEM3可被配置成鏡射(mirror)資料(例如，主要資料與從屬資料(master and slave))。再者，在某些實施例中，系統200的一個或多個組件可被包括於相同的積體電路上。
諸如圖2中所顯示的實施於是可用於具有鏡射(mirroring)的插座無黏接(glueless)組態。例如，分配給記憶體控制器(諸如，MC0/HA0)的資料可透過PtP鏈結而被鏡射至另一個記憶體控制器(諸如，MC3/HA3)。再者，在鏡射的複製之後，與記憶體控制器MC3/HA3相關聯的自錄可在未知(U)-狀態中被初始化。在此控制器的故障轉移(例如，由於此記憶體控制器的線上服務-呼叫)之後，自此U-狀態可重建此目錄。
當操作頻率變成愈來愈高(例如，用以改善性能)時，對於高速輸入/輸出(HSIO)介面(諸如，DDR3(第三代雙倍資料速率)DRAM(動態隨機存取記憶體)裝置)的電氣性能而言，串擾對於時間容限及電壓容限的影響增加。串擾的來源一般包括封裝組件上之佈線的長度/設計、PTH(鍍通孔)、插座設計、及主機板之佈線的長度/設計。除了來自插座的串擾之外，所有的其他串擾來源可藉由增加封裝組件/主機板上的跡線之間的佈線間距，及在訊號PTH附近，增加更多的Vss PTH而被有效地降低。然而，由於串擾的頭號貢獻者，所以在目前的實施中，插座串擾為非常難以抑制。
控制此插座串擾之一種目前的解決方式係要例如藉由使用屏蔽來自彼此的訊號之Vss接腳，而改善接腳地圖上的訊號對接地比(signal-to-ground ratio)。例如，DDR3介面通常具有大約2.5：1的訊號對接地比。例如，對於全部地240個DDR3訊號而言，插座G具有96個Vss接腳，以達成2.5訊號對接地比。然而，儘管如此，插座串擾仍會輕易地到達200 mV位準，且顯著地影響時間及電壓容限。因此，工程師一般必須增加更多的Vss接腳，以改善訊號對接地比，諸如如依據實施的圖3中所顯示之1：1的比率；然而，實施此者的缺點係要增加封裝組件尺寸，因此增加成本。
圖4顯示某些實施中之串擾如何工作。受害者(victim)訊號被其相鄰的訊號(稱為入侵者(aggressor))影響。並且此串擾的振幅對於此受害者與入侵者之間的距離非常敏感，亦即，其愈接近，則其將有愈大的串擾。顯然地，甚至在訊號接腳場域(field)中，存在Vss接腳，受害者訊號仍被串擾(例如，被其5或6個最接近的相鄰者(因為其至此受害者的距離與Vss接腳至此受害者的距離(例如，諸如圖4中所繪式之各個方向1 mm)並無顯著地不同))影響。
為了顯著地降低來自相鄰的入侵者之串擾，使Vss至受害者的距離遠小於入侵者至受害者的距離變成必要的。一個實施例將提供針對此的創新解決方式。習知的插座接腳結構係顯示於圖5A中，而自我參考插座的實施例係顯示於圖5B中。如圖5B中所顯示，此自我參考插座接腳可藉由將介電材料層至少部分地插入於插座接腳的兩個部分(例如，一半)之間來予以產生。如圖5B中所顯示，即使此絕緣材料僅部分地沿著此接腳的部分(例如，頂部)來予以配置，但是在某些實施例中，此絕緣體也可沿著此接腳之所有的分開部分來予以配置。因此，這些接腳部分將作為分開訊號接腳及接地訊號。然後，新插座的阻抗(例如，50歐姆)可藉由選擇此介電材料的介電常數及厚度來予以控制。即使此接腳被劃分成兩個部分，但是在某些實施例中，接腳可被劃分成超過兩個部分，此超過兩個部分被絕緣材料(諸如，在此所討論之介電或其他的絕緣材料)實體地分開。
藉由使用此自我參考插座接腳，在實施例中，新接腳的場域將看起來如圖6中所顯示。因為每個訊號牢牢地與其Vss接腳部分相關聯，所以其對於其他訊號接腳的串擾將極弱，因此可去除習知被使用來屏蔽訊號之Vss接腳的至少某些接腳。因此，可大幅度地降低封裝組件尺寸及成本。
圖7顯示依據實施例之可經由Vss微小介孔(u介孔-如諸如項目702之圖7中的小圓所繪示)而被連接至封裝組件及主機板的Vss接腳部分。
圖8A及8B顯示依據某些實施例之封裝組件上的接腳墊及接腳SRO(抗焊開口)設計。更特別而言，依據某些實施例，圖8A顯示接腳墊及SRO設計之上方的剖面圖，而圖8B繪示接腳墊(矩形)的替代設計之上方的剖面圖。如所顯示，封裝組件上的接腳墊可藉由銅(Cu)圖案化及SR(抗矽)阻障層(例如，見圖8A的底部，802)來予以劃分。Cu圖案及SR阻障層的改變皆可藉由微影(Litho)GM(玻璃掩罩)改變，及/或SR印刷製程來予以達成，而沒有任何額外的成本。此墊及SRO方位可以任何的角度/方向及形狀而被設計於封裝組件上。在實施例中，這可藉由調整Litho GM來予以控制。在某些實施例中，這些接腳部分可具有選自包含：半月形、圓形、矩形、方形、或其組合的群組中之形狀。再者，此接腳墊設計可被使用於任何的接腳座(諸如，主機板、插座、封裝組件等)中。
圖9繪示依據實施例之接腳設計的剖面圖。圖9的接腳設計可具有任何的形狀(例如，包括圓形或矩形)，或不同的形狀之組合。此接腳可使用兩個(或更多個)分開的(例如，平行)導體片來予以製造，絕緣層/間隙物(spacer)係介於這些導體之間(例如，沿著與此接腳的長度平行之平面而被配置)。這些部分可藉由夾鉗及/或環氧樹脂來予以耦接。在某些實施例中，此接腳可由包括例如：銅、鋁、銀、金、或其合金(或其他的導電複合物)之任何的導電材料所構成。這些絕緣體可由包括例如：固體塑膠、發泡塑膠、固體或彈性的聚乙烯(PE)絕緣體、固體或彈性的鐵弗龍(Teflon)(「PTFE」或聚四氟乙烯)、空氣(例如，具有間隙物支撐/分開的(例如，平行)導電接腳部分)、惰性氣體、或其組合的非導電材料所構成。再者，介電質的特性可控制此接腳的某些電氣特性及串擾性能。這些間隙物的一種選擇為固體聚乙烯(PE)絕緣體。也可使用固體鐵弗龍(「PTFE」或聚四氟乙烯)作為絕緣體。各種材料(諸如，在此所討論的材料)的組合可被使用來製造絕緣體層。再者，在某些實施例中，此接腳可以與同軸電纜類似的形式/形狀來予以建構(例如，具有位於中心且被Vss圍繞的訊號部分)。
參照圖10，附接至插座的接腳(例如，附接至圖8A的插座之圖9的接腳)之剖面的概圖係依據實施例來予以繪示。對於接腳上的可製造性及針紮(pinning)製程之改善，頂部及底部的接腳設計可為相同，但不一定為相同。SR阻障層提供所需的絕緣及接腳定向功能，這對於接腳及插座實施有幫助。
如在此所討論的，建構這些接腳(包括絕緣材料及導體)所使用的材料可為與參考圖1-10所討論的導電材料相同或不同之材料。
圖11繪示計算系統1100的實施例之方塊圖。圖1之多個代理器102的一個或多個可包含計算系統1100的一個或多個組件。再者，系統1100的各種組件可經由一個或多個接腳(例如，諸如參考圖1-10所討論的接腳)而被相耦接。計算系統1100可包括耦接至互連網路(或匯流排)1104的一個或多個中央處理單元(CPUs)1102(其在此可被統稱為「多個處理器1102」或更一般地稱為「處理器1102」)。多個處理器1102可為任何型式的處理器，諸如一般用途處理器、網路處理器(其可處理透過電腦網路1105所通訊的資料)等(包括精簡指令集電腦(RISC)處理器或複雜指令集電腦(CISC)處理器)。此外，多個處理器1102可具有單核或多核的設計。具有多核設計的多個處理器1102可將不同型式的處理器核心整合於相同的積體電路(IC)晶粒上。再者，具有多核設計的多個處理器1102可被實施為對稱或非對稱的多處理器。
多個處理器1102可包括一個或多個快取記憶體，在各種實施例中，其可為私有及/或共用的。一般而言，快取記憶體儲存與他處或早先計算所儲存的原始資料相對應之資料。為了降低記憶體存取潛時，一旦資料被儲存於快取記憶體中，則未來的使用可藉由存取快取複本來予以達成，而不是重新提取或重新計算原始資料。快取記憶體(多個快取記憶體)可為任何型式的快取記憶體(諸如，一階(L1)快取記憶體、二階(L2)快取記憶體、三階(L3)快取記憶體、中階快取記憶體、最後一階快取記憶體(LLC)等)，用以儲存被系統1100的一個或多個組件利用之電子資料(例如，包括指令)。此外，此種快取記憶體(此類快取記憶體)可被設置於各種位置(例如，位於在此所討論的計算系統(包括圖1-10或12的系統)之其他組件的內部)中。
晶片組1106可另外被耦接至互連網路1104。另外，晶片組1106可包括圖形記憶體控制中心(GMCH)1108。GMCH 1108可包括耦接至記憶體1112的記憶體控制器1110。記憶體1112可儲存資料，例如，包括被處理器1102，或與計算系統1100的組件相通訊之任何的其他裝置所執行之指令的序列。再者，在本發明的一個實施例中，記憶體1112可包括一個或多個揮發性儲存(或記憶體)裝置，諸如隨機存取記憶體(RAM)、動態RAM(DRAM)、同步DRAM(SDRAM)、靜態RAM(SRAM)、DDR(雙倍資料速率)RAM等。也可利用非揮發性記憶體，諸如硬碟。額外的裝置可被耦接至互連網路1104，諸如，多個處理器及/或多個系統記憶體。
GMCH 1108可另包括(例如，經由實施例中的圖形加速器)而被耦接至顯示裝置1116的圖形介面1114。在一個實施例中，圖形介面1114可經由加速圖形埠(AGP)而被耦接至顯示裝置1116。在本發明的實施例中，顯示裝置1116(諸如，平板顯示器)可經由，例如，訊號轉換器而被耦接至圖形介面1114，此訊號轉換器將諸如視訊記憶體或系統記憶體(例如，記憶體1112)的儲存裝置中所儲存之影像的數位圖像轉變成被顯示裝置1116解譯且顯示的顯示訊號。
如圖11中所顯示，轉運中心介面1118可使GMCH 1108耦接至輸入/輸出控制中心(ICH)1120。ICH 1120可提供耦接至計算系統1100的輸入/輸出(I/O)裝置之介面。ICH 1120可經由週邊橋接器(或控制器)1124(諸如，可與PCIe規格相容的週邊組件互連(PCI)橋接器、通用序列匯流排(USB)控制器等)而被耦接至匯流排1122。橋接器1124可提供處理器1102與週邊裝置之間的資料路徑。可利用其他型式的拓樸。再者，多個匯流排可例如經由多個橋接器或控制器而被耦接至ICH 1120。另外，匯流排1122可包含其他型式及組態的匯流排系統。此外，在本發明的各種實施例中，耦接至ICH 1120的其他週邊可包括整合驅動電子(IDE)或小型電腦系統介面(SCSI)硬碟(多個硬碟)、USB埠(多個USB埠)、鍵盤、滑鼠、並列埠(多個並列埠)、串列埠(多個串列埠)、軟碟機(多個軟碟機)、數位輸出支援(例如，數位視訊介面(DVI))等。
匯流排1122可被耦接至音訊裝置1126、一個或多個碟機1128、及網路轉接器1130(在實施例中，其可為NIC)。在一個實施例中，網路轉接器1130或耦接至匯流排1122的其他裝置可與晶片組1106相通訊。再者，在本發明的某些實施例中，各種組件(諸如，網路轉接器1130)可被耦接至GMCH 1108。此外，處理器1102與GMCH 1108可被結合而構成單一晶片。在實施例中，記憶體控制器1110可被設置於CPU 1102的一個或多個中。另外，在實施例中，GMCH 1108與ICH 1120可被結合成週邊控制中心(PCH)。
此外，計算系統1100可包括揮發性及/或非揮發性記憶體(或儲存器)。例如，非揮發性記憶體可包括下面：唯讀記憶體(ROM)、可程式化ROM(PROM)、可抹除PROM(EPROM)、電氣式EPROM(EEPROM)、碟機(例如，1128)、軟碟、光碟ROM(CD-ROM)、數位多功能碟片(DVD)、快閃記憶體、磁性光碟、或可儲存電子資料(例如，包括指令)之其他型式的非揮發性機器可讀取媒體之其中一種或多種。
在實施例中，記憶體1112可包括下面：作業系統(O/S)1132、應用程式1134、及/或裝置驅動程式1136的其中一種或多種。記憶體1112還可包括記憶體對映的I/O(MMIO)操作專用的區域。記憶體1112中所儲存的程式及/或資料可被交換至碟機1128中，作為記憶體管理操作的部分。應用程式(多個應用程式)1134可(例如，在處理器(多個處理器)1102上)執行，以使一個或多個封包與耦接至網路1105的一個或多個計算裝置相通訊。在實施例中，封包可為藉由自至少一個傳送器(例如，透過諸如網路1105的網路)而發送至至少一個接收器的一個或多個電氣訊號來予以編碼之一個或多個符號及/或值的序列。例如，各個封包可具有標頭，此標頭包括可被利用於發送及/或處理此封包中的各種資訊，諸如來源位址、目的地位址、封包型式等。各個封包也可具有酬載體(payload)，此酬載體包括此封包透過電腦網路(諸如，網路1105)而被轉移於各種計算裝置之間的原始資料(或內容)。
在實施例中，應用程式1134可利用O/S 1132，以例如經由裝置驅動程式1136而與系統1100的各種組件相通訊。因此，裝置驅動程式1136可包括網路轉接器1130特定的命令，以提供O/S 1132與網路轉接器1130，或例如經由晶片組1106而被耦接至系統1100的其他I/O裝置之間的通訊介面。
在實施例中，O/S 1132可包括網路協定堆疊。協定堆疊一般有關於可被執行，以處理透過網路1105所傳送的封包之一組程序或程式，其中，這些封包會符合特定的協定。例如，TCP/IP(傳輸控制協定/網際網路協定)封包可使用TCP/IP堆疊來予以處理。裝置驅動程式1136可表示係要例如經由協定堆疊而被處理之記憶體1112中的緩衝區。
網路1105可包括任何型式的電腦網路。網路轉接器1130可另包括直接記憶體存取(DMA)引擎，其將封包寫入至被分配至可用描述符的緩衝區(例如，被儲存於記憶體1112中)，以透過網路1105而發送及/或接收資料。此外，網路轉接器1130可包括網路轉接器控制器，其可包括實施與轉接器相關的操作之邏輯(諸如，一個或多個可程式化處理器)。在實施例中，此轉接器控制器可為MAC(媒體存取控制)組件。網路轉接器1130可另包括記憶體，諸如，任何型式的揮發性/非揮發性記憶體(例如，包括一個或多個快取記憶體，及/或參考記憶體1112所討論的其他記憶體型式)。
圖12繪示依據本發明的實施例之以點對點(PtP)組態來予以配置的計算系統1200。具體而言，圖12顯示處理器、記憶體、及輸入/輸出裝置為可被一些點對點介面互連的系統。參考圖1-11所討論的操作可藉由系統1200的一個或多個組件來予以實施。
如圖12中所繪示，系統1200可包括多個處理器，為了清楚起見，其僅為兩個，處理器1202和1204。處理器1202和1204可各自包括本地記憶體控制器中心(GMCH)1206和1208，以能夠與記憶體1210和1212相通訊。記憶體1210及/或1212可儲存各種資料，諸如，參考圖12的記憶體1212所討論的那些資料。如圖12中所顯示，處理器1202和1204(或系統1200的其他組件，諸如，晶片組1220、I/O裝置1243等)也可包括一個或多個快取記憶體，諸如，參考圖1-11所討論的那些快取記憶體。
在實施例中，處理器1202和1204可為參考圖12所討論之處理器1202的其中一個。處理器1202和1204可分別使用點對點(PtP)介面電路1216和1218，經由PtP介面1214交換資料。再者，處理器1202和1204可使用點對點介面電路1226、1228、1230、及1232，經由個別的PtP介面1222和1224而與晶片組1220交換資料。晶片組1220可另例如使用PtP介面電路1237，經由高性能圖形介面1236而與高性能圖形電路1234交換資料。
在至少一個實施例中，一個或多個接腳(諸如，參考圖1-11所討論的那些接腳)可被使用來耦接圖12的各種組件(例如，包括處理器1202，1204、記憶體1210，1212、及/或晶片組1220中之一個或多個)。然而，本發明的其他實施例可存在於圖12的系統1200內之其他的電路、邏輯單元、或裝置中。再者，本發明的其他實施例可被分散於圖12中所繪示之多個電路、邏輯單元、或裝置的各處。
晶片組1220可使用PtP介面電路1241而與匯流排1240相通訊。匯流排1240可具有與它(諸如，匯流排橋接器1242及I/O裝置1243)相通訊的一個或多個裝置。經由匯流排1244，匯流排橋接器1242可與其他裝置(諸如，鍵盤/滑鼠1245、通訊裝置1246(諸如，數據機、網路介面裝置、或可與電腦網路1105相通訊的其他通訊裝置)、音訊I/O裝置1247、及/或資料儲存裝置1248)相通訊。資料儲存裝置1248可儲存碼1249，其可被處理器1202及/或1204執行。
在本發明的各種實施例中，在此所討論的操作(例如，參考圖1-12)可被實施為硬體(例如，電路)、軟體、韌體、微碼、或其組合，其可被提供為電腦程式產品(例如，包括機器可讀取或電腦可讀取媒體，其具有被使用來將電腦程式化，以實施在此所討論的程序之儲存於其上的指令(或軟體程序))。再者，「邏輯」的術語可例如包括軟體、硬體、或軟體與硬體的組合。此機器可讀取媒體可包括諸如關於圖1-12所討論的那些之儲存裝置。此外，此種電腦可讀取媒體可被下載為電腦程式產品，其中，此程式可自遠端電腦(例如，伺服器)，經由透過通訊鏈結(例如，匯流排、數據機、或網路連接)之載波或其他傳播媒體中所提供的資料訊號而被轉移至請求的電腦(例如，客戶端)。
此說明書中之參考「一個實施例」或「實施例」意謂與此實施例結合所述之特定的特性、結構、或特徵可被包括於至少一實施中。此說明書中之各處中的詞句「在一個實施例中」之出現可或可不皆參考相同實施例。
再者，在此說明及申請專利範圍中，可使用伴隨衍生物的術語「被耦接」及「被連接」。在本發明的某些實施例中，可使用「被連接」，以表示兩個或更多個元件為彼此直接實體或電氣接觸。「被耦接」可意謂兩個或更多個元件為直接實體或電氣接觸。然而，「被耦接」也可意謂兩個或更多個元件可不彼此直接接觸，但是仍可彼此合作或互動。
因此，雖然本發明的實施例已以結構的特性及/或方法動作之特定的語言來予以說明，但是要瞭解的是，主張的標的可不受限於所述之特定的特性或動作。更確切而言，這些特定的特性及動作被揭示為實施此主張的標的之樣本形式。
100．．．計算系統
102．．．代理器
102-1至102-M．．．代理器
104．．．網路架構
106．．．單向鏈結
108．．．單向鏈結
110．．．雙向鏈結
120．．．記憶體
122．．．實體介面
200．．．系統
202．．．插座
204．．．插座
206．．．插座
208．．．插座
702．．．項目
802．．．底部
1100．．．計算系統
1102．．．中央處理單元
1104．．．互連網路
1105．．．電腦網路
1106．．．晶片組
1108．．．圖形記憶體控制中心
1110．．．記憶體控制器
1112．．．記憶體
1114．．．圖形介面
1116．．．顯示裝置
1118．．．轉運中心介面
1120．．．輸入/輸出控制中心
1122．．．匯流排
1124．．．週邊橋接器
1126．．．音訊裝置
1128．．．碟機
1130．．．網路轉接器
1132．．．作業系統
1134．．．應用程式
1136．．．裝置驅動程式
1200．．．計算系統
1202．．．處理器
1204．．．處理器
1206．．．本地記憶體控制器中心(GMCH)
1208．．．本地記憶體控制器中心(GMCH)
1210．．．記憶體
1212．．．記憶體
1214．．．點對點(PtP)介面
1216．．．點對點(PtP)介面電路
1218．．．點對點(PtP)介面電路
1220．．．晶片組
1222．．．點對點(PtP)介面
1224．．．點對點(PtP)介面
1226．．．點對點(PtP)介面電路
1228．．．點對點(PtP)介面電路
1230．．．點對點(PtP)介面電路
1232．．．點對點(PtP)介面電路
1234．．．高性能圖形電路
1236．．．高性能圖形介面
1237．．．點對點(PtP)介面電路
1240．．．匯流排
1241．．．點對點(PtP)介面電路
1242．．．匯流排橋接器
1243．．．I/O裝置
1244．．．匯流排
1245．．．鍵盤/滑鼠
1246．．．通訊裝置
1247．．．音訊I/O裝置
1248．．．資料儲存裝置
1249．．．碼
詳細的說明係參考附圖來予以提供。在這些圖式中，參考標號之最左側的數字(多個數字)辨識出參考標號第一次出現的圖式。不同圖式中之相同參考標號的使用表示類似或相同的項目。
圖1-2及11-12繪示計算系統或平台的實施例之方塊圖，其可被利用來實施在此所討論的各種實施例。
圖3-10繪示接腳的各種視圖及實施例。
圖式標示說明：
100．．．計算系統
102-1至102-M．．．代理器
104．．．網路架構
106．．．單向鏈結
108．．．單向鏈結
110．．．雙向鏈結
120．．．記憶體
122．．．實體介面

Claims (23)

  1. 一種用以降低導引出之串擾的插座及封裝組件設備，包含：接腳，用以使第一代理器電氣耦接至第二代理器，其中，該接腳係要包含至少部分被絕緣體分開的複數個部分，其中，該絕緣體係要使該接腳的該複數個部分電氣絕緣，其中，該複數個接腳部分的其中一個接腳部分係要載運訊號，而該複數個接腳部分的另一個接腳部分係要載運接地訊號，其中，該複數個接腳部分係要具有半月形形狀，且其中，複數個接腳係配置成具有第一接腳的訊號載部與第二接腳的接地訊號載部相毗鄰，並且該第二接腳的訊號載部與第三接腳的接地訊號載部相毗鄰。
  2. 如申請專利範圍第1項之設備，其中，該複數個接腳部分係要具有選自包含：該半月形、圓形、矩形、方形、或其組合的群組中之形狀。
  3. 如申請專利範圍第1項之設備，其中，該接腳係要經由接腳墊而被附接至插座、封裝組件、或主機板。
  4. 如申請專利範圍第1項之設備，其中，該接腳係由包含：銅、鋁、銀、金、其合金、或其導電複合物的導電材料所構成。
  5. 如申請專利範圍第1項之設備，其中，該絕緣體係由包含：固體塑膠、發泡塑膠、固體或彈性的聚乙烯(PE) 絕緣體、固體或彈性的鐵弗龍(Teflon)®(「PTFE」或聚四氟乙烯)、空氣、惰性氣體、或其組合的非導電材料所構成。
  6. 如申請專利範圍第1項之設備，其中，該複數個接腳部分係要包含僅兩個接腳部分，其中，該兩個接腳部分的第一部分係要在該接腳的中央，而該兩個接腳部分的第二部分係要圍繞該第一接腳部分。
  7. 如申請專利範圍第1項之設備，其中，該第一代理器或該第二代理器係選自包含：處理器、晶片組、記憶體控制器、記憶體裝置、圖形控制器、輸入/輸出中心、硬碟機、通訊裝置、或輸入/輸出裝置的群組中。
  8. 如申請專利範圍第1項之設備，其中，該第一代理器係要包含記憶體控制器，而該第二代理器係要包含記憶體。
  9. 如申請專利範圍第8項之設備，其中，該記憶體係要包含雙倍資料速率(DDR)記憶體。
  10. 如申請專利範圍第1項之設備，其中，該第一代理器或該第二代理器係要包含處理器。
  11. 如申請專利範圍第10項之設備，其中，該處理器係要包含複數個處理器核心。
  12. 如申請專利範圍第1項之設備，其中，該等半月形之各者係要包括複數個微小介孔以耦接至插座、封裝組件、及主機板的其中一者。
  13. 一種插座接腳之構成方法，該方法包含： 將接腳劃分成複數個部分；以至少部分被配置於與該接腳的長度平行之平面上的絕緣體來分開該複數個接腳部分，其中，該絕緣體係要使該接腳的該複數個部分電氣絕緣，其中，該複數個接腳部分的其中一個接腳部分係要載運訊號，而該複數個接腳部分的另一個接腳部分係要載運接地訊號，其中，該複數個接腳部分係要具有半月形形狀，且其中，複數個接腳係配置成具有第一接腳的訊號載部與第二接腳的接地訊號載部相毗鄰，並且該第二接腳的訊號載部與第三接腳的接地訊號載部相毗鄰。
  14. 如申請專利範圍第13項之方法，另包含使該複數個接腳部分成形，以具有選自包含：該半月形、圓形、矩形、方形、或其組合的群組中之形狀。
  15. 如申請專利範圍第13項之方法，另包含構成包含：銅、鋁、銀、金、其合金、或其導電複合物的導電材料之接腳。
  16. 如申請專利範圍第13項之方法，另包含構成包含：固體塑膠、發泡塑膠、固體或彈性的聚乙烯(PE)絕緣體、固體或彈性的鐵弗龍(Teflon)®(「PTFE」或聚四氟乙烯)、空氣、惰性氣體、或其組合的非導電材料之絕緣體。
  17. 如申請專利範圍第13項之方法，其中，該等半月形之各者係要包括複數個微小介孔以耦接至插座、封裝組 件、及主機板的其中一者。
  18. 一種計算系統，包含：記憶體，用以儲存資料；晶片組，被耦接至該記憶體；以及一個或多個接腳，用以使該晶片組電氣耦接至該記憶體，其中，該一個或多個接腳的各者係要包含：複數個部分，至少部分被絕緣體所分開，其中，該絕緣體係要使該複數個部分電氣絕緣，其中，該複數個接腳部分的其中一個接腳部分係要載運訊號，而該複數個接腳部分的另一個接腳部分係要載運接地訊號，其中，該複數個接腳部分係要具有半月形形狀，且其中，複數個接腳係配置成具有第一接腳的訊號載部與第二接腳的接地訊號載部相毗鄰，並且該第二接腳的訊號載部與第三接腳的接地訊號載部相毗鄰。
  19. 如申請專利範圍第18項之系統，其中，該複數個接腳部分係要具有選自包含：該半月形、圓形、矩形、方形、或其組合的群組中之形狀。
  20. 如申請專利範圍第18項之系統，其中，該一個或多個接腳係要經由接腳墊而被附接至插座、封裝組件、或主機板。
  21. 如申請專利範圍第18項之系統，其中，該一個或多個接腳係由包含：銅、鋁、銀、金、其合金、或其導電複合物的導電材料所構成。
  22. 如申請專利範圍第18項之系統，其中，該絕緣體 係由包含：固體塑膠、發泡塑膠、固體或彈性的聚乙烯(PE)絕緣體、固體或彈性的鐵弗龍(Teflon)®(「PTFE」或聚四氟乙烯)、空氣、惰性氣體、或其組合的非導電材料所構成。
  23. 如申請專利範圍第18項之系統，其中，該等半月形之各者係要包括複數個微小介孔以耦接至插座、封裝組件、及主機板的其中一者。
TW100134630A 2010-09-25 2011-09-26 用以降低導引出之串擾的插座及封裝組件設備、計算系統及插座接腳的構成方法 TWI512859B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/890,646 US8465297B2 (en) 2010-09-25 2010-09-25 Self referencing pin

Publications (2)

Publication Number Publication Date
TW201230219A TW201230219A (en) 2012-07-16
TWI512859B true TWI512859B (zh) 2015-12-11

Family

ID=45871088

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100134630A TWI512859B (zh) 2010-09-25 2011-09-26 用以降低導引出之串擾的插座及封裝組件設備、計算系統及插座接腳的構成方法

Country Status (4)

Country Link
US (1) US8465297B2 (zh)
EP (1) EP2619793B1 (zh)
TW (1) TWI512859B (zh)
WO (1) WO2012040711A2 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015116043A1 (en) 2014-01-29 2015-08-06 Hewlett-Packard Development Company, L.P. Memory module connector
US9548551B1 (en) 2015-08-24 2017-01-17 International Business Machines Corporation DIMM connector region vias and routing
US9971089B2 (en) * 2015-12-09 2018-05-15 Intel Corporation Chip-to-chip interconnect with embedded electro-optical bridge structures
EP3644358B1 (en) * 2018-10-25 2021-10-13 Infineon Technologies AG Power semiconductor module arrangement including a contact element

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6288372B1 (en) * 1999-11-03 2001-09-11 Tyco Electronics Corporation Electric cable having braidless polymeric ground plane providing fault detection
US7752383B2 (en) * 2007-05-25 2010-07-06 Skymedi Corporation NAND flash memory system with programmable connections between a NAND flash memory controller and a plurality of NAND flash memory modules and method thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4451107A (en) * 1982-08-23 1984-05-29 Amp Incorporated High speed modular connector for printed circuit boards
JPH0734455B2 (ja) 1986-08-27 1995-04-12 日本電気株式会社 多層配線基板
JPH0741109Y2 (ja) * 1990-09-17 1995-09-20 ヒロセ電機株式会社 電気コネクタ構造
US5127839A (en) * 1991-04-26 1992-07-07 Amp Incorporated Electrical connector having reliable terminals
JP2734412B2 (ja) 1995-06-29 1998-03-30 日本電気株式会社 半導体装置のソケット
JP3685908B2 (ja) * 1997-05-30 2005-08-24 富士通コンポーネント株式会社 高速伝送用コネクタ
US6443740B1 (en) * 1998-10-15 2002-09-03 Fci Americas Technology, Inc. Connector system
US6388208B1 (en) 1999-06-11 2002-05-14 Teradyne, Inc. Multi-connection via with electrically isolated segments
US8043099B1 (en) * 2004-02-12 2011-10-25 Super Talent Electronics, Inc. Extended USB plug, USB PCBA, and USB flash drive with dual-personality
DE10139573A1 (de) * 2001-03-10 2002-09-19 Alfred Von Schuckmann Handhebel-betätigbare Pumpe
JP3475944B2 (ja) * 2001-07-16 2003-12-10 日本電気株式会社 電子部品の実装構造
JP2003308933A (ja) * 2002-04-18 2003-10-31 Hosiden Corp ジャック
US8021166B1 (en) * 2004-02-12 2011-09-20 Super Talent Electronics, Inc. Extended USB plug, USB PCBA, and USB flash drive with dual-personality for embedded application with mother boards
NL1026291C2 (nl) * 2004-05-28 2005-11-30 Alcumbrella Holding B V Veiligheidsvergrendelingssysteem.
US7331820B2 (en) * 2005-09-19 2008-02-19 Corning Gilbert Inc. Chemically attached coaxial connector
JP2007115771A (ja) 2005-10-18 2007-05-10 Nec System Technologies Ltd Ｌｓｉピン

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6288372B1 (en) * 1999-11-03 2001-09-11 Tyco Electronics Corporation Electric cable having braidless polymeric ground plane providing fault detection
US7752383B2 (en) * 2007-05-25 2010-07-06 Skymedi Corporation NAND flash memory system with programmable connections between a NAND flash memory controller and a plurality of NAND flash memory modules and method thereof

Also Published As

Publication number Publication date
EP2619793B1 (en) 2016-05-25
TW201230219A (en) 2012-07-16
WO2012040711A2 (en) 2012-03-29
US8465297B2 (en) 2013-06-18
WO2012040711A3 (en) 2012-07-19
EP2619793A4 (en) 2014-03-12
EP2619793A2 (en) 2013-07-31
US20120077357A1 (en) 2012-03-29

Similar Documents

Publication Publication Date Title
US10149383B2 (en) Load reduced memory module
US20180024957A1 (en) Techniques to enable disaggregation of physical memory resources in a compute system
US11121109B2 (en) Innovative interconnect design for package architecture to improve latency
TWI457764B (zh) 處理器／快取裝配件
KR101885452B1 (ko) 하이브리드 메모리 큐브 링크들을 이용하는 상호 접속 시스템들 및 방법들
BR102014005946A2 (pt) Interconexão externa direta para invólucro de ponte de interconexão embutida
EP4199481A1 (en) Method and apparatus to perform operations on multiple segments of a data packet in a network interface controller
TWI512859B (zh) 用以降低導引出之串擾的插座及封裝組件設備、計算系統及插座接腳的構成方法
JP2016535458A (ja) 両面ダイパッケージ
US7106600B2 (en) Interposer device
US11540395B2 (en) Stacked-component placement in multiple-damascene printed wiring boards for semiconductor package substrates
US8856401B2 (en) Universal controller for peripheral devices in a computing system
TW201435902A (zh) 用於固態硬碟（ｓｓｄ）應用，不同密度組態及直接反及閘（ｎａｎｄ）存取之統一印刷電路板（ｐｃｂ）設計
CN111104358B (zh) 解聚计算机系统
US20140189190A1 (en) Mechanism for facilitating dynamic cancellation of signal crosstalk in differential input/output channels
CN112395238A (zh) 用于将片上网络与物理电路耦合的设备、系统和方法
US9445507B2 (en) Packaging for eight-socket one-hop SMP topology
Verma et al. Pcie bus: A state-of-the-art-review
JP6466305B2 (ja) 電子パッケージ用の電気インターコネクト
US10044155B1 (en) Connector for connecting a device to a plurality of pads arranged at different radial distances from the source
US7196923B1 (en) Bitcell layout
US20230345634A1 (en) Differential via design on a printed circuit board
US20240235078A9 (en) System and method for connection management in data processing system
US9397039B2 (en) Semiconductor device and method for forming the same
US9955605B2 (en) Hardware interface with space-efficient cell pattern