BR102014005946A2 - Interconexão externa direta para invólucro de ponte de interconexão embutida - Google Patents

Interconexão externa direta para invólucro de ponte de interconexão embutida Download PDF

Info

Publication number
BR102014005946A2
BR102014005946A2 BRBR102014005946-6A BR102014005946A BR102014005946A2 BR 102014005946 A2 BR102014005946 A2 BR 102014005946A2 BR 102014005946 A BR102014005946 A BR 102014005946A BR 102014005946 A2 BR102014005946 A2 BR 102014005946A2
Authority
BR
Brazil
Prior art keywords
bridge
substrate
integrated circuit
rail
external connection
Prior art date
Application number
BRBR102014005946-6A
Other languages
English (en)
Inventor
Mathew J Manusharow
Debendra Mallik
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of BR102014005946A2 publication Critical patent/BR102014005946A2/pt

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385Assembly of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA

Abstract

RESUMO Patente de Invenção: "INTERCONEXÃO EXTERNA DIRETA PARA INVÓLUCRO DE PONTE DE INTERCONEXÃO EMBUTIDA". A presente invenção refere-se a uma conexão direta externa, útil para um invólucro de ponte de interconexão embutida, que é descrito. Em um exemplo, um invólucro tem um substrato, um primeiro circuito integrado semicondutor tendo uma primeira região de interconexão de ponte, e um segundo circuito integrado semicondutor tendo uma segunda região de interconexão de ponte. O invólucro tem uma ponte embutida no substrato, a ponte tendo uma primeira área de contato, para conexão à primeira região de interconexão de ponte, e uma segunda área de contato, para conexão à segunda região de interconexão de ponte, e um trilho de conexão externa estendendo-se entre a ponte de interconexão e os primeiro e segundo circuitos integrados, para suprir conexão externa às primeira e segunda regiões de interconexão de ponte. 20707679v1

Description

Relatório Descritivo da Patente de Invenção para "INTER-CONEXÃO EXTERNA DIRETA PARA INVÓLUCRO DE PONTE DE INTERCONEXÃO EMBUTIDA".
CAMPO [001] A presente invenção refere-se ao campo de invólucro de circuitos integrados semicondutores, e, em particular, a proporcionar uma conexão externa direta a uma área de interconexão de um circuito integrado com o invólucro.
ANTECEDENTES [002] Os invólucros vêm sendo desenvolvidos, que contêm dois ou mais circuitos integrados semicondutoras presos em um substrato, e uma ponte de interconexão, que tem conectores, tais como blocos ou berços, para conexão de um circuito integrado a um ou mais outros circuitos integrados. Em um exemplo, a ponte de interconexão prende uma unidade de processamento central ou geral a uma unidade de processamento gráfico. Em outro exemplo, a ponte de interconexão prende uma unidade de processamento central à memória. Isso permite que os circuitos integrados comuniquem dados diretamente entre si. De outro modo, esses circuitos integrados enviam sinais para fora do invólucro para o círculo central ou outro dispositivo, que depois enviaria os dados de volta para o invólucro e para o outro circuito integrado. Outros tipos de circuitos integrados e conexões também podem ser possíveis. O circuito integrado nesse invólucro é embutido no substrato. Em um exemplo, esse invólucro é chamado uma arquitetura de Ponte de Interconexão Embutida (EmIB). [003] Um circuito integrado nesse invólucro tem uma certa parte de sua área de interconexão total usada como uma região de fixação de ponte. Para certas partes de memória, a ponte pode prender cerca de 20% da área de alta densidade C4 (Conexão de Circuito Integrado de Deformação Controlada) do circuito integrado de memória. A área de interconexão de alta densidade, fora da parte de região de fixação de ponte, pode conter trilhos de energia, portas de teste, etc. Essa á-rea pode usar C4 ou qualquer de várias outras tecnologias de conexão. A ponte é embutida no substrato de invólucro, e, diferentemente, dos intercaladores de silício, a ponte de interconexão embutida não tem passagens atravessantes de silício, para propiciar conexões de energia de fora do invólucro para a ponte. Isso é, em parte, por causa da estrutura muito fina dessa ponte.
BREVE DESCRIÇÃO DOS DESENHOS [004] As concretizações da invenção são ilustradas por meio de exemplos, e não por limitação, nas figuras dos desenhos em anexo, nos quais os números de referência similares se referem a elementos similares. [005] A Figura 1 é um diagrama em seção transversal de um invólucro semicondutor, usando uma arquitetura de ponte de interconexão embutida (EmIB), de acordo com uma concretização da invenção. [006] A Figura 2 é um diagrama em seção transversal do invólucro semicondutor da Figura 1, mostrando um trilho de energia acima da ponte, de acordo com uma concretização da invenção. [007] A Figura 3 é uma vista em elevação pelo topo de um trilho de energia para um invólucro, de acordo com uma concretização da invenção. [008] A Figura 4 é uma vista em elevação pelo topo de um trilho de energia alternativo para um invólucro, de acordo com uma concretização da invenção. [009] A Figura 5 é uma vista em perspectiva de um trilho de e-nergia para um invólucro, de acordo com uma concretização da invenção. [0010] A Figura 6 é uma vista em elevação lateral de um trilho de energia para um invólucro, de acordo com uma concretização da in- venção. [0011] A Figura 7 é um diagrama de um conjunto de circuitos integrados de memória e de uma CPU, presa a um substrato comum, de acordo com uma concretização da invenção. [0012] A Figura 8 é um detalhe do diagrama da Figura 7, de acordo com uma concretização da invenção.
[0013] A Figura 9 é um diagrama de blocos de um dispositivo de computação 500, de acordo com uma concretização da invenção. DESCRIÇÃO DETALHADA [0014] Um circuito integrado projetado para uma arquitetura EmIB (Ponte de Interconexão Embutida) tem uma região de interconexão para conexão, pelo substrato do invólucro, com conexões externas fora do invólucro. Outra região de interconexão, uma região de fixação de ponte, do circuito integrado proporciona conexões à ponte de interconexão dentro do invólucro. O circuito integrado tem também trilhos de energia na região de interconexão do circuito integrado, para propiciar fontes de energia plana positivas e terra. A qualidade de comunicação de dados dentro da região de fixação de ponte pode ser aperfeiçoada, se houver pinos de energia e terra dentro dessa região, além dos conectores, para comunicação de dados. Os trilhos de energia na região de fixação de ponte podem ser separados daqueles fora e apenas acessíveis dentro da região de fixação de ponte. A energia pode ser alimentada pela ponte, embora um trilho de energia separado proporcione energia de qualidade superior e evita tensão adicional na ponte. Como descrito abaixo usando uma conexão de configuração única, a energia pode se originar diretamente do invólucro para a área C4 da região de fixação de ponte, e ser então conduzida para onde precisa ir dentro do circuito integrado. [0015] A Figura 1 é um diagrama em seção transversal de um invólucro semicondutor, usando uma arquitetura de ponte de intercone- xão embutida (EmIB). O invólucro 10 é formado de um substrato de invólucro 12, que conduz os circuitos integrados semicondutores. Nesse caso, um circuito integrado de memória 14 e uma unidade de processamento central (CPU) 16 são presos no substrato. Uma cobertura 18 cobre o substrato e os dois circuitos integrados, e um dissipador de calor integrado 20 é preso na parte de topo da cobertura 18. Uma solução de resfriamento 22, tais como aletas de resfriamento, como mostrado nesse exemplo, são presas na parte de topo do dissipador de calor integrado 20. Várias diferentes soluções de resfriamento podem ser usadas, tais como placas condutoras, resfriamento por líquido, tubos térmicos ou aletas radiantes, como mostrado, dependendo da concretização particular. Alternativamente, o invólucro pode ser fabricado sem a solução de resfriamento e mesmo sem o dissipador de calor. [0016] O substrato do invólucro 12 pode incluir um roteamento de interconexão de baixa densidade interno para energia e dados. O substrato pode ser formado de um material semicondutor (por exemplo, um de silício, gálio, índio, germânio, ou suas variações ou combinações, entre outros substratos), uma ou mais camadas isolantes, tal como de epóxi reforçado com vidro, tal como FR-4, politetrafluoroetile-no (Teflon), epóxi reforçado co papel - algodão (CEM-3), vidro - fenóli-co (FR-1 ou FR-2), vidro - poliéster (CEM-5), qualquer outro material dielétrico, tal como vidro, ou quaisquer de suas combinações, tais como as que podem ser usadas em placas de circuitos impressos (PCBs). O substrato pode ser produzido por uso de um processo de camadas de formação sem turbulência (BBUL), ou uma outra técnica. Um processo BBUL inclui o acúmulo de uma ou mais camadas de formação debaixo de um elemento, tal como um elemento ou ponte de interconexão de alta densidade 28 ou um circuito impresso 14, 16. Um processo de microformação de ligações, tal como perfuração a laser, pode formar conexões entre as camadas de formação e os blocos de ligação de circuitos integrados. As camadas de formação podem ser formadas usando uma tecnologia de modelagem de integração de alta densidade. [0017] Os dois circuitos integrados 14 e 16 são acoplados por esferas de soldagem 24 e ligações 26 a uma fonte de energia fora do invólucro (não mostrado). Ainda que apenas um par de esferas de soldagem seja mostrado para cada circuito integrado, acoplado a uma única ligação, pode haver dezenas ou centenas de pontos de conexão para cada circuito integrado, acoplados por dezenas ou centenas de ligações, para conexão dos circuitos integrados ao invólucro e ao conjunto de circuitos externo. O invólucro pode ser conectado diretamente a uma placa de circuito impresso (POB), ou acoplado a um soquete, que é preso em algum outro dispositivo, tal como uma outra PCB. As conexões das esferas de soldagem 24 e das ligações 26 podem ser usadas para energia, bem como para entrada e saída de dados. [0018] Os primeiro 14 e segundo 16 circuitos integrados podem incluir um bloco de interconexão de baixa densidade 42, tal como um que possa ser usado para acoplamento de energia, terra ou outro elétrico. O bloco de interconexão de baixa densidade pode ser acoplado eletricamente, tal como por um elemento de interconexão de baixa densidade 26, a um barramento (não mostrado), tal como um barra-mento de energia, terra ou dados. O bloco de interconexão de baixa densidade também pode ser acoplado eletricamente a um bloco eletricamente condutor, tal como por um adesivo condutor (não mostrado). O adesivo condutor pode ser de soldagem (por exemplo, pasta de soldagem), eletrodeposição ou microesfera, tal como uma microesfera configurada para interconexão de circuito integrado do tipo flip (por e-xemplo, uma interconexão de conexão de circuito integrado de deformação controlada - C4). [0019] Embutida dentro do circuito integrado fica uma ponte 28, também conhecida como ponte de interconexão. A ponte de interco-nexão proporciona os conectores 30 ao circuito integrado da CPU e os conectores 32 para a memória. Os conectores podem ser esferas de soldagem passadoras, áreas de conexão C4 ou qualquer outro tipo preferido de conexão para fazer uma conexão elétrica de um circuito integrado pelos conectores na ponte. As conexões podem ser blocos passantes em uma camada de bloco de ponte 35 na parte de topo da ponte. As camadas de interconexão 34 dentro da ponte fazem conexões entre os pinos ou berços em cada um dos circuitos integrados aos pinos ou berços em um outro circuito integrado. Desse modo, as CPU e memória podem comunicar dados e informações de controle dentro do invólucro. [0020] Como pode ser visto na Figura 1, a CPU tem uma primeira área de interconexão 40, mais próxima da memória, para conexão pela ponte embutida na memória. A CPU tem uma segunda área de interconexão 42, para conexão com ligações externas para energia e entrada e saída de dados. A segunda área de interconexão 42 pode ser dividida em áreas de interconexão de energia e áreas de interconexão de dados. [0021] A ponte 28 inclui blocos eletricamente condutores, pelo menos parcialmente sobre ou na superfície de topo da ponte. Os blocos eletricamente condutores podem incluir metal condutor, tal como cobre, ouro, prata, alumínio, zinco, níquel, latão, bronze, ferro, etc. Os blocos eletricamente condutores podem incluir uma pegada, com uma área maior do que uma pegada correspondente de uma área de interconexão de um circuito integrado. Essa configuração pode permitir uma variação dimensional na manufatura ou na colocação da ponte dentro do substrato. [0022] Além disso, um trilho de energia 36, acima da camada de bloco de ponte 35, recebe energia de fora do invólucro por ligações de energia separadas (não mostradas), e alimenta essa energia à área de interconexão de ponte das memória e CPU. O trilho de energia pode ser formado de camadas metálicas depositadas por impressão no substrato 12. [0023] Uma camada dielétrica pode ser formada na ponte e no substrato. As ligações condutoras e as conexões de soldagem podem passar pela camada dielétrica. A camada dielétrica propicia variações dimensionais na colocação no embutimento da ponte e isola todas as áreas de interconexão. A camada dielétrica 108 pode incluir um óxido, ou outros materiais, tais como materiais isolantes. [0024] A Figura 2 é uma vista em seção transversal do invólucro da Figura 1, tomada em uma direção perpendicular àquela da Figura 1. Por conseguinte, apenas um circuito integrado 16 pode ser visto. O outro circuito integrado fica atrás do circuito integrado, que é visível, e fica oculto nessa vista pelos materiais ionizáveis frontal. As partes laterais dos substratos, bem como a cobertura de topo e as outras estruturas do invólucro foram cortadas desse desenho por simplicidade. As áreas de interconexão de dados 40 e a área de interconexão externa 42 do circuito integrado também não são visíveis, embora o trem de energia 36 seja mostrado claramente dessa perspectiva. [0025] O trilho de energia se estende pela largura de ambos os circuitos integrados 14 e 16, e é acoplado pelas ligações de energia externas 44 a uma fonte de energia externa (não mostrada). A energia é conduzida pelas ligações 44 para o trem de energia 36, e pode ser aplicada diretamente ao circuito integrado por esferas de soldagem 46, entre o trilho de energia e o circuito integrado. A ponte 28 pode ser também vista e pode ser também conectada ao trilho de energia 36 por blocos na camada de bloco de ponte 35. Uma função básica do trilho de energia é suprir energia diretamente no circuito integrado 16, embora, para proporcionar uma rota de energia secundária, ligações secundárias 48, como mostrado, podem ser proporcionadas para conexão do trilho de energia à ponte. [0026] A Figura 3 é uma vista em elevação pelo topo do trilho de energia 36. Nesse caso, o trilho de energia se apoia entre os dois circuitos integrados (não mostrados). Além de uma área de plano de terra 36, tem também uma área de plano de energia 58. 58. O trilho de energia para o plano de terra 36 é acoplado por um conjunto de ligações 44 a uma fonte de energia e à terra fora do invólucro. De modo similar, o plano de energia 58 é também acoplado por ligações a uma fonte fora do invólucro. [0027] A energia dos planos de terra e de energia é conduzida por linhas de pinos para conexão com a área de interconexão de ponte nas CPU e memória. Mais especificamente, o plano de referência de terra 36 é acoplado por linhas 46 de pinos ou blocos de interconexão à área de interconexão de ponte 40 da CPU 16. Esses podem ser, por exemplo, na forma de blocos de conexão C4. O plano de energia de terra 58 é também conectado por linhas de pinos de conexão de terra 56, também na área de interconexão de ponte 40 da CPU 16. No outro lado do trilho de energia, o plano de referência de terra é acoplado pelos pinos C4 à área de interconexão da memória 14, e o plano de e-nergia é conectado de modo similar com os pinos de interconexão ao circuito integrado de memória. [0028] Na vista em elevação pelo topo da Figura 3, os pinos de interconexão de dados 30 são também visíveis na área de interconexão da ponte da CPU. Como mostrado, as conexões de entrada / saída de dados 30 são entremeadas entre os pinos de conexão de energia e de terra. De modo similar, na área de interconexão de ponte do circuitos integrados de memória, os pinos de entrada / saída de dados 32 são espalhados entre as filas alternadas de conectores de energia e terra. [0029] A Figura 4 mostra uma configuração similar do trilho de terra e do trilho de energia. No exemplo da Figura 3, o trilho de energia é colocado na parte central, entre os circuitos integrados da CPU e da memória. Uma linha vertical 61 mostra a orla do circuito integrado da CPU, e uma segunda linha vertical 62 mostra a orla do circuito integrado da memória. Como pode-se notar, o trilho de energia é localizado na parte central entre os dois circuitos integrados, e a energia é movimentada pelas ligações, entre os dois circuitos integrados, e depois transmitida e conduzida lateralmente como mostrado pelas setas, da área entre os circuitos integrados para as duas áreas de intercone-xão de ponte. [0030] A Figura 4 é um diagrama do mesmo trilho de energia mostrado na Figura 3. Um plano de referência de terra 36 e um plano de referência de energia 58 são acoplados às fontes de energia externas pelas ligações 44, 54, e conduzem essa energia externa lateralmente para as áreas de interconexão de ponte dos dois circuitos integrados, como mostrado pelas setas transversais. O trilho de energia apresenta um conjunto de interconexões de terra, como mostrado pelas setas transversais. O trilho de energia apresenta um conjunto de interconexões de terra 46 e um conjunto de interconexões de energia 56, que são distribuídas entre as conexões de entrada / saída de dados 30, que se estendem da ponte pelas conexões no trilho de energia. [0031] No exemplo da Figura 4, o trilho de energia não é colocado diretamente entre os dois circuitos integrados, mas é, em vez disso, colocado mais próximo do circuito integrado da CPU. Uma primeira 61 marca a borda do circuito integrado da CPU, mostrando que a área de interconexão de ponte da CPU é muito próxima da orla 61 do circuito integrado. Por outro lado, uma linha paralela 62 marca a orla do circuito integrado da memória, mostrando que há uma distância 63 entre a orla do circuito integrado da memória e a área de interconexão de ponte, que é bem maior para o circuito integrado da memória do que para a CPU. Consequentemente, a localização lateral precisa do trilho de energia e as posições dos circuitos integrados correspondentes podem ser modificadas, para ajuste a qualquer implementação particular. [0032] A Figura 5 é uma vista em perspectiva de uma parte do trilho de energia. O plano de energia 58 é de novo acoplado pelas ligações 54, que se estendem pelo substrato (não mostrado) à energia externa. O trilho de energia tem também blocos de conexão 56, que se estendem por uma área de interconexão de ponte 40. O trilho de terra 36 tem, de modo similar, as ligações 44 conectadas à terra externa. O trilho de terra se estende abaixo do trilho de energia e tem também linhas de conectores de terra 46, dentro da área de interconexão de ponte. [0033] A Figura 6 é uma vista em seção transversal lateral do trilho de energia da Figura 5, na qual o plano de energia 58 é claramente visível, com uma ligação 54 se estendendo pelo fundo do substrato. De modo similar, o plano de terra 36 tem ligações 44, que se estendem a uma fonte de terra. O plano de terra se estende abaixo do plano de energia (não mostrado), para suprir terra a uma linha de pinos de terra 46, na área de interconexão de circuito integrado. Os pinos de interconexão de energia e os pinos de entrada / saída não são visíveis nessa vista em seção transversal, mas são ocultos pelos pinos de plano de terra 46. A ponte de interconexão 34 fica abaixo do trilho de e-nergia e supre conexões aos pinos de entrada / saída de dados 30, apenas um deles sendo visível, o resto ficando escondido pelos pinos de plano de terra 46. [0034] Como mostrado pelas setas e pela configuração geral, a energia é introduzida lateralmente nas áreas de interconexão de ponte na camada de substrato de topo e na camada de blocos de ponte 35 do invólucro. A camada do bloco do ponte é a camada de rotas condu-toras (tipicamente, de cobre), formada diretamente sobre a ponte de interconexão embutida. A direção do fluxo de corrente das ligações do invólucro, no plano da camada de substrato de topo e dela para a camada de bloco subjacente, proporcionar uma rota de baixa resistência curta. [0035] O trilho de energia pode ser construído por uso de camadas mais espessas de cobre da camada de substrato de topo e da camada de bloco de ponte 35, diferentemente de camadas muito mais finas dentro da ponte embutida 34. A energia é introduzida diretamente nas áreas de interconexão de ponte dos circuitos integrados, de modo que não tenha que ser conduzida por camadas ainda mais finas dentro dos circuitos integrados para os pontos de conexão, que estão mais distantes. A liberação de energia de circuito integrado de memória pode ser proporcionada acima da parte de topo da ponte embutida, dentro do circuito integrado, usando as ligações de substrato de invólucro, colocado exatamente fora do circuito integrado de ponte. A energia pode então se movimentar pelas camadas metálicas na camada de topo (camada N) do substrato. [0036] Opcionalmente, por uso de mais ligações, a energia pode se ligar a blocos metálicos especialmente proporcionados no circuito integrado de ponte. A configuração de trilho de energia pode ser também usada para conectar os sinais de dados de fora da ponte para a parte de topo da ponte. Para reduzir ainda mais a resistência de corrente contínua (CC), o trilho de energia pode se conectar às camadas dentro da ponte, o que proporciona planos paralelos ao substrato de topo e camadas de blocos de ponte existentes. [0037] A Figura 7 é um diagrama de um conjunto de circuitos integrados de memória 110-a a 110-8, acoplado a uma CPU 112. A CPU e cada um dos circuitos integrados de memória são presos em um subs- trato 114, no qual uma cobertura de invólucro pode ser presa. No lado oposto do substrato 114, vai haver múltiplas interconexões, para conexão a um soquete ou placa-mãe ou a algum outro dispositivo eletrônico. Cada circuito integrado de memória é acoplado à CPU por sua própria ponte de conexão interna 116-1 a 116-8. Cada ponte permite que a CPU se comunique com um dos circuitos integrados de memória intencionado 110, para entrada / saída de dados e outras operações. Os circuitos integrados e os substratos da Figura 7 são proporcionados apenas como um exemplo. Outros tipos de circuitos integrados podem ser montados em um substrato e conectados de um modo similar, dependendo da concretização particular. [0038] A Figura 8 mostra as conexões entre a CPU 112 e dois dos circuitos integrados de memória 110-3, 110-2 em mais detalhes. A ponte 116 fica entre a CPU e o circuito integrado de memória. Tem uma área de interconexão de ponte 118, para conexão com a CPU, e uma segunda área de interconexão de ponte 120, para conexão com a memória 110-3. A ponte 116-3, como descrito acima, proporciona uma conexão entre duas áreas de conexão para comunica direta entre os dois circuitos integrados. Há uma outra área de conexão 122, mostrada, que pode ser usada para dirigir energia para a memória. Essa área de conexão se conecta ao invólucro e não à ponte. Uma fonte de e-nergia para a CPU não é mostrada. A ponte 116-3 se estende ao longo apenas de uma orla estreita da CPU, mas se estende em torno da parte intermediária do circuito integrado de memória 110-3. Isso propicia que a interconexão da memória seja localizada mais no centro com o circuito integrado, facilitando a fabricação, a construção e as conexões dentro do circuito integrado. [0039] A Figura 9 ilustra um dispositivo de computação 500, de acordo com uma implementação da invenção. O dispositivo de computação 500 aloja uma placa 502. A placa 502 pode incluir vários com- ponentes, incluindo, mas não limitados a, um processador 504 e pelo menos um circuito integrado de comunicação 506. O processador 504 é física e eletricamente acoplado à placa 502. Em algumas implementações, o pelo menos um circuito integrado de comunicação 506 é também física e eletricamente acoplado à placa 502. Em outras implementações, o circuito integrado de comunicação 506 é parte do processador 504. [0040] Dependendo de duas aplicações, o dispositivo de computação 500 pode incluir outros componentes, que podem ou não estarem física e eletricamente acoplados à placa 502. Esses outros componentes incluem, mas não são limitados a, a memória volátil (por exemplo, DRAM) 508, a memória não volátil (por exemplo, ROM) 509, uma memória instantânea (não mostrada), o processador gráfico 512, um processador digital (não mostrado), um processador criptográfico (não mostrado), um conjunto de circuitos integrados 514, uma antena 516, um visor 518 como um visor de tela de toque, um controlador de tela de toque 520, uma batería 522, um codificador / decodificador (codec) de áudio (não mostrado), um codec de vídeo (não mostrado), um amplificador de potência 524, um dispositivo de sistema de posicionamento global (GPS) 526, uma bússola 528, um acelerômetro (não mostrado), um giroscópio (não mostrado), um alto-falante 530, uma câmera 532 e um dispositivo de armazenamento de massa (tal como uma unidade de disco rígido) 510, um disco compacto (CD) (não mostrado), um disco versátil digital (DVD) (não mostrado), e assim por diante). Esses componentes podem ser conectados à placa do sistema 502, montados na placa do sistema ou combinados com quaisquer dos outros componentes. [0041] O circuito integrado de comunicação 506 propicia comunicações com e/ou sem fio, para a transferência de dados para e do dispositivo de computação 500. O termo "sem fio" e seus derivados po- dem ser usados para descrever circuitos, dispositivos, sistemas, métodos, técnicas, canais de comunicações, etc., que podem comunicar dados por uso de radiação eletromagnética modulada por um meio não sólido. O termo não implica que os dispositivos associados não contêm quaisquer fios, embora em algumas concretizações não podem ter. O circuito integrado de comunicação 506 pode implementar qualquer de vários padrões ou protocolos com ou sem fio, incluindo, mas não limitados a, Wi-Fi (família IEEE 802.11), WiMAX (família IEEE 802.16), IEEE 802.20, evolução de longo prazo (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, seus derivados de Ethernet, bem como quaisquer outros protocolos com e sem fio, que são indicados como 3G, 4G e 5G, além de outros. O dispositivo de computação 500 pode incluir vários circuitos integrados de comunicação 506. Por exemplo, um primeiro circuito integrado de comunicação 506 pode ser dedicado a comunicações sem fio de faixa mais curta, tais como WiFi e Bluetooth, e um segundo circuito integrado de comunicação 506 pode ser dedicado a comunicações sem fio de faixa mais longa, tais como GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO e outros. [0042] O processador 504 do dispositivo de computação 500 inclui um pequeno bloco de circuito integrado acondicionado dentro do processador 504. Em algumas implementações da invenção, o pequeno bloco de circuito integrado do processador, dos dispositivos de memória, dos dispositivos de comunicação ou de outros componentes incluem um ou mais pequenos blocos, que são acondicionados com uma ponte embutida e um trilho de energia. O termo "processador" pode se referir a qualquer dispositivo ou parte de um dispositivo, que processa dados eletrônicos de registros e/ou memória, para transformar esses dados eletrônicos em outros dados eletrônicos, que podem ser armazenados em registros e/ou memória. [0043] Em várias implementações, o dispositivo de computação 500 pode ser um laptop, um netbook, um notebook, um ultrabook, um smartphone, um tablet, um auxiliar digital pessoal (PDA), um PC ul-tramóvel, um telefone móvel, um computador de mesa, um servidor, uma impressora, um escâner, um monitor, um decodificador, uma unidade de controle de entretenimento, uma câmera digital, um reprodutor de música portátil, ou um gravador de vídeo digital. Em outras implementações, o dispositivo de computação 500 pode ser qualquer outro dispositivo eletrônico que processe dados. [0044] As concretizações podem ser implementadas como parte de um ou mais circuitos integrados de memória, controladores, CPUs (Unidades de Processamento Central), microcircuitos integrados ou circuitos integrados interconectados por uso de uma placa-mãe, um circuito integrado específico de aplicação (ASIC) e/ou uma disposição de circuitos programáveis no campo (FGPA). [0045] As referências a "uma concretização", "uma concretização exemplificativa", "várias concretizações", etc. indicam que uma ou mais concretizações da invenção assim descritas podem incluir aspectos, estruturas ou características. Ainda mais, algumas concretizações podem ter alguns, todos ou nenhum dos aspectos descritos para outras concretizações. [0046] Na descrição e nas reivindicações apresentadas a seguir, o termo "acoplado", juntamente com seus derivados, pode ser usado. "Acoplado" é usado para indicar que dois ou mais elementos cooperam ou interagem entre si, mas podem ter ou não componentes físicos ou elétricos intermediários entre eles. [0047] Como nas reivindicações, a menos que indicado de outro modo, o uso dos adjetivos ordinais "primeiro", "segundo", "terceiro", etc., para descrever um elemento comum, indicam meramente que diferentes casos de elementos similares estão sendo referidos, e não são intencionados para implicar que os elementos assim descritos devam estar em uma determinada sequência, temporariamente, espacialmente, em linha ou em qualquer outra maneira. [0048] Os desenhos e a descrição precedente dão exemplos de concretizações. Aqueles versados na técnica vão considerar que um ou mais dos elementos descritos podem igualmente combinados em um único elemento funcional. Alternativamente, certos elementos podem ser divididos em múltiplos elementos funcionais. Os elementos de uma concretização podem ser incorporados em uma outra concretização. Por exemplo, as ordens de processos descritas no presente relatório descritivo podem ser alteradas e não limitadas à maneira descrita no presente relatório descritivo. Além do mais, as ações de qualquer fluxograma não precisam ser implementadas na ordem mostrada; nem todos os atos precisam necessariamente ser executados. Também, esses atos, que não são dependentes de outros atos, podem ser executados em paralelo com os outros atos. O âmbito das concretizações é não de modo algum limitado a esses exemplos específicos. Muitas variações, se apresentadas ou não explicitamente, tais como diferenças em estrutura, dimensão e uso de material, são possíveis. O âmbito das concretizações é pelo menos tão amplo quando o apresentado pelas reivindicações mostradas a seguir. [0049] Os exemplos apresentados a seguir podem ser combinados de vários modos, com alguns aspectos incluídos e outros excluídos, para adequação a várias diferentes aplicações. Algumas concretizações se referem a um invólucro semicondutor, incluindo: um substrato; um primeiro circuito integrado semicondutor tendo uma primeira região de interconexão de ponte; um segundo circuito integrado semicondutor tendo uma segunda região de interconexão de ponte; uma ponte embutida no substrato, a ponte tendo uma primeira área de contato, para conexão à primeira região de interconexão de ponte, e uma segunda área de contato, para conexão à segunda região de interconexão de ponte; e um trilho de conexão externa estendendo-se entre a ponte de interconexão e os primeiro e segundo circuitos integrados semicondutores, para suprir uma conexão externa às primeira e segunda regiões de interconexão de ponte. [0050] Em outras concretizações, o invólucro inclui ainda várias ligações pelo substrato, para ligação do trilho de conexão externa a uma fonte de energia fora do invólucro. [0051] Em outras concretizações, a primeira área de contato compreende contatos de dados para conexão à ponte, e em que o trilho de conexão externa compreende uma primeira área entre os primeiro e segundo circuitos integrados, acoplada às ligações para energia, e uma segunda área, estendendo-se para a primeira região de interconexão de ponte, para alimentar energia aos contatos dentro da primeira região de interconexão de ponte. [0052] Em outras concretizações, o trilho de conexão externa é conectado ainda à ponte, para proporcionar energia para isolar a região de interconexão de ponte. [0053] Em outras concretizações, o invólucro para o trilho de conexão externa não é embutido no substrato. [0054] Em outras concretizações, o trilho de conexão externa fica acima do substrato. [0055] Em outras concretizações, o substrato tem uma superfície de topo dentro do invólucro, na qual os primeiro e segundo circuitos integrados são presos, e em que o trilho de conexão externa é preso na superfície de topo do substrato. [0056] Em outras concretizações, o dispositivo inclui uma camada dielétrica sobre a ponte, e em que o trilho de conexão externa fica sobre a camada dielétrica. [0057] Em outras concretizações, o primeiro circuito integrado é um circuito integrado de processador e o segundo circuitos integrados é um circuito integrado de memória. [0058] Algumas concretizações se referem a um dispositivo de computação eletrônico, incluindo um visor, um dispositivo de entrada de usuário, e um processador para receber entradas do dispositivo de entrada de usuário e apresentar resultados no visor. O processador pode ser involucrado em um invólucro tendo um substrato, um primeiro circuito integrado semicondutor tendo uma primeira região de interco-nexão de ponte, um segundo circuito integrado semicondutor tendo uma segunda região de interconexão de ponte, uma ponte embutida no substrato, a ponte tendo uma primeira área de contato, para conexão com a primeira região de interconexão de ponte, e uma segunda área de contato, para conexão à segunda região de interconexão de ponte, e um trilho de conexão externa acima da ponte estendendo-se entre a ponte de interconexão e os primeiro e segundo circuitos integrados semicondutores, para suprir uma conexão externa às primeira e segunda regiões de invólucro semicondutor de ponte. [0059] Em outras concretizações, o dispositivo inclui ainda uma fonte de energia interna, para energizar o visor e o processador, em que o trilho é conectado à fonte de energia interna e à ponte, para proporcionar energia para isolar a região de interconexão de ponte. [0060] Em outras concretizações, o trilho de conexão externa fica acima do substrato. [0061] Em outras concretizações, o invólucro de processador inclui pelo menos um circuito integrado de memória. [0062] Algumas concretizações se referem a um processo, que inclui: a formação de um substrato, o embutimento de uma ponte no substrato, a ponte tendo uma primeira área de contato e uma segunda área de contato; a formação de um trilho de conexão externa sobre a ponte de invólucro semicondutor, para suprir conexões externas; a co- nexão de um primeiro circuito integrado semicondutor à ponte, o primeiro circuito integrado tendo uma primeira região de interconexão de ponte, para conexão à primeira área de contato da ponte e ao trilho de energia; a conexão de um segundo circuito integrado semicondutor à ponte, o segundo circuito integrado tendo uma segunda região de interconexão de ponte, para conexão à segunda área de contato da ponte; e a cobertura do circuito integrado com uma tampa. [0063] Em outras concretizações, o método inclui perfurar várias ligações pelo substrato, para conexão do trilho de conexão externa a uma fonte de energia, fora do invólucro. [0064] Em outras concretizações, o método inclui a conexão do substrato a uma placa de circuito, em que o trilho de conexão externa é conectado a uma fonte de energia externa. [0065] Em outras concretizações, o método inclui a formação do trilho por formação do trilho acima da ponte e do substrato. [0066] Em outras concretizações, o substrato tem uma superfície de topo dentro do invólucro, o processo incluindo ainda prender os primeiro e segundo circuitos integrados e o trilho de conexão externa à superfície de topo do substrato. [0067] Algumas concretizações se referem a um invólucro semicondutor, incluindo um substrato, um primeiro circuito integrado semicondutor tendo uma primeira região de interconexão de ponte, um segundo circuito integrado semicondutor tendo uma segunda região de interconexão de ponte, um meio embutido no substrato para ligar em ponte as conexões entre os primeiro e segundo circuitos integrados, o meio para ligação em ponte tendo uma primeira área de contato, para conexão à primeira região de interconexão de ponte, e uma segunda área de contato, para conexão à segunda região de interconexão de ponte, e um meio para conexão externa de energia, o meio de energia externa tendo um trilho de conexão externa estendendo-se entre o meio para ligação em ponte e os primeiro e segundo circuitos integrados semicondutores, para suprir conexões externas às primeira e segunda regiões de interconexão de ponte. [0068] Em outras concretizações, o invólucro inclui um meio para extensão pelo substrato, para conexão do trilho de conexão externa a uma fonte de energia, fora do invólucro. [0069] Em outras concretizações, a primeira área de contato do invólucro compreende contatos de dados para conexão à ponte, e em que o trilho de conexão externa compreende uma primeira área, entre os primeiro e segundo circuitos integrados, acoplado às ligações, para energia, e uma segunda área de contato, estendendo-se para a primeira região de interconexão de ponte, para alimentar energia aos contatos dentro da primeira região de interconexão de ponte.

Claims (20)

1. Invólucro semicondutor, caracterizado pelo fato de que compreende: um substrato; um primeiro circuito integrado semicondutor tendo uma primeira região de interconexão de ponte; um segundo circuito integrado semicondutor tendo uma segunda região de interconexão de ponte; uma ponte embutida no substrato, a ponte tendo uma primeira área de contato, para conexão à primeira região de interconexão de ponte, e uma segunda área de contato, para conexão à segunda região de interconexão de ponte; e um trilho de conexão externa estendendo-se entre a ponte de interconexão e os primeiro e segundo circuitos integrados semicondutores, para suprir uma conexão externa às primeira e segunda regiões de interconexão de ponte.
2. Invólucro de acordo com a reivindicação 1, caracterizado pelo fato de que compreende ainda várias ligações pelo substrato, para ligação do trilho de conexão externa a uma fonte de energia fora do invólucro.
3. Invólucro de acordo com a reivindicação 1, caracterizado pelo fato de que a primeira área de contato compreende contatos de dados para conexão à ponte, e em que o trilho de conexão externa compreende uma primeira área entre os primeiro e segundo circuitos integrados, acoplada às ligações para energia, e uma segunda área, estendendo-se para a primeira região de interconexão de ponte, para alimentar energia aos contatos dentro da primeira região de interconexão de ponte.
4. Invólucro de acordo com a reivindicação 3, caracterizado pelo fato de que o trilho de conexão externa é conectado ainda à pon- te, para proporcionar energia para isolar a região de interconexão de ponte.
5. Invólucro de acordo com a reivindicação 1, caracterizado pelo fato de que o trilho de conexão externa não é embutido no substrato.
6. Invólucro de acordo com a reivindicação 1, caracterizado pelo fato de que o trilho de conexão externa fica acima do substrato.
7. Invólucro de acordo com a reivindicação 1, caracterizado pelo fato de que o substrato tem uma superfície de topo dentro do invólucro, na qual os primeiro e segundo circuitos integrados são presos, e em que o trilho de conexão externa é preso na superfície de topo do substrato.
8. Invólucro de acordo com a reivindicação 1, caracterizado pelo fato de que compreende ainda uma camada dielétrica sobre a ponte, e em que o trilho de conexão externa fica sobre a camada dielétrica.
9. Invólucro de acordo com a reivindicação 1, caracterizado pelo fato de que o primeiro circuito integrado é um circuito integrado de processador e o segundo circuitos integrados é um circuito integrado de memória.
10. Dispositivo de computação, caracterizado pelo fato de que compreende: um visor; um dispositivo de entrada de usuário; e um processador para receber entradas do dispositivo de entrada de usuário e apresentar resultados no visor, o processador sendo involucrado em um invólucro tendo: um substrato; um primeiro circuito integrado semicondutor tendo uma primeira região de interconexão de ponte; um segundo circuito integrado semicondutor tendo uma segunda região de interconexão de ponte; uma ponte embutida no substrato, a ponte tendo uma primeira área de contato, para conexão com a primeira região de interconexão de ponte, e uma segunda área de contato, para conexão à segunda região de interconexão de ponte; e um trilho de conexão externa acima da ponte estendendo-se entre a ponte de interconexão e os primeiro e segundo circuitos integrados semicondutores, para suprir uma conexão externa às primeira e segunda regiões de invólucro semicondutor de ponte.
11. Dispositivo de acordo com a reivindicação 11, caracterizado pelo fato de que compreende ainda uma fonte de energia interna, para energizar o visor e o processador, em que o trilho é conectado à fonte de energia interna e à ponte, para proporcionar energia para isolar a região de interconexão de ponte.
12. Dispositivo de acordo com a reivindicação 10, caracterizado pelo fato de que o trilho de conexão externa fica acima do substrato.
13. Dispositivo de acordo com a reivindicação 10, caracterizado pelo fato de que o invólucro de processador inclui pelo menos um circuito integrado de memória.
14. Processo, caracterizado pelo fato de que compreende: formar um substrato; embutir uma ponte no substrato, a ponte tendo uma primeira área de contato e uma segunda área de contato; formar um trilho de conexão externa sobre a ponte de invólucro semicondutor, para suprir conexões externas; conectar um primeiro circuito integrado semicondutor à ponte, o primeiro circuito integrado tendo uma primeira região de interconexão de ponte, para conexão à primeira área de contato da ponte e ao trilho de energia; conectar um segundo circuito integrado semicondutor à ponte, o segundo circuito integrado tendo uma segunda região de in-terconexão de ponte, para conexão à segunda área de contato da ponte; e cobrir o circuito integrado com uma tampa.
15. Processo de acordo com a reivindicação 14, caracterizado pelo fato de que compreende ainda perfurar várias ligações pelo substrato, para conexão do trilho de conexão externa a uma fonte de energia, fora do invólucro.
16. Processo de acordo com a reivindicação 14, caracterizado pelo fato de que compreende ainda conectar o substrato a uma placa de circuito, em que o trilho de conexão externa é conectado a uma fonte de energia externa.
17. Processo de acordo com qualquer uma das reivindicações de 14 a 16, caracterizado pelo fato de que formar o trilho compreende formar o trilho acima da ponte e do substrato.
18. Processo de acordo com a reivindicação 14, caracterizado pelo fato de que o substrato tem uma superfície de topo dentro do invólucro, o processo incluindo ainda prender os primeiro e segundo circuitos integrados e o trilho de conexão externa à superfície de topo do substrato.
19. Invólucro semicondutor, caracterizado pelo fato de que compreende: um substrato; um primeiro circuito integrado semicondutor tendo uma primeira região de interconexão de ponte; um segundo circuito integrado semicondutor tendo uma segunda região de interconexão de ponte; um meio embutido no substrato para ligar em ponte as co- nexões entre os primeiro e segundo circuitos integrados, o meio para ligação em ponte tendo uma primeira área de contato, para conexão à primeira região de interconexão de ponte, e uma segunda área de contato, para conexão à segunda região de interconexão de ponte; e um meio para conexão externa de energia, o meio de energia externa tendo um trilho de conexão externa estendendo-se entre o meio para ligação em ponte e os primeiro e segundo circuitos integrados semicondutores, para suprir conexões externas às primeira e segunda regiões de interconexão de ponte.
20. Invólucro de acordo com a reivindicação 19, caracterizado pelo fato de que compreende ainda um meio para extensão pelo substrato, para conexão do trilho de conexão externa a uma fonte de energia, fora do invólucro.
BRBR102014005946-6A 2013-03-14 2014-03-13 Interconexão externa direta para invólucro de ponte de interconexão embutida BR102014005946A2 (pt)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/828,947 US8901748B2 (en) 2013-03-14 2013-03-14 Direct external interconnect for embedded interconnect bridge package

Publications (1)

Publication Number Publication Date
BR102014005946A2 true BR102014005946A2 (pt) 2015-01-06

Family

ID=50231049

Family Applications (1)

Application Number Title Priority Date Filing Date
BRBR102014005946-6A BR102014005946A2 (pt) 2013-03-14 2014-03-13 Interconexão externa direta para invólucro de ponte de interconexão embutida

Country Status (6)

Country Link
US (1) US8901748B2 (pt)
EP (1) EP2808891B1 (pt)
JP (1) JP5876093B2 (pt)
KR (1) KR101812373B1 (pt)
CN (1) CN104051420B (pt)
BR (1) BR102014005946A2 (pt)

Families Citing this family (115)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224674B2 (en) * 2011-12-15 2015-12-29 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (BBUL) packages
US9136236B2 (en) 2012-09-28 2015-09-15 Intel Corporation Localized high density substrate routing
US9209164B2 (en) * 2012-11-13 2015-12-08 Delta Electronics, Inc. Interconnection structure of package structure and method of forming the same
US9190380B2 (en) * 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
US9147663B2 (en) * 2013-05-28 2015-09-29 Intel Corporation Bridge interconnection with layered interconnect structures
JP2014236187A (ja) * 2013-06-05 2014-12-15 イビデン株式会社 配線板及びその製造方法
JP2014236188A (ja) * 2013-06-05 2014-12-15 イビデン株式会社 配線板及びその製造方法
US9041205B2 (en) * 2013-06-28 2015-05-26 Intel Corporation Reliable microstrip routing for electronics components
US9349703B2 (en) 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
US9159690B2 (en) 2013-09-25 2015-10-13 Intel Corporation Tall solders for through-mold interconnect
US9642259B2 (en) * 2013-10-30 2017-05-02 Qualcomm Incorporated Embedded bridge structure in a substrate
DE102014003462B4 (de) 2014-03-11 2022-12-29 Intel Corporation Substrat-Routing mit lokaler hoher Dichte und Verfahren zum Herstellen einer entsprechenden Vorrichtung
US9666559B2 (en) 2014-09-05 2017-05-30 Invensas Corporation Multichip modules and methods of fabrication
WO2016043779A1 (en) * 2014-09-19 2016-03-24 Intel Corporation Semiconductor packages with embedded bridge interconnects
JP2016066745A (ja) * 2014-09-25 2016-04-28 イビデン株式会社 プリント配線基板およびこれを備えた半導体装置
US9406648B2 (en) * 2014-09-25 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Power supply arrangement for semiconductor device
JP6473595B2 (ja) * 2014-10-10 2019-02-20 イビデン株式会社 多層配線板及びその製造方法
US9583426B2 (en) 2014-11-05 2017-02-28 Invensas Corporation Multi-layer substrates suitable for interconnection between circuit modules
US9595496B2 (en) * 2014-11-07 2017-03-14 Qualcomm Incorporated Integrated device package comprising silicon bridge in an encapsulation layer
US20160143137A1 (en) * 2014-11-17 2016-05-19 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same, and electronic component module
KR102333097B1 (ko) * 2014-11-17 2021-12-02 삼성전기주식회사 인쇄회로기판, 그 제조방법, 및 전자부품 모듈
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US10074630B2 (en) * 2015-04-14 2018-09-11 Amkor Technology, Inc. Semiconductor package with high routing density patch
US9595494B2 (en) 2015-05-04 2017-03-14 Qualcomm Incorporated Semiconductor package with high density die to die connection and method of making the same
US9613942B2 (en) 2015-06-08 2017-04-04 Qualcomm Incorporated Interposer for a package-on-package structure
US10283492B2 (en) 2015-06-23 2019-05-07 Invensas Corporation Laminated interposers and packages with embedded trace interconnects
US9368450B1 (en) * 2015-08-21 2016-06-14 Qualcomm Incorporated Integrated device package comprising bridge in litho-etchable layer
US9543249B1 (en) 2015-09-21 2017-01-10 Dyi-chung Hu Package substrate with lateral communication circuitry
WO2017074390A1 (en) 2015-10-29 2017-05-04 Intel Corporation Alternative surfaces for conductive pad layers of silicon bridges for semiconductor packages
WO2017099788A1 (en) * 2015-12-11 2017-06-15 Intel Corporation Microelectronic structures having multiple microelectronic devices connected with a microelectronic bridge embedded in a microelectronic substrate
US9852994B2 (en) * 2015-12-14 2017-12-26 Invensas Corporation Embedded vialess bridges
US10886228B2 (en) * 2015-12-23 2021-01-05 Intel Corporation Improving size and efficiency of dies
US10002100B2 (en) 2016-02-02 2018-06-19 Xilinx, Inc. Active-by-active programmable device
US10042806B2 (en) 2016-02-02 2018-08-07 Xilinx, Inc. System-level interconnect ring for a programmable integrated circuit
WO2017136289A2 (en) * 2016-02-02 2017-08-10 Xilinx, Inc. Active-by-active programmable device
CN108369941A (zh) 2016-02-10 2018-08-03 瑞萨电子株式会社 半导体器件
US9978686B1 (en) * 2016-02-19 2018-05-22 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Interconnection of semiconductor devices in extreme environment microelectronic integrated circuit chips
US11018080B2 (en) 2016-03-21 2021-05-25 Agency For Science, Technology And Research Semiconductor package and method of forming the same
KR102473408B1 (ko) * 2016-03-29 2022-12-02 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101966328B1 (ko) * 2016-03-29 2019-04-05 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US20170287838A1 (en) * 2016-04-02 2017-10-05 Intel Corporation Electrical interconnect bridge
US10170428B2 (en) * 2016-06-29 2019-01-01 Intel Corporation Cavity generation for embedded interconnect bridges utilizing temporary structures
JP6625491B2 (ja) 2016-06-29 2019-12-25 新光電気工業株式会社 配線基板、半導体装置、配線基板の製造方法
EP3479398A4 (en) * 2016-07-01 2020-02-12 Intel Corporation MOLDED INTEGRATED BRIDGE FOR IMPROVED EMIB APPLICATIONS
KR102632563B1 (ko) * 2016-08-05 2024-02-02 삼성전자주식회사 반도체 패키지
EP3288076B1 (en) 2016-08-25 2021-06-23 IMEC vzw A semiconductor die package and method of producing the package
US11322445B2 (en) * 2016-09-12 2022-05-03 Intel Corporation EMIB copper layer for signal and power routing
US11508662B2 (en) 2016-09-30 2022-11-22 Intel Corporation Device and method of very high density routing used with embedded multi-die interconnect bridge
US11277922B2 (en) 2016-10-06 2022-03-15 Advanced Micro Devices, Inc. Circuit board with bridge chiplets
WO2018098650A1 (zh) * 2016-11-30 2018-06-07 深圳修远电子科技有限公司 集成电路封装结构及方法
US9900976B1 (en) 2016-12-12 2018-02-20 Intel Corporation Integrated circuit package including floating package stiffener
US11276667B2 (en) * 2016-12-31 2022-03-15 Intel Corporation Heat removal between top and bottom die interface
US10256114B2 (en) * 2017-03-23 2019-04-09 Amkor Technology, Inc. Semiconductor device with tiered pillar and manufacturing method thereof
US11081448B2 (en) 2017-03-29 2021-08-03 Intel Corporation Embedded die microelectronic device with molded component
US11430740B2 (en) * 2017-03-29 2022-08-30 Intel Corporation Microelectronic device with embedded die substrate on interposer
WO2018182659A1 (en) 2017-03-31 2018-10-04 Intel Corporation A die interconnect substrate, an electrical device and a method for forming a die interconnect substrate
WO2018182658A1 (en) * 2017-03-31 2018-10-04 Intel Corporation A die interconnect substrate, an electrical device, and a method for forming a die interconnect substrate
US10943869B2 (en) * 2017-06-09 2021-03-09 Apple Inc. High density interconnection using fanout interposer chiplet
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10727198B2 (en) * 2017-06-30 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method manufacturing the same
US10510721B2 (en) * 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination
WO2019066848A1 (en) * 2017-09-28 2019-04-04 Intel Corporation POWER DISTRIBUTION FOR INTEGRATED BRIDGE CHIP USING TRENCH STRUCTURES
EP3688800A4 (en) * 2017-09-29 2021-05-19 INTEL Corporation HORIZONTAL STEP SHIFTING USING INTEGRATED BRIDGE CHIPS
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US10483156B2 (en) * 2017-11-29 2019-11-19 International Business Machines Corporation Non-embedded silicon bridge chip for multi-chip module
US11327259B2 (en) * 2017-12-07 2022-05-10 Intel Corporation Integrated circuit package with electro-optical interconnect circuitry
US10651126B2 (en) * 2017-12-08 2020-05-12 Applied Materials, Inc. Methods and apparatus for wafer-level die bridge
US10163798B1 (en) 2017-12-22 2018-12-25 Intel Corporation Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same
US10643945B2 (en) * 2017-12-28 2020-05-05 Intel Corporation Pitch translation architecture for semiconductor package including embedded interconnect bridge
US11342305B2 (en) 2017-12-29 2022-05-24 Intel Corporation Microelectronic assemblies with communication networks
WO2019132966A1 (en) 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies with communication networks
JP6912423B2 (ja) * 2018-01-04 2021-08-04 株式会社東芝 電子装置
US10475767B2 (en) 2018-01-04 2019-11-12 Kabushiki Kaisha Toshiba Electronic device
TWI670824B (zh) 2018-03-09 2019-09-01 欣興電子股份有限公司 封裝結構
US11322444B2 (en) 2018-03-23 2022-05-03 Intel Corporation Lithographic cavity formation to enable EMIB bump pitch scaling
US10742217B2 (en) 2018-04-12 2020-08-11 Apple Inc. Systems and methods for implementing a scalable system
US10593628B2 (en) 2018-04-24 2020-03-17 Advanced Micro Devices, Inc. Molded die last chip combination
US10593620B2 (en) 2018-04-27 2020-03-17 Advanced Micro Devices, Inc. Fan-out package with multi-layer redistribution layer structure
US10777514B2 (en) * 2018-06-19 2020-09-15 Intel Corporation Techniques for an inductor at a second level interface
US11581287B2 (en) * 2018-06-29 2023-02-14 Intel Corporation Chip scale thin 3D die stacked package
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US10672712B2 (en) 2018-07-30 2020-06-02 Advanced Micro Devices, Inc. Multi-RDL structure packages and methods of fabricating the same
KR102560697B1 (ko) 2018-07-31 2023-07-27 삼성전자주식회사 인터포저를 가지는 반도체 패키지
US11018124B2 (en) * 2018-08-31 2021-05-25 Intel Corporation Embedded memory device and method for embedding memory device in a substrate
US11594463B2 (en) * 2018-10-11 2023-02-28 Intel Corporation Substrate thermal layer for heat spreader connection
US10840229B2 (en) * 2018-11-05 2020-11-17 Micron Technology, Inc. Graphics processing unit and high bandwidth memory integration using integrated interface and silicon interposer
CN111372369B (zh) 2018-12-25 2023-07-07 奥特斯科技(重庆)有限公司 具有部件屏蔽的部件承载件及其制造方法
US11769735B2 (en) * 2019-02-12 2023-09-26 Intel Corporation Chiplet first architecture for die tiling applications
US11088100B2 (en) * 2019-02-21 2021-08-10 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
US11798865B2 (en) * 2019-03-04 2023-10-24 Intel Corporation Nested architectures for enhanced heterogeneous integration
US11164818B2 (en) 2019-03-25 2021-11-02 Intel Corporation Inorganic-based embedded-die layers for modular semiconductive devices
US11133256B2 (en) 2019-06-20 2021-09-28 Intel Corporation Embedded bridge substrate having an integral device
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US10923430B2 (en) 2019-06-30 2021-02-16 Advanced Micro Devices, Inc. High density cross link die with polymer routing layer
US11367628B2 (en) 2019-07-16 2022-06-21 Advanced Micro Devices, Inc. Molded chip package with anchor structures
US11869842B2 (en) * 2019-07-24 2024-01-09 Intel Corporation Scalable high speed high bandwidth IO signaling package architecture and method of making
US11742301B2 (en) 2019-08-19 2023-08-29 Advanced Micro Devices, Inc. Fan-out package with reinforcing rivets
US11948855B1 (en) 2019-09-27 2024-04-02 Rockwell Collins, Inc. Integrated circuit (IC) package with cantilever multi-chip module (MCM) heat spreader
US11728282B2 (en) * 2019-10-17 2023-08-15 Advanced Semiconductor Engineering, Inc. Package structure, assembly structure and method for manufacturing the same
US11164817B2 (en) 2019-11-01 2021-11-02 International Business Machines Corporation Multi-chip package structures with discrete redistribution layers
US11094637B2 (en) 2019-11-06 2021-08-17 International Business Machines Corporation Multi-chip package structures having embedded chip interconnect bridges and fan-out redistribution layers
US11114410B2 (en) 2019-11-27 2021-09-07 International Business Machines Corporation Multi-chip package structures formed by joining chips to pre-positioned chip interconnect bridge devices
US11133259B2 (en) * 2019-12-12 2021-09-28 International Business Machines Corporation Multi-chip package structure having high density chip interconnect bridge with embedded power distribution network
US11289453B2 (en) * 2020-02-27 2022-03-29 Qualcomm Incorporated Package comprising a substrate and a high-density interconnect structure coupled to the substrate
US11302643B2 (en) 2020-03-25 2022-04-12 Intel Corporation Microelectronic component having molded regions with through-mold vias
US11233009B2 (en) 2020-03-27 2022-01-25 Intel Corporation Embedded multi-die interconnect bridge having a molded region with through-mold vias
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11605595B2 (en) * 2020-08-14 2023-03-14 Qualcomm Incorporated Packages with local high-density routing region embedded within an insulating layer
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11226767B1 (en) * 2020-09-30 2022-01-18 Micron Technology, Inc. Apparatus with access control mechanism and methods for operating the same
US20220230991A1 (en) * 2021-01-21 2022-07-21 Monolithic Power Systems, Inc. Multi-die package structure and multi-die co-packing method
CN113035827B (zh) * 2021-02-25 2022-07-05 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
US20230035627A1 (en) * 2021-07-27 2023-02-02 Qualcomm Incorporated Split die integrated circuit (ic) packages employing die-to-die (d2d) connections in die-substrate standoff cavity, and related fabrication methods
WO2023050382A1 (zh) * 2021-09-30 2023-04-06 华为技术有限公司 芯片及电子设备

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5198963A (en) * 1991-11-21 1993-03-30 Motorola, Inc. Multiple integrated circuit module which simplifies handling and testing
JP3492348B2 (ja) * 2001-12-26 2004-02-03 新光電気工業株式会社 半導体装置用パッケージの製造方法
JP4380130B2 (ja) * 2002-09-13 2009-12-09 ソニー株式会社 半導体装置
US7106610B2 (en) 2003-09-30 2006-09-12 Intel Corporation High speed memory interface
US7271461B2 (en) * 2004-02-27 2007-09-18 Banpil Photonics Stackable optoelectronics chip-to-chip interconnects and method of manufacturing
TWI226119B (en) * 2004-03-11 2005-01-01 Advanced Semiconductor Eng Semiconductor package
US7239213B2 (en) 2005-08-23 2007-07-03 International Business Machines Corporation Reduced cross-talk signaling circuit and method
JP4838068B2 (ja) * 2005-09-01 2011-12-14 日本特殊陶業株式会社 配線基板
US20080093726A1 (en) * 2006-10-23 2008-04-24 Francesco Preda Continuously Referencing Signals over Multiple Layers in Laminate Packages
US8163600B2 (en) * 2006-12-28 2012-04-24 Stats Chippac Ltd. Bridge stack integrated circuit package-on-package system
CA2687120A1 (en) * 2007-05-08 2008-11-13 Scanimetrics Inc. Ultra high speed signal transmission/reception
US8102663B2 (en) * 2007-09-28 2012-01-24 Oracle America, Inc. Proximity communication package for processor, cache and memory
US7892885B2 (en) * 2007-10-30 2011-02-22 International Business Machines Corporation Techniques for modular chip fabrication
US8049320B2 (en) * 2008-02-19 2011-11-01 Texas Instruments Incorporated Integrated circuit stacked package precursors and stacked packaged devices and systems therefrom
US8064224B2 (en) * 2008-03-31 2011-11-22 Intel Corporation Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same
US8008764B2 (en) * 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US8174103B2 (en) * 2008-05-01 2012-05-08 International Business Machines Corporation Enhanced architectural interconnect options enabled with flipped die on a multi-chip package
US7969009B2 (en) * 2008-06-30 2011-06-28 Qualcomm Incorporated Through silicon via bridge interconnect
US7741151B2 (en) * 2008-11-06 2010-06-22 Freescale Semiconductor, Inc. Integrated circuit package formation
US8093910B2 (en) 2009-03-04 2012-01-10 International Business Machines Corporation Cross-talk processing in serial link buses
US8008125B2 (en) * 2009-03-06 2011-08-30 General Electric Company System and method for stacked die embedded chip build-up
US8227904B2 (en) * 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US8188581B2 (en) * 2009-09-28 2012-05-29 Oracle America, Inc. Mechanical coupling in a multi-chip module using magnetic components
JP5715334B2 (ja) * 2009-10-15 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置
US8164917B2 (en) * 2009-12-23 2012-04-24 Oracle America, Inc. Base plate for use in a multi-chip module
US8218334B2 (en) * 2010-03-09 2012-07-10 Oracle America, Inc. Multi-chip module with multi-level interposer
US8274149B2 (en) * 2010-03-29 2012-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package having a buffer structure and method of fabricating the same
US8298863B2 (en) * 2010-04-29 2012-10-30 Texas Instruments Incorporated TCE compensation for package substrates for reduced die warpage assembly
US8288854B2 (en) * 2010-05-19 2012-10-16 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for making the same
US8536693B2 (en) * 2010-07-20 2013-09-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Tiered integrated circuit assembly and a method for manufacturing the same
US20120068339A1 (en) 2010-09-21 2012-03-22 Mosys, Inc. VLSI Package for High Performance Integrated Circuit
JP5581933B2 (ja) * 2010-09-22 2014-09-03 ソニー株式会社 パッケージ基板及びこれを用いたモジュール並びに電気・電子機器
US8304913B2 (en) * 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
KR20120060665A (ko) * 2010-12-02 2012-06-12 삼성전자주식회사 반도체 패키지
US8736065B2 (en) * 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
US8569882B2 (en) * 2011-03-24 2013-10-29 Stats Chippac Ltd. Integrated circuit packaging system with collapsed multi-integration package and method of manufacture thereof
US20130141442A1 (en) * 2011-12-06 2013-06-06 John W. Brothers Method and apparatus for multi-chip processing
US20130186676A1 (en) * 2012-01-20 2013-07-25 Futurewei Technologies, Inc. Methods and Apparatus for a Substrate Core Layer
US8704384B2 (en) * 2012-02-17 2014-04-22 Xilinx, Inc. Stacked die assembly
US8704364B2 (en) * 2012-02-08 2014-04-22 Xilinx, Inc. Reducing stress in multi-die integrated circuit structures
FR2987170A1 (fr) * 2012-02-17 2013-08-23 St Microelectronics Grenoble 2 Boitier et dispositif electroniques
US8872349B2 (en) * 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
US8946900B2 (en) * 2012-10-31 2015-02-03 Intel Corporation X-line routing for dense multi-chip-package interconnects
US9190380B2 (en) * 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
US8866308B2 (en) * 2012-12-20 2014-10-21 Intel Corporation High density interconnect device and method
US9236366B2 (en) * 2012-12-20 2016-01-12 Intel Corporation High density organic bridge device and method

Also Published As

Publication number Publication date
KR20140113467A (ko) 2014-09-24
CN104051420A (zh) 2014-09-17
EP2808891B1 (en) 2020-04-22
JP5876093B2 (ja) 2016-03-02
US20140264791A1 (en) 2014-09-18
CN104051420B (zh) 2017-08-15
US8901748B2 (en) 2014-12-02
EP2808891A1 (en) 2014-12-03
KR101812373B1 (ko) 2017-12-26
JP2014179613A (ja) 2014-09-25

Similar Documents

Publication Publication Date Title
BR102014005946A2 (pt) Interconexão externa direta para invólucro de ponte de interconexão embutida
TWI471997B (zh) 輸入/輸出封裝體架構及其使用方法
TWI457764B (zh) 處理器/快取裝配件
JP6260806B2 (ja) 両面ダイパッケージ
TW202005012A (zh) 積體電路封裝、天線模組、以及通訊裝置
US20180352649A1 (en) Connector interface for processor packaging
US20160192533A1 (en) Packaging Structure and Optical Module Using the Same
BRPI0722059B1 (pt) aparelho, método e sistema para incorporar matriz de silício existente dentro de pilha integrada de 3d
BR112018068970B1 (pt) Dispositivo e método para fabricação de um substrato de pastilha embutida
KR20190122133A (ko) 이방성 열 전도 섹션 및 등방성 열 전도 섹션을 갖는 방열 디바이스
KR20200113186A (ko) 안테나 모듈 및 통신 장치
US20150091182A1 (en) Die assembly on thin dielectric sheet
KR20210071818A (ko) 재구성된 웨이퍼 조립체
US20180033714A1 (en) Substrate unit
TW201727638A (zh) 具有受控制的阻抗負載的高頻寬記憶體應用
US11683890B2 (en) Reflow grid array to support late attach of components
US20200013693A1 (en) Thermals for packages with inductors
TWI512859B (zh) 用以降低導引出之串擾的插座及封裝組件設備、計算系統及插座接腳的構成方法
US20170372989A1 (en) Exposed side-wall and lga assembly
US11158568B2 (en) Package with wall-side capacitors
US20220115362A1 (en) Scalable high-performance package architecture using processor-memory-photonics modules
US20200381406A1 (en) High density die package configuration on system boards
US20140201997A1 (en) Method for split wire routing in a cavity for a device
TW202234205A (zh) 增強式積體電路組件電力輸送技術
CN112310031A (zh) 具有用于直接管芯到管芯互连的腔的双侧衬底

Legal Events

Date Code Title Description
B03A Publication of a patent application or of a certificate of addition of invention [chapter 3.1 patent gazette]
B06F Objections, documents and/or translations needed after an examination request according [chapter 6.6 patent gazette]
B08F Application dismissed because of non-payment of annual fees [chapter 8.6 patent gazette]

Free format text: REFERENTE A 6A ANUIDADE.

B08K Patent lapsed as no evidence of payment of the annual fee has been furnished to inpi [chapter 8.11 patent gazette]

Free format text: REFERENTE AO DESPACHO 8.6 PUBLICADO NA RPI 2557 DE 07/01/2020.