JP2016066745A - プリント配線基板およびこれを備えた半導体装置 - Google Patents

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wiring board
main
printed wiring
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Hajime Sakamoto
一 坂本
亮二朗 富永
Ryojiro Tominaga
亮二朗 富永
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Ibiden Co Ltd
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Abstract

【課題】半田を介して複数の電子部品をプリント配線基板に実装する際に、これらの電子部品の実装性を高めることができるプリント配線基板を提供する。
【解決手段】プリント配線基板１Ａの表面には、第１電子部品７に半田７０を介して上表面５１ａ,５２ａで接続される複数の第１導体パッド５１，５２と、第２電子部品８に半田８０を介して上表面６１ａ,６２ａで接続される複数の第２導体パッド６１,６２と、が形成されている。各第１導体パッド５１，５２の上表面５１ａ,５２ａと、各第２導体パッド６１，６２の上表面６１ａ,６２ａとは、同じ形状および同じ大きさとなっており、第１導体パッド５１,５２の上表面５１ａ,５２ａおよび第２導体パッド６１,６２の上表面６１ａ,６２ａは、同一平面Ｆ３上に形成されている。
【選択図】図２

Description

本発明は、隣接する第１電子部品及び第２電子部品を実装するためのプリント配線基板と、これを備えた半導体装置に関する。
従来から、ＩＣチップ（半導体素子）等の電子部品を実装するプリント配線基板が知られている。プリント配線基板は、絶縁層と導体層が交互に積層された基板である。このようなプリント配線基板として、たとえば、特許文献１には、主配線パターンが形成された主配線基板と、主配線基板に副配線パターンが形成された副配線基板とを備え、隣接する複数の半導体素子などの電子部品を副配線パターンを介して電気的に接続するプリント配線基板が提案されている。プリント配線基板の表面には、複数の導体パッドが形成されており、この導体パッドに半田を介して電子部品を接続することにより、半導体装置が製造される。
特開２０１４−４９５７８号公報
しかしながら、特許文献１に示すプリント配線基板の表面には、上述したように、複数の電子部品に半田を介して上表面で接続される複数の導体パッドが形成されているが、これらの導体パッドの大きさは異なる。これにより、半田バンプを介してプリント配線基板に、各電子部品を実装（搭載）したときに、導体パッドの大きさに応じて、接続される半田の接続状態がばらついてしまい、プリント配線基板に対しての電子部品の良好な実装性が得られないことがある。特に、これらの導体パッドの高さが異なる場合には、このような現象はより顕著なものとなる。
本発明は、このような点を鑑みてなされたものであり、その目的とするところは、半田を介して複数の電子部品をプリント配線基板に実装する際に、これらの電子部品の実装性を高めることができるプリント配線基板を提供することにある。
前記課題を解決すべく、本発明に係るプリント配線基板は、主配線パターンが形成された主配線基板と、前記主配線基板に副配線パターンが形成された副配線基板とを備え、隣接する第１電子部品及び第２電子部品を前記副配線パターンを介して電気的に接続するプリント配線基板であって、前記プリント配線基板の表面には、前記第１電子部品に半田を介して上表面で接続される複数の第１導体パッドと、前記第２電子部品に半田を介して上表面で接続される複数の第２導体パッドと、が形成されており、前記各第１導体パッドの上表面と、前記各第２導体パッドの上表面とは、同じ形状および同じ大きさとなっており、前記第１導体パッドの上表面および前記第２導体パッドの上表面は、同一平面上に形成されている。
本発明によれば、第１電子部品に接続される各第１導体パッドの上表面、および第２電子部品に接続される各第２導体パッドの上表面の形状および大きさを同じにし、これらの上表面を同一平面上に形成したので、第１導体パッドおよび第２導体パッドに形成される半田の形状の均一化を図ることができる。これにより、半田による第１および第２導体パッドと、プリント配線基板との接続状態が安定し、信頼性の高い半導体装置を得ることができる。このようにして、本発明によれば、半田を介して第１および第２電子部品をプリント配線基板に実装する際に、第１および第２電子部品の実装性を高めることができる。
本発明の第１実施形態に係るプリント配線基板の模式的断面図。 図１に示すプリント配線基板に第１および第２電子部品を実装した半導体装置の模式的断面図。 図２に示す半導体装置の副配線基板およびその近傍を示した模式的断面図。 図２に示す半導体装置の模式的平面図であり、図１に示すプリント配線基板の第１および第２導体パッドの配置関係を示した図。 本発明の第２実施形態に係るプリント配線基板の模式的断面図。 図５に示すプリント配線基板の第１導体パッドおよびその近傍を示した模式的断面図。 図６に示すプリント配線基板の比較例に相当するプリント配線基板の模式的断面図。 本発明の第３実施形態に係るプリント配線基板の模式的断面図。 図８に示すプリント配線基板に第１および第２電子部品を実装した半導体装置の模式的断面図。 本発明の第４実施形態に係るプリント配線基板の模式的拡大断面図。 図１０に示す副配線基板およびその近傍を示した模式的断面図。 本発明の第５実施形態に係るプリント配線基板の模式的拡大断面図。 図１２に示す副配線基板およびその近傍を示した模式的断面図。
以下、図面を参照して本発明に係るプリント配線基板のいくつかの実施形態について説明する。図面の説明において、同じ構成には同じ符号を付し、一部詳細な説明を省略する。
〔第１実施形態〕
図１は、本発明の第１実施形態に係るプリント配線基板１Ａの模式的断面図である。図２は、図１に示すプリント配線基板に第１および第２電子部品７，８を実装した半導体装置１０Ａの模式的断面図である。図３は、図２に示す半導体装置１０Ａの副配線基板２００およびその近傍を示した模式的断面図である。図４は、図２に示す半導体装置１０Ａの模式的平面図であり、図１に示すプリント配線基板１Ａの第１および第２導体パッド５１，５２，６１，６２の配置関係を示した図である。
１．プリント配線基板について
図４に示すように、本実施形態に係るプリント配線基板１Ａは、第１電子部品７としてマイクロプロセッサ（ＭＰＵ（Micro-Processing Unit））に相当する半導体素子と、これに隣接する複数（４つ）の第２電子部品８としてメモリ（たとえばＤＲＡＭ（Dynamic Random Access Memory），ＨＢＭ（High Bandwidth Memory）など）に相当する半導体素子とが、実装（搭載）される基板である。
図１に示すように、プリント配線基板１Ａは、主配線基板１００と副配線基板２００を備えている。主配線基板１００は、絶縁層と導体層を交互に積層した多層積層配線基板であり、主配線基板１００には、主配線基板１００よりもファインパターンの副導体パターンを有した副配線基板２００が形成されている。プリント配線基板１Ａの表面には、第１電子部品７に接続される複数の第１導体パッド５１，５２と、第２電子部品８に半田を介して上表面で接続される複数の第２導体パッド６１，６２と、が形成されている。
２−１．主配線基板１００
主配線基板１００は、コア基板１２０を挟んで、コア基板１２０の主面Ｆ１,Ｆ２の上にそれぞれ主絶縁層と主導体層とを交互に積層してなるビルドアップ多層積層配線基板である。主配線基板１００は、副配線基板２００の埋設部分を除いて、コア基板１２０の中心軸ＣＬを挟んで同じ工程により同様の機能を有する層が順次積層されることになる。従って、以下の説明においては、片側のみ（主面Ｆ１側のみ）を用いて説明する。
コア基板１２０の上には、シード層１０１ａ及び電解めっき層１０１ｂを有する第１主導体層１０１が形成されている。第１主導体層１０１は、その上に形成された第１主絶縁層１０２によって覆われている。第１主絶縁層１０２は、例えば熱硬化性エポキシ樹脂により形成されている。シード層１０１ａは、例えばチタン、チタンナイトライド、クロム、ニッケル、銅からなる層であり、無電解めっき、スパッタリングなどのより得ることができ、電解めっき層１０１ｂは、銅からなる層である。
第１主絶縁層１０２の上には、更に、第２主導体層１０３、第２主導体層１０３を覆う第２主絶縁層１０４、第３主導体層１０５、第３主導体層１０５を覆う第３主絶縁層１０６、第４主導体層１０７、および第４主導体層１０７を覆う第４主絶縁層１０８が、この順番で積層されている。第２主導体層１０３、第３主導体層１０５及び第４主導体層１０７は、第１主導体層１０１と同様にシード層及び電解めっき層から構成されている。一方、第２主絶縁層１０４、第３主絶縁層１０６及び第４主絶縁層１０８は、第１主絶縁層１０２と同様に熱硬化性エポキシ樹脂により形成されている。また主絶縁層１０２，１０４，１０６，１０８が、３０〜８０質量％の無機フィラーを含有した熱硬化性エポキシ樹脂、または、感光性樹脂であってもよい。
また、第１主絶縁層１０２の内部には第１主ビア導体１１０、第２主絶縁層１０４の内部には第２主ビア導体１１１、第３主絶縁層１０６の内部には第３主ビア導体１１２が、それぞれ複数形成されている。これらの主ビア導体１１０，１１１，１１２は、それぞれ円錐台形状をなし、その配置される主絶縁層を貫通するように形成されている。第１主導体層１０１及び第２主導体層１０３はその間に配置された第１主ビア導体１１０によって電気的に接続されている。第２主導体層１０３及び第３主導体層１０５はその間に配置された第２主ビア導体１１１によって電気的に接続されている。第３主導体層１０５及び第４主導体層１０７はその間に配置された第３主ビア導体１１２によって電気的に接続されている。
第３主導体層１０５と、後述する第１および第２主導体パッド５１，６１とはその間に配置された第４主ビア導体１１７によってそれぞれ電気的に接続されている。さらに、後述する副導体基板２００の第３副導体層２０６と第１および第２副導体パッド５２，６２とはその間に配置された第５主ビア導体１１８によってそれぞれ電気的に接続されている。なお、コア基板１２０の主面Ｆ１に形成された第１主導体層１０１は、コア基板１２０の内部に設けられたスルーホール導体１０９を介して、反対側の主面に形成された第１主導体層１０１と電気的に接続されている。
図１に示すように、複数の主ビア導体１１０,１１１,１１２,１１７，１１８及びスルーホール導体１０９のうち、一部がスタック導体ビアを形成している。具体的には、副配線基板２００に隣接する主ビア導体１１０,１１１,１１２,１１７及びスルーホール導体１０９は、主配線基板１００の積層方向に沿って積み重ねられ、スタック導体ビアを形成している。各主導体層１０１，１０３，１０５，１０７は、複数の主導体パッド１３１，１３１…を備え、主導体パッド１３１,１３１の間には、ラインアンドスペース状の複数の主配線パターン１３２，１３２，…からなる主導体パターン１３４が形成されている。なお、図１では、第２主導体層１０３の主導体パッドおよび主導体パターン１３４に符号を付している。
主配線基板１００の内部には、副配線基板２００が埋設されている。副配線基板２００は、主配線基板１００の第３主導体層１０５の平面状の銅層上に配置され、第４主導体層１０７及び第３主ビア導体１１２と並設されている。副配線基板２００は、第４主導体層１０７とともに多層配線基板の最外層である主配線基板１００の第４主絶縁層１０８により覆われ、副配線基板２００の内部に封止されている。
第４主絶縁層１０８の上表面１０８ａには、隣接する第１電子部品７及び第２電子部品８を実装するための第１導体パッド（５１，５２）、第２導体パッド（６１，６２）がそれぞれ複数形成されている。複数の第１導体パッド（５１，５２）は、副導体基板２００の副配線パターン２３４（図３参照）に電気的に接続される複数の第１副導体パッド５２と、複数の第１副導体パッド５２以外の複数の第１主導体パッド５１とからなる。一方、複数の第２導体パッド（６１，６２）は、副配線パターン２３４に電気的に接続される複数の第２副導体パッド６２と、複数の第２副導体パッド６２以外の複数の第２主導体パッド６１とからなる。
図４に示すように、複数の第１主導体パッド５１、複数の第１副導体パッド５２、複数の第２主導体パッド６１、および複数の第２副導体パッド６２は、所定の間隔を開けて並列されている。本実施形態では、第１副導体パッド５２，５２同士の間隔よりも、第１主導体パッド５１、５１同士の間隔の方が広くなっている。上述したように、第１および第２主導体パッド５１，６１は、第４主絶縁層１０８の内部に設けられた第４主ビア導体１１７を介して、電気的に接続されている。第１および第２副導体パッド５２，６２は、第４主絶縁層１０８の内部に設けられた第５主ビア導体１１８を介して、その下方に配置された副配線基板２００と電気的に接続されている。
本実施形態では、各第１導体パッドに相当する第１主導体パッド５１および第１副導体パッド５２の上表面５１ａ、５２ａと、各第２導体パッドに相当する第２主導体パッド６１および第２副導体パッド６２の上表面６１ａ、６２ａとは、円形状であり、図３に示すように、同じ形状（円形状）および同じ大きさとなっている。本実施形態では、上表面５１ａ，５２ａおよび上表面６１ａ，６２ａの形状は円形状であるが、これらのすべてが同じ形状および同じ大きさであるならば、たとえば、矩形状を含む多角形状、楕円形状、十字状、または閉曲線状など特に限定されるものではない。さらに、複数の第１主導体パッド５１および複数の第１副導体パッド５２の上表面５１ａ、５２ａと、複数の第２主導体パッド６１および第２副導体パッド６２の上表面６１ａ、６２ａは、同一平面Ｆ３上に形成されている。ここで、本実施形態および以下に示す第２〜第４実施形態までに示した、第１および第２の導体パッド５１，５２，６１，６２は、すべて同じ形状および同じ大きさとなっている。
本実施形態では、図１に示すように、第１電子部品７には、パッド７１が形成されており、パッド７１には、第１電子部品７の第１主導体パッド５１および第１副導体パッド５２に接続される半田バンプ７２が形成されている。同様に、第２電子部品８には、パッド８１が形成されており、パッド８２には、第２電子部品２の第２主導体パッド６１および第２副導体パッド６２に接続される半田バンプ８２が形成されている。また、本実施形態では、第１主導体パッド５１および第１副導体パッド５２の上表面５１ａ、５２ａと、第２主導体パッド６１および第２副導体パッド６２の上表面６１ａ、６２ａには、半田バンプは形成されていない。
本実施形態では、図１に示す、第１電子部品７のパッド７１の半田バンプ７２、および第２電子部品８のパッド８１に形成された半田バンプ８２を介して、第１電子部品７および第２電子部品８をプリント配線基板１Ａに実装し、図２に示す半導体装置１０Ａを得ることができる。
２−２．副配線基板２００
副配線基板２００は、断面矩形を呈し、三次元的には直方体に形成されており、その底部に配置されたダイアタッチフィルム（接着層）２０９を介して主配線基板１００の第３主導体層１０５に固定されている。ダイアタッチフィルム２０９の上には、放熱部材２１２と第１副絶縁層２０１が順次配置されている。本実施形態では、放熱部材２１２を設けているが、放熱部材２１２は必要に応じて設ければよく、後述する第４、第５実施形態に示すように、省略することもできる。
ここで、放熱部材２１２の厚さは１０〜８０μｍの範囲にあることが好ましく、銅めっき層のほか、その他の金属メッキ層、金属板又はナノカーボン材料によって形成されてもよい。放熱部材２１２を設けることにより、放熱部材２１２を介して第１および第２電子部品７，８の動作時に発生した熱を効率良く周囲に放出することができ、熱応力による影響を抑制する効果を奏する。これによって、プリント配線基板１Ａの信頼性を更に高めることができる。
更に、第１副絶縁層２０１の上には、第１副導体層２０２、第２副絶縁層２０３、第２副導体層２０４、第３副絶縁層２０５、および第３副導体層２０６がこの順番で積層されている。第１副導体層２０２と第２副導体層２０４は、第２副絶縁層２０３内に形成された第１副導体ビア２０７により電気的に接続されている。第２副導体層２０４と第３副導体層２０６は、第３副絶縁層２０５内に形成された第２副導体ビア２０８により電気的に接続されている。副絶縁層２０１,２０３,２０５は、感光性樹脂からなる絶縁層である。このように感光性樹脂を用いることで、副絶縁層に小径のビア孔及び高密度の副導体パターンを容易に形成することができる。一方、副導体層２０２,２０４,２０６は、主配線基板１００と同じく、シード層と電解めっき層とから構成されている。
ここで、第１副導体層２０２及び第２副導体層２０４は、シード層と銅めっき層とから構成され、第１副導体層２０２及び第２副導体層２０４は、複数の副導体パッド２３１，２３１…を備え、副導体パッド２３１,２３１の間には、ラインアンドスペース状の複数の副配線パターン２３２，２３２，…からなる副導体パターン２３４が形成されている。
図３に示す副配線基板２００の副導体パッド２３１，２３１間に形成された副配線パターン２３２の幅と、副配線パターン２３２，２３２の間隔は、図１に示す主配線基板１００の主導体パッド１３１，１３１間に形成された主配線パターン１３２，１３２の幅および間隔よりも狭い。たとえば、副配線パターン２３２,２３２,…のパターン幅Ｌは、３μｍ以下であり、隣接する副配線パターン２３２,２３２同士のパターン間隔Ｓは、３μｍ以下である。すなわち、本実施形態では副配線パターン２３２のラインアンドスペースＬ／Ｓが、３μｍ／３μｍ以下である。より好ましくは、パターン幅Ｌは０．５μｍ以上であり、パターン間隔Ｓは０．５μｍ以上である。すなわち、副配線パターン２３２のラインアンドスペースＬ／Ｓが、０．５μｍ／０．５μｍ以上である。
２−３．第１実施形態のプリント配線基板の作用効果
第１電子部品７に接続される各第１主導体パッド５１および各第１副導体パッド５２の上表面５１ａ，５２ａと、第２電子部品８に接続される各第２主導体パッド６１および各第２副導体パッド６２の上表面６１ａ，６２ａとの形状および大きさを同じにし、これらの上表面５１ａ，５２ａ，６１ａ，６２ａを同一平面Ｆ３上に形成したので、図２に示すように、各導体パッド５１，５２，６１，６２に形成される半田７０，８０の接続状態（具体には形状）の均一化を図ることができる。これにより、半田７０，８０による、各導体パッド５１，５２，６１，６２と、プリント配線基板１Ａとの接続状態が安定し、信頼性の高い半導体装置１０Ａを得ることができる。
このようにして、本実施形態によれば、半田７０，８０を介して第１および第２電子部品７，８をプリント配線基板１Ａに実装する際に、これらの第１および第２電子部品７，８の実装性を高めることができる。特に、第１副導体パッド５２，５２同士の間隔よりも、第１主導体パッド５１、５１同士の間隔の方が広くなっていたとしても、これらの導体パッド５１，５２，６１，６２の形状および大きさを同じにしたので、第１および第２電子部品７，８の実装性を保持することができる。
ここで、本実施形態では、例えば、必要に応じて、第１および第２主導体パッド５１、６１と、第１および第２副導体パッド５２、６２には、エッチングなどにより粗化処理が施されていてもよい。これにより、第１および第２主導体パッド５１、６１の上表面５１ａ，６１ａおよび第１および第２副導体パッド５２、６２の上表面５２ａ，６２ａの表面粗さが大きくなるので、半田７０，８０との密着性を高めることができ、第１および第２電子部品７，８の実装不良を防止することができる。
また、第１および第２主導体パッド５１、６１と、第１および第２副導体パッド５２、６２に、表面処理膜（酸化防止膜）が形成されてもよい。表面処理膜としては、無電解Ｎｉ／Ｐｄ／Ａｕ膜、無電解Ｎｉ／Ａｕ膜、又はＯＳＰ（Organic Solderability Preservative）膜などが挙げられる。表面処理膜を設けることにより、パッド表面の腐食を防止することができる。
〔第２実施形態〕
図５は、本発明の第２実施形態に係るプリント配線基板の模式的断面図である。図６は、図５に示すプリント配線基板１Ｂの第１導体パッド５１，５２およびその近傍を示した模式的断面図である。図７は、図６に示すプリント配線基板１Ｂの比較例に相当するプリント配線基板９の模式的断面図である。第２実施形態のプリント配線基板１Ｂが、第１実施形態のプリント配線基板１Ａと主に相違する点は、プリント配線基板に半田バンプを設けた点である。したがって、第１実施形態と共通する構成は同じ符号を付して、その詳細な説明を省略する。
図５および図６に示ように、本実施形態も第１実施形態と同様に、各第１導体パッドに相当する第１主導体パッド５１および第１副導体パッド５２の上表面５１ａ、５２ａと、各第２導体パッドに相当する第２主導体パッド６１および第２副導体パッド６２の上表面６１ａ、６２ａとは、円形状で、同じ大きさとなっている。第１主導体パッド５１および第１副導体パッド５２の上表面５１ａ、５２ａと、第２主導体パッド６１および第２副導体パッド６２の上表面６１ａ、６２ａとは、同一平面Ｆ３上に形成されており、その上には半田バンプ７３が形成されている。また、これらの導体パッド５１,５２,６１,６２の配置状態は、図４に示す第１実施形態のプリント配線基板１Ａと同様の配置状態である。
ここで、図７に示す比較例に係るプリント配線基板９のように、異なる大きさの上表面５２ａ，６２ａ，９１ａを有した導体パッド５２，６２，９１に半田バンプ７３を同時に形成した場合には、半田バンプ７３の高さがばらついてしまう。具体的には、導体パッド５２，６２の上表面５２ａ，６２ａよりも大きい上表面９１ａを有した導体パッド９１に形成される半田バンプ７３の高さＨ２は、他の導体パッド５２，６２に形成される半田バンプ７３の高さＨ１よりも低くなる。これにより、はんたバンプ７３の高さＨ１，Ｈ２は異なるため、半田量が多すぎることにより発生するバンプブリッジ、半田量が少なすぎることに発生する半田の接合不良などの、第１および第２電子部品の実装不良の可能性が高まる。
しかしながら、本実施形態に係るプリント配線基板１Ｂでは、第１実施形態に係るプリント配線基板１Ａで示した作用効果に加え以下に示す作用効果を期待することができる。具体的には、本実施形態では、第１主導体パッド５１および第１副導体パッド５２の上表面５１ａ、５２ａ、第２主導体パッド６１および第２副導体パッド６２の上表面６１ａ、６２ａに対して、半田バンプ７３を形成した場合には、すべての導体パッド５１，５２，６１，６２に形成されたはんたバンプ７３の高さＨ１を簡単に揃えることができる。これにより、半田量が多すぎることにより発生するバンプブリッジ（隣り合うバンプがショートしてしまうこと）や、半田量が少なすぎることに発生する半田の接合不良（半田が十分に接合されない）などの、第１および第２電子部品７，８の実装不良を防ぐことができる。
〔第３実施形態〕
図８は、本発明の第３実施形態に係るプリント配線基板１Ｃの模式的断面図であり、図９は、図８に示すプリント配線基板１Ｃに第１および第２電子部品７，８を実装した半導体装置１０Ｃの模式的断面図である。第３実施形態のプリント配線基板１Ｃが、第２実施形態のプリント配線基板１Ｂと主に相違する点は、プリント配線基板１Ｃにソルダーレジスト層１２０を設けた点である。したがって、第２実施形態と共通する構成は同じ符号を付して、その詳細な説明を省略する。
図８に示すように、本実施形態に係るプリント配線基板１Ｃの最外層には、ソルダーレジスト層１２０が形成されている。ソルダーレジスト層１２０には、第１主導体パッド５１および第１副導体パッド５２の上表面５１ａ，５２ａの一部、および第２主導体パッド６１および第２副導体パッド６２の上表面６１ａ，６２ａの一部が同じ形状で露出するように、同じ開口径を有した開口部１２０ａが形成されている。各開口部１２０ａには、半田バンプ７３が充填されている。図９に示すように、プリント配線基板１Ｃに第１および第２電子部品７，８が実装されて、半導体装置１０Ｃが製造される。
本実施形態に係るプリント配線基板１Ｃでは、第２実施形態に係るプリント配線基板１Ｂで示した作用効果に加え以下に示す作用効果を期待することができる。具体的には、本実施形態も第２実施形態と同様に、各第１導体パッドに相当する第１主導体パッド５１および第１副導体パッド５２の上表面５１ａ、５２ａと、各第２導体パッドに相当する第２主導体パッド６１および第２副導体パッド６２の上表面６１ａ、６２ａとは、円形状で、同じ大きさであり、かつ、同一平面Ｆ３上に形成されているので、ソルダーレジスト層１２０をうねりなく安定して形成することができる。さらに、ソルダーレジスト層１２０に、たとえば露光・現像により、形成される開口部の大きさを均一に揃えることができる。また、これらの導体パッド５１,５２,６１,６２の配置状態は、図４に示す第１実施形態のプリント配線基板１Ａと同様の配置状態である。
〔第４実施形態〕
図１０は、本発明の第４実施形態に係るプリント配線基板１Ｄの模式的拡大断面図であり、図１１は、図１０に示す副配線基板２００およびその近傍を示した模式的断面図である。第４実施形態のプリント配線基板１Ｄが、第１実施形態のプリント配線基板１Ａと主に相違する点は、副配線基板２００を主配線基板１００に埋設させずに、外部に露出させた点、主配線基板１００の第４主導体層１０７、第４主絶縁層１０８を設けていない点（第１主導体層１０７の代わりに第１および第２主導体パッド５１，６１と、第１および第２副導体パッド５２，６２を設けた点）、副配線基板２００に放熱部材２１２を設けていない点である。したがって、第１実施形態と共通する構成は同じ符号を付して、その詳細な説明を省略する。
具体的には、副配線基板２００は、主配線基板１００の第３主絶縁層１０６に設けられた凹部１２２内に配置され、ダイアタッチフィルム２０９を介して第３主導体層１０５に固定されている（図１１参照）。すなわち、本実施形態に係る副配線基板２００は、主絶縁層に覆われておらず、外部に露出している。このため、副配線基板２００の第３副絶縁層２０５は、プリント配線基板１Ｄの最外層を構成することになる。
本実施形態では、第１電子部品７に接続される複数の第１導体パッド（５１，５２）は、副配線パターン２３２に電気的に接続される複数の第１副導体パッド５２と、複数の第１副導体パッド５２以外の複数の第１主導体パッド５１と、からなる。第２電子部品８に接続される複数の第２導体パッド（６１,６２）は、副配線パターン２３２に電気的に接続される複数の第２副導体パッド６２と、複数の第２副導体パッド６２以外の複数の第２主導体パッド６１と、からなる。第１主導体パッド５１と第２主導体パッド６１は、主配線基板１００に形成されている点が第１実施形態と共通するが、本実施形態では、第１副導体パッド５２と第２副導体パッド６２は、副配線基板２００に形成されている。
具体的には、第１副導体パッド５２と第２副導体パッド６２は、図１１に示すように、第３副導体層２０６に形成されており、第１副導体パッド５２と第２副導体パッド６２は、第３副絶縁層２０５に埋め込まれている。図１０に示すように、第１および第２主導体パッド５１,６１の上表面５１ａ,６１ａと、第１および第２副導体パッド５２,６２の上表面５２ａ,６２ａおよび第３副絶縁層２０５の上表面２０５ａからなる副配線基板２００の上表面２００ａとは、同一平面Ｆ３上に形成されている。第１実施形態と同様に、第１および第２主導体パッド５１,６１の上表面５１ａ,６１ａと、第１および第２副導体パッド５２,６２の上表面５２ａ,６２ａは、同じ形状（円形状）で同じ大きさとなっている。また、これらの導体パッド５１,５２,６１,６２の配置状態は、図４に示す第１実施形態のプリント配線基板１Ａと同様の配置状態である。
このように、第１および第２主導体パッド５１,６１の上表面５１ａ,６１ａと、第１および第２副導体パッド５２,６２の上表面５２ａ,６２ａと、を円形状で同じ大きさとし、同一平面Ｆ３上に形成したので、第１実施形態と同じように、第１および第２電子部品７，８の実装性を高めることができる。
また、第１および第２副導体パッド５２,６２の上表面５２ａ,６２ａおよび第３副絶縁層２０５の上表面２０５ａとは、同一平面状に形成される、すなわち副配線基板２００の上表面２００ａが面一となっているため、第１および第２電子部品７，８を実装する際に、セルフアライメント効果を利用して半田ブリッジの発生を防止することができる。従って、第１および第２副導体パッド５２,６２の配列間隔が狭くなっても（例えば５０μｍ以下）、半田ブリッジの発生を確実に防止することができる。その結果、プリント配線基板１Ｄの信頼性を更に高めることができる。また、第１および第２副導体パッド５２,６２の配列間隔が広い場合には、第３実施形態のごとく、これらの上に開口部を形成したソルダーレジスト層を設けて、この開口部に半田バンプを充填してもよい。
〔第５実施形態〕
図１２は、本発明の第５実施形態に係るプリント配線基板１Ｅの模式的拡大断面図であり、図１３は、図１２に示す副配線基板２００およびその近傍を示した模式的断面図である。第５実施形態のプリント配線基板１Ｅが、第４実施形態のプリント配線基板１Ａと主に相違する点は、副配線基板２００を配置するための凹部１２２を主配線基板１００に凹部１２２を設けずに、主配線基板１００の平面状の表面に、副配線基板２００を貼り付けた点、第１および第２主導体パッド５１,６１の上表面５１ａ，６１ａの位置を調整するように導体部材（導体ポスト）５１ｂ,６１ｂを設けた点である。したがって、第４実施形態と共通する構成は同じ符号を付して、その詳細な説明を省略する。
具体的には、副配線基板２００は、ダイアタッチフィルム２０９を介して主配線基板１００の第３主絶縁層１０６の上表面１０６ａに固定されている（図１３参照）。このため、本実施形態の第４実施形態と同様に、主絶縁層に覆われておらず、第３主絶縁層１０６より外部に突出している。副配線基板２００の第３副絶縁層２０５および第３副導体層２０６は、プリント配線基板１Ｅの最外層を構成することになる。
本実施形態も、第４実施形態と同様に、第１電子部品７に接続される複数の第１導体パッド（５１，５２）は、副配線パターン２３２に電気的に接続される複数の第１副導体パッド５２と、複数の第１副導体パッド５２以外の複数の第１主導体パッド５１と、からなる。第２電子部品８に接続される複数の第２導体パッド（６１,６２）は、副配線パターン２３２に電気的に接続される複数の第２副導体パッド６２と、複数の第２副導体パッド６２以外の複数の第２主導体パッド６１と、からなり、第１主導体パッド５１と第２主導体パッド６１は、主配線基板１００に形成されている点が第１実施形態と共通するが、本実施形態では、第１副導体パッド５２と第２副導体パッド６２は、副配線基板２００に形成されている。
具体的には、第１副導体パッド５２と第２副導体パッド６２は、図１３に示すように、副配線基板２００の第３導体層２０６に形成されており、第１副導体パッド５２と第２副導体パッド６２は、第３副絶縁層２０５に埋め込まれている。図１２に示すように、第１および第２主導体パッド５１,６１の上表面５１ａ,６１ａと、第１および第２副導体パッド５２,６２の上表面５２ａ,６２ａおよび第３副絶縁層２０５の上表面２０５ａからなる副配線基板２００の上表面２００ａとは、同一平面Ｆ３上に形成されている。第１実施形態と同様に、第１および第２主導体パッド５１,６１の上表面５１ａ,６１ａと、第１および第２副導体パッド５２,６２の上表面５２ａ,６２ａは、同じ形状（円形状）で同じ大きさとなっている。また、これらの導体パッド５１,５２,６１,６２の配置状態は、図４に示す第１実施形態のプリント配線基板１Ａと同様の配置状態である。
さらに、第１および第２主導体パッド５１,６１には第３副導体層２０６であるベース部５１ｃ,６１ｃに導体部材５１ｂ,６１ｂが形成されている。導体部材５１ｂ,６１ｂを設けることにより、副導体基板２００の第１および第２の副導体パッド５２,６２の上表面５２ａ,６２ａ（上表面２００ａ）と、第１および第２主導体パッド５１,６１と上表面５１ａ,６１ａとが、同一平面Ｆ３上に形成される。
導体部材（導体ポスト）５１ｂ,６１ｂは、以下のようにして、形成することができる。具体的には、第４実施形態で第３導体層２０６を形成後、これにレジストを塗布し、レジストからなる層に導体層が露出するよう開口部を形成する。この開口部にＣｕ電解（電気）めっき法により導体部材（導体ポスト）５１ｂ,６１ｂを形成し、その後、レジストを除去する。これにより、第１および第２電子部品７，８の実装性を高めることができる。なお、本実施形態では導体部材（導体ポスト）５１ｂ,６１ｂを別途設けて、第１および第２主導体パッド５１,６１を形成したが、この方法に限定されず、たとえば、副配線基板２００の積層数を減らしたり、第３導体層２０６であるベース部５１ｃ,６１ｃの厚みを電気めっき時に厚くなるように形成したりすることにより、副導体基板２００の第１および第２の副導体パッド５２,６２の上表面５２ａ,６２ａ（上表面２００ａ）と、第１および第２主導体パッド５１,６１と上表面５１ａ,６１ａとを、同一平面上に形成してもよい。
このように、第１および第２主導体パッド５１,６１の上表面５１ａ,６１ａと、第１および第２副導体パッド５２,６２の上表面５２ａ,６２ａと、を円形状で同じ大きさとし、同一平面Ｆ３上に形成したので、第１実施形態に示した作用効果と同じように、第１および第２電子部品７，８の実装性を高めることができる。
また、第４実施形態に示した作用効果と同じように、第１および第２副導体パッド５２,６２の上表面５２ａ,６２ａおよび第３副絶縁層２０５の上表面２０５ａとは、同一平面Ｆ３上に形成される。すなわち副配線基板２００の上表面２００ａが面一となっているため、第１および第２電子部品７，８を実装する際に、セルフアライメント効果を利用して半田ブリッジの発生を防止することができる。従って、第１および第２副導体パッド５２,６２の配列間隔が狭くなっても（例えば５０μｍ以下）、半田ブリッジの発生を確実に防止することができる。その結果、プリント配線基板１の信頼性を更に高めることができる。また、第１および第２副導体パッド５２,６２の配列間隔が広い場合には、第３実施形態のごとく、これらの上に開口部を形成したソルダーレジスト層を設けて、この開口部に半田バンプを充填してもよい。
以上、本発明の実施形態について詳述したが、本発明は、上記の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の精神を逸脱しない範囲で、種々の設計変更を行うことができるものである。
第１〜第５の実施形態では、図４を参照して、第１電子部品および第２電子部品に電気的に接続される第１および第２導体パッドを説明したが、プリント配線基板に形成される導体パッドはこれらの導体パッドに限定されない。そして、第１電子部品および第２電子部品に電気的に接続される第１および第２導体パッドの上表面の形状および大きさが同じであれば、その他の導体パッドの上表面の形状および大きさは同じである必要はない。
たとえば、第１〜第５の実施形態に係るプリント配線基板には、さらに、抵抗、コンデンサー等などの受動電子部品を実装するための実装パッドが形成されおり、これらの実装パッドの上表面の形状および大きさは、第１および第２導体パッドの上表面の形状および大きさと異なっていてもよい。
さらに、第１〜第５の実施形態に示すプリント配線基板を下基板とし、この上方に配置される基板を上基板として実装する、いわゆるＰＯＰ（Package on Package）の構造を採用する際には、第１〜第５の実施形態に係るプリント配線基板の外周に、上基板を実装するための実装パッドがさらに形成されることになる。この場合の実装パッドの上表面の大きさは、上述した第１および第２導体パッドの上表面の大きさより大きくなっていてもよい。
１Ａ，１Ｂ，１Ｃ,１Ｄ，１Ｅ：プリント配線基板
７：第１電子部品
８：第２電子部品
１０Ａ,１０Ｃ：半導体装置
５１：第１主導体パッド（第１導体パッド）
５２：第１副導体パッド（第１導体パッド）
６１：第２主導体パッド（第２導体パッド）
６２：第２副導体パッド（第２導体パッド）
１００：主配線基板
１３２：主配線パターン
２００：副配線基板
２３２：副配線パターン

Claims (15)

  1. 主配線パターンが形成された主配線基板と、前記主配線基板に副配線パターンが形成された副配線基板とを備え、隣接する第１電子部品及び第２電子部品を前記副配線パターンを介して電気的に接続するプリント配線基板であって、
    前記プリント配線基板の表面には、前記第１電子部品に半田を介して上表面で接続される複数の第１導体パッドと、前記第２電子部品に半田を介して上表面で接続される複数の第２導体パッドと、が形成されており、
    前記各第１導体パッドの上表面と、前記各第２導体パッドの上表面とは、同じ形状および同じ大きさとなっており、
    前記第１導体パッドの上表面および前記第２導体パッドの上表面は、同一平面上に形成されている。
  2. 請求項１に記載のプリント配線基板において、
    前記第１導体パッドの上表面および前記第２導体パッドの上表面の形状は、円形状、矩形状、または十字状の形状である。
  3. 請求項１または２に記載のプリント配線基板において、
    前記第１導体パッドおよび前記第２導体パッドは、粗化処理が施されている。
  4. 請求項１または２に記載のプリント配線基板において、
    前記第１導体パッドおよび前記第２導体パッドには、表面処理膜が形成されている。
  5. 請求項１または２に記載のプリント配線基板において、
    前記第１導体パッドおよび前記第２導体パッドには、半田バンプが形成されている。
  6. 請求項５に記載のプリント配線基板において、
    前記プリント配線基板の最外層には、ソルダーレジスト層が形成されており、
    前記ソルダーレジスト層には、前記第１導体パッドの上表面の一部および前記第２導体パッドの上表面の一部が露出するように、同じ開口径を有した開口部が形成されており、該開口部には、前記半田バンプが充填されている。
  7. 請求項１〜６のいずれかに記載のプリント配線基板において、
    複数の前記第１導体パッドは、前記副配線パターンに電気的に接続される複数の第１副導体パッドと、該複数の第１副導体パッド以外の複数の第１主導体パッドとからなり、
    複数の前記第２導体パッドは、前記副配線パターンに電気的に接続される複数の第２副導体パッドと、該複数の第２副導体パッド以外の複数の第２主導体パッドとからなり、
    前記第１副導体パッド同士の間隔よりも、前記第１主導体パッド同士の間隔の方が広くなっている。
  8. 請求項１〜７のいずれかに記載のプリント配線基板において、
    前記副配線基板は、前記主配線基板の内部に埋設されており、
    前記第１導体パッドおよび前記第２導体パッドは、前記主配線基板に形成されている。
  9. 請求項１〜６のいずれかに記載のプリント配線基板において、
    前記副配線基板は、外部に露出するように前記主配線基板に搭載されており、
    複数の前記第１導体パッドは、前記副配線パターンに電気的に接続される複数の第１副導体パッドと、該複数の第１副導体パッド以外の複数の第１主導体パッドと、からなり、
    複数の前記第２導体パッドは、前記副配線パターンに電気的に接続される複数の第２副導体パッドと、該複数の第２副導体パッド以外の複数の第２主導体パッドと、からなり、
    前記第１主導体パッドと前記第２主導体パッドは、前記主配線基板に形成され、
    前記第１副導体パッドと前記第２副導体パッドは、前記副配線基板に形成されている。
  10. 請求項９に記載のプリント配線基板において、
    前記第１副導体パッドと前記第２副導体パッドは、絶縁層に埋め込まれており、前記第１および第２副導体パッドの上表面と、前記絶縁層の上表面とは、同一平面上に形成されている。
  11. 請求項１０に記載のプリント配線基板において、
    前記第１副導体パッド同士の間隔よりも、前記第１主導体パッド同士の間隔の方が広くなっている。
  12. 請求項１〜１１のいずれかに記載のプリント配線基板において、
    前記第１導体パッドおよび前記第２導体パッドは、同じ形状および同じ大きさとなっている。
  13. 請求項１〜１２のいずれかに記載のプリント配線基板において、
    前記副配線基板の副導体パッド間に形成された前記副配線パターンの幅および間隔は、前記主配線基板の主導体パッド間に形成された前記主配線パターンの幅および間隔よりも狭い。
  14. 請求項１〜１３のいずれかに記載のプリント配線基板において、
    前記第１電子部品は、マイクロプロセッサに相当する半導体素子であり、前記第２電子部品は、メモリに相当する半導体素子である。
  15. 請求項１〜１４のいずれかに記載のプリント配線基板と、
    前記プリント配線基板の第１および第２導体パッドを介して、前記プリント配線基板に搭載された前記第１電子部品および前記第２電子部品と、を備える半導体装置。
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