JP2020021796A - 配線基板、半導体装置及び配線基板の製造方法 - Google Patents

配線基板、半導体装置及び配線基板の製造方法 Download PDF

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Abstract

【課題】電子部品との接続信頼性を向上させることができる配線基板を提供する。【解決手段】配線基板１０は、複数の配線層３１と、複数の配線層３１を被覆するソルダーレジスト層３２と、ソルダーレジスト層３２を厚さ方向に貫通して配線層３１の上面の一部を露出するとともに、容積が互いに異なる複数の開口部３３，３４，３５とを有する。配線基板１０は、開口部３３，３４，３５をそれぞれ充填するビア配線５１，６１，７１と、ビア配線５１，６１，７１とそれぞれ電気的に接続され、ソルダーレジスト層３２の上面３２Ａに形成された柱状の接続端子５２，６２，７２とを有する配線層５０，６０，７０を有する。ビア配線５１，６１，７１は、当該ビア配線５１，６１，７１が充填される開口部３３，３４，３５の容積が大きいほど無電解めっき構造４１が厚くなるように形成されている。【選択図】図１

Description

本発明は、配線基板、半導体装置及び配線基板の製造方法に関するものである。
半導体素子等の電子部品を実装するための配線基板は、様々な形状・構造のものが提案されている。近年は、半導体素子の高集積化及び高機能化に伴い、半導体素子が実装される配線基板においても配線の微細化の要求が高まっている。そこで、配線パターンの形成されたベース基板上に絶縁層を形成し、その絶縁層を厚さ方向に貫通するビアホールに露出する配線パターン上に金属ポスト（柱状の接続端子）を形成した配線基板が提案されている（例えば、特許文献１参照）。
特開２０１２−５４５１９号公報
ところが、容積の異なる複数種類のビアホールが存在すると、それらビアホールを充填するビア配線上に形成される金属ポストの高さに差が生じるおそれがある。金属ポストの高さに差が生じると、半導体素子との接続信頼性が低下するという問題がある。例えば、他の金属ポストよりも低い金属ポストでは、その金属ポストと半導体素子の電極との間の間隔が広くなり、接続用のはんだが不足して接続不良が発生するおそれがある。また、他の金属ポストよりも高い金属ポストでは、余剰になった接続用のはんだが金属ポスト間に広がり、隣接する金属ポストがはんだを介してショートするおそれがある。
本発明の一観点によれば、複数の第１配線層と、前記複数の第１配線層を被覆する絶縁層と、前記絶縁層を厚さ方向に貫通して前記第１配線層の上面の一部を露出するとともに、容積が互いに異なる複数の開口部と、前記各開口部を充填するビア配線と、前記ビア配線と電気的に接続され、前記絶縁層の上面に形成された柱状の接続端子とを有する複数の第２配線層と、を有し、前記ビア配線は、電解めっき層と、前記電解めっき層と前記開口部の底部に露出する前記第１配線層の上面との間に形成されたＮ層（Ｎは０以上の整数）からなる無電解めっき構造と、を有し、前記ビア配線は、当該ビア配線が充填される前記開口部の容積が大きいほど前記無電解めっき構造が厚くなるように形成されている配線基板。
本発明の一観点によれば、電子部品との接続信頼性を向上させることができるという効果を奏する。
一実施形態の配線基板を示す概略断面図。 一実施形態の半導体装置を示す概略断面図。 （ａ），（ｂ）は、一実施形態の配線基板の製造方法を示す概略断面図。 （ａ），（ｂ）は、一実施形態の配線基板の製造方法を示す概略断面図。 （ａ），（ｂ）は、一実施形態の配線基板の製造方法を示す概略断面図。 （ａ），（ｂ）は、一実施形態の配線基板の製造方法を示す概略断面図。 （ａ），（ｂ）は、一実施形態の配線基板の製造方法を示す概略断面図。 （ａ），（ｂ）は、一実施形態の配線基板の製造方法を示す概略断面図。 変更例の配線基板の製造方法を示す概略断面図。
以下、一実施形態について添付図面を参照して説明する。
なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。なお、本明細書において、「平面視」とは、対象物を図１等の鉛直方向（図中上下方向）から視ることを言い、「平面形状」とは、対象物を図１等の鉛直方向から視た形状のことを言う。
図１に示すように、配線基板１０は、基板本体１１を有している。基板本体１１の下面には、配線層２１と、ソルダーレジスト層２２とが順に積層されている。また、基板本体１１の上面には、複数の配線層３１と、ソルダーレジスト層３２と、配線層４０とが順に積層されている。
基板本体１１としては、例えば、コア基板、コア基板を有するコア付きビルドアップ基板、コア基板を有していないコアレス基板を用いることができる。基板本体１１としてコアレス基板を採用する場合には、例えば、最下層の配線層２１の側面及び上面が基板本体１１の最下層の絶縁層に埋め込まれ、配線層２１の下面が最下層の絶縁層から露出されていてもよい。
配線層２１，３１の材料としては、例えば、銅（Ｃｕ）や銅合金を用いることができる。ソルダーレジスト層２２，３２の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂などを主成分とする感光性の絶縁性樹脂を用いることができる。ソルダーレジスト層２２，３２は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。
配線層３１は、基板本体１１の上面に形成されている。配線層３１は、例えば、基板本体１１内の配線層や貫通電極を介して、配線層２１と電気的に接続されている。
ソルダーレジスト層３２は、複数の配線層３１を被覆するように、基板本体１１の上面に積層されている。ソルダーレジスト層３２は、配線基板１０の最外層（ここでは、最上層）の絶縁層である。なお、配線層３１の上面からソルダーレジスト層３２の上面３２Ａまでの厚さは、例えば、１５〜２５μｍ程度とすることができる。
ソルダーレジスト層３２には、当該ソルダーレジスト層３２を厚さ方向に貫通して配線層３１の上面の一部を露出するとともに、互いに容積の異なる複数種類の開口部３３，３４，３５が形成されている。開口部３３は、開口部３４，３５よりも容積が大きくなるように形成されている。開口部３４は、開口部３５よりも容積が大きくなるように形成されている。
ここで、各開口部３３，３４，３５は、図１において下側（基板本体１１側）から上側に向かうに連れて開口幅（開口径）が大きくなるテーパ状に形成されている。各開口部３３，３４，３５の内側面は、ソルダーレジスト層３２の上面３２Ａから各開口部３３，３４，３５の中心に向かって下方に傾斜するように形成されている。各開口部３３，３４，３５の内側面は、例えば、断面視において、段差無く直線状に延びるように傾斜して形成されている。すなわち、各開口部３３，３４，３５は、上側から下側に向かうに連れて開口幅（開口径）が連続的に小さくなるテーパ状に形成されている。例えば、各開口部３３，３４，３５は、上側の開口端の開口径が下側の開口端の開口径よりも大径となる略逆円錐台形状に形成されている。
開口部３３，３４，３５の平面形状は、任意の形状及び大きさに設定することができる。開口部３３，３４，３５の平面形状は、例えば、互いに同一の形状に形成されている。本例の開口部３３，３４，３５の平面形状は、円形状に形成されている。開口部３３，３４，３５の深さは、例えば、互いに同一の深さになるように設定されている。開口部３３，３４，３５の深さは、例えば、１５〜２５μｍ程度とすることができる。
開口部３３の開口幅（開口径）は、開口部３４，３５の開口幅（開口径）よりも大径に設定されている。開口部３４の開口幅（開口径）は、開口部３５の開口幅（開口径）よりも大径に設定されている。例えば、開口部３３の上側の開口端の開口径は、開口部３４，３５の上側の開口端の開口径よりも大径に設定されている。また、開口部３４の上側の開口端の開口径は、開口部３５の上側の開口端の開口径よりも大径に設定されている。例えば、開口部３３の上側の開口端の開口径は６０〜１５０μｍ程度であり、開口部３４の上側の開口端の開口径は３０〜６０μｍ程度であり、開口部３５の上側の開口端の開口径は１０〜３０μｍ程度である。
開口部３３，３４，３５のうち容積の最も大きい開口部３３は、例えば、フォトリソグラフィ法により形成された開口部である。また、開口部３４，３５は、例えば、レーザ加工法により形成された開口部である。
開口部３３，３４，３５の内側面の傾斜角度は、互いに同一の角度であってもよいし、互いに異なる角度であってもよい。例えば、容積の最も大きい開口部３３の内側面の傾斜角度は、その他の開口部３４，３５の内側面の傾斜角度と異なる角度に設定されている。例えば、フォトリソグラフィ法により形成された開口部３３の内側面の傾斜角度は、レーザ加工法により形成された開口部３４，３５の内側面の傾斜角度よりも大きい。例えば、開口部３３は、フォトリソグラフィ法により形成された場合には、その内側面の傾斜角度が９０度（垂直）に近くなる。なお、本明細書において、開口部３３，３４，３５の内側面の傾斜角度は、配線層３１の上面と開口部３３，３４，３５の内側面とがなす角度において、鋭角の角度をいう。
ソルダーレジスト層３２の上面３２Ａには、配線層４０が積層されている。配線層４０は、互いに体積の異なる複数種類の配線層５０，６０，７０を有している。
配線層５０は、開口部３３を充填するビア配線５１と、ビア配線５１と電気的に接続され、ソルダーレジスト層３２の上面３２Ａに形成された柱状の接続端子５２とを有している。配線層６０は、開口部３４を充填するビア配線６１と、ビア配線６１と電気的に接続され、ソルダーレジスト層３２の上面３２Ａに形成された柱状の接続端子６２とを有している。配線層７０は、開口部３５を充填するビア配線７１と、ビア配線７１と電気的に接続され、ソルダーレジスト層３２の上面３２Ａに形成された柱状の接続端子７２とを有している。
ビア配線５１，６１，７１は、開口部３３，３４，３５とそれぞれ同様の形状に形成されている。すなわち、本例のビア配線５１，６１，７１の平面形状は円形状に形成されており、ビア配線５１の直径がビア配線６１，７１の直径よりも大径に設定され、ビア配線６１の直径がビア配線７１の直径よりも大径に設定されている。ビア配線５１の体積は、ビア配線６１，７１の体積よりも大きくなるように形成されている。ビア配線６１の体積は、ビア配線７１の体積よりも大きくなるように形成されている。
接続端子５２，６２，７２の平面形状は、任意の形状及び大きさに設定することができる。接続端子５２，６２，７２の平面形状は、例えば、互いに同一の形状に形成されている。本例の接続端子５２，６２，７２の平面形状は、ビア配線５１，６１，７１と同様に、円形状に形成されている。すなわち、本例の接続端子５２，６２，７２は、円柱状に形成されている。接続端子５２，６２，７２の高さ（厚さ）は、互いに同一の高さ（厚さ）になるように形成されている。接続端子５２，６２，７２の高さは、例えば、５〜３０μｍ程度とすることができる。
接続端子５２，６２，７２の外径寸法（例えば、直径）は、例えば、ビア配線５１，６１，７１の外径寸法（例えば、直径）よりもそれぞれ大きく形成されている。接続端子５２の外径寸法は、例えば、接続端子６２，７２の外径寸法よりも大きくなるように形成されている。接続端子６２の外径寸法は、例えば、接続端子７２の外径寸法よりも大きくなるように形成されている。また、接続端子５２の体積は、例えば、接続端子６２，７２の体積よりも大きくなるように形成されている。接続端子６２の体積は、例えば、接続端子７２の体積よりも大きくなるように形成されている。
接続端子５２，６２，７２は、電子部品と電気的に接続するための電子部品搭載用のパッドとして機能する。接続端子５２，６２，７２は、例えば、接続される接続対象がそれぞれ異なる。例えば、体積の最も大きい接続端子５２は、例えば、グランド（ＧＮＤ）又は電源と接続されるパッドである。また、体積の小さい接続端子６２，７２は、例えば、信号用のパッドである。
なお、必要に応じて、接続端子５２，６２，７２の表面（上面及び側面、又は上面のみ）に表面処理層を形成するようにしてもよい。表面処理層の例としては、金（Ａｕ）層、ニッケル（Ｎｉ）層／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ層／パラジウム（Ｐｄ）層／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。表面処理層の他の例としては、Ｎｉ層／Ｐｄ層（Ｎｉ層とＰｄ層をこの順番で積層した金属層）、Ｐｄ層／Ａｕ層（Ｐｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。ここで、Ａｕ層はＡｕ又はＡｕ合金からなる金属層、Ｎｉ層はＮｉ又はＮｉ合金からなる金属層、Ｐｄ層はＰｄ又はＰｄ合金からなる金属層である。これらＡｕ層、Ｎｉ層、Ｐｄ層としては、例えば、無電解めっき法により形成された金属層（無電解めっき層）や、電解めっき法により形成された金属層（電解めっき層）を用いることができる。また、表面処理層として、例えば、ＯＳＰ（Organic Solderability Preservative）処理などの酸化防止処理を施して形成したＯＳＰ膜を用いることもできる。ＯＳＰ膜としては、例えば、アゾール化合物やイミダゾール化合物等の有機被膜を用いることができる。
次に、配線層５０，６０，７０の構造について詳述する。
配線層５０，６０，７０のビア配線５１，６１，７１は、Ｎ層（Ｎは、０以上の整数）からなる無電解めっき構造４１を有している。ビア配線５１は、２層の無電解めっき構造４１を有し、ビア配線６１は１層の無電解めっき構造４１を有している。ビア配線７１の無電解めっき構造４１は、０層である。すなわち、ビア配線７１は、無電解めっき構造４１を有していない。
まず、配線層５０の構造について詳述する。
ビア配線５１の無電解めっき構造４１は、開口部３３の底部に露出する配線層３１の上面に順に積層された下地めっき層５３，５４を有している。下地めっき層５３，５４は、無電解めっき法により形成された無電解めっき層である。下地めっき層５３，５４の材料としては、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、錫（Ｓｎ）、又はこれら金属の少なくとも一つを含む合金を用いることができる。下地めっき層５３，５４は、単層（単一）の金属層のみからなる単層構造であってもよいし、複数層の金属層が積層された複数層構造であってもよい。下地めっき層５３，５４は、互いに同一の層構造であってもよいし、互いに異なる層構造であってもよい。本例の下地めっき層５３は、開口部３３から露出する配線層３１の上面に、Ｃｕ層５３ＡとＮｉ層５３Ｂとがこの順番で積層された２層構造を有している。本例の下地めっき層５４は、単一のＮｉ層５４Ａのみからなる単層構造を有している。
Ｃｕ層５３Ａは、Ｃｕ又はＣｕ合金からなる無電解めっき層である。Ｎｉ層５３Ｂ，５４Ａは、Ｎｉ又はＮｉ合金からなる無電解めっき層である。Ｎｉ層５３Ｂ，５４Ａは、例えば、配線層３１よりも硬質な金属材料からなる無電解めっき層である。下地めっき層５３，５４の最表層（ここでは、最上層）に位置する金属層（ここでは、Ｎｉ層５３Ｂ，５４Ａ）の材料としては、例えば、配線層３１とは異なる金属材料を用いることができる。また、下地めっき層５３，５４の最上層に位置する金属層（ここでは、Ｎｉ層５３Ｂ，５４Ａ）の材料としては、例えば、配線層３１を構成する金属材料よりも耐環境性・加工性に優れた金属材料を用いることができる。
ここで、下地めっき層５３を構成するＣｕ層５３Ａ及びＮｉ層５３Ｂは、途中に他の工程を含まずに連続して形成される複数層の金属層である。本明細書では、Ｃｕ層５３Ａ及びＮｉ層５３Ｂのように途中に他の工程を含まずに連続して形成される複数層の金属層を、１（Ｎ＝１）層の無電解めっき構造４１として扱う。
なお、下地めっき層５３，５４の他の例としては、例えば、Ｎｉ層／Ｐｄ層／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ層／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。これらＮｉ層／Ｐｄ層／Ａｕ層やＮｉ層／Ａｕ層は、途中に他の工程を含まずに連続して形成される複数層の金属層である。このため、本明細書では、Ｎｉ層／Ｐｄ層／Ａｕ層やＮｉ層／Ａｕ層を、１（Ｎ＝１）層の無電解めっき構造４１として扱う。
下地めっき層５３は、開口部３３から露出する配線層３１の上面全面を被覆するように形成されている。下地めっき層５４は、下地めっき層５３の上面全面を被覆するように形成されている。これら下地めっき層５３，５４は、開口部３３の下部の開口幅（開口径）と同一の幅（直径）に形成されている。下地めっき層５３，５４は、例えば、開口部３３の下部を充填するように形成されている。下地めっき層５３，５４の側面は、例えば、開口部３３の下部における内側面に沿って形成されている。本例の下地めっき層５３，５４は、図１において下側（配線層３１側）から上側に向かうに連れて幅（径）が大きくなるテーパ状に形成されている。例えば、下地めっき層５３，５４は、上面が下面よりも大きくなる略逆円錐台形状に形成されている。本例では、下地めっき層５３と下地めっき層５４とが、図１において下側から上側に向かうに連れて幅（径）が連続的に大きくなるテーパ状に形成されている。すなわち、下地めっき層５３の側面と下地めっき層５４の側面とが連続して直線状に延びるように形成されている。
配線層５０は、開口部３３の内面とソルダーレジスト層３２の上面３２Ａとを連続的に被覆するシード層５５を有している。本例のシード層５５は、下地めっき層５４（ここでは、Ｎｉ層５４Ａ）の上面全面と、下地めっき層５３，５４から露出する開口部３３の内側面全面と、ソルダーレジスト層３２の上面３２Ａとを連続的に被覆するように形成されている。シード層５５の材料としては、例えば、ＣｕやＣｕ合金を用いることができる。シード層５５としては、例えば、無電解めっき法（例えば、無電解銅めっき法）により形成された無電解めっき層（例えば、無電解銅めっき層）を用いることができる。
配線層５０は、シード層５５よりも内側の開口部３３を充填する電解めっき層５６を有している。電解めっき層５６は、電解めっき法により形成された金属層である。電解めっき層５６の材料としては、ＣｕやＣｕ合金を用いることができる。
以上説明した下地めっき層５３，５４からなる２層の無電解めっき構造４１と開口部３３内に形成されたシード層５５及び電解めっき層５６とによって、配線層５０のビア配線５１が構成されている。このように、ビア配線５１は、電解めっき層５６と、その電解めっき層５６と開口部３３の底部に露出する配線層３１の上面との間に形成された２層の無電解めっき構造４１（ここでは、下地めっき層５３，５４）とを有している。
配線層５０は、ソルダーレジスト層３２の上面３２Ａに形成されたシード層５５上及びビア配線５１（電解めっき層５６）上に形成された金属ポスト５７を有している。金属ポスト５７は、ソルダーレジスト層３２の上面３２Ａから上方に突出するように柱状に形成されている。金属ポスト５７は、電解めっき層５６と一体に形成されている。金属ポスト５７は、電解めっき法により形成された金属層である。金属ポスト５７の材料としては、ＣｕやＣｕ合金を用いることができる。
以上説明した金属ポスト５７とソルダーレジスト層３２の上面３２Ａに形成されたシード層５５とによって、配線層５０の接続端子５２が構成されている。
次に、配線層６０の構造について説明する。
ビア配線６１の無電解めっき構造４１は、開口部３４の底部に露出する配線層３１の上面に形成された下地めっき層６４のみからなる。下地めっき層６４は、下地めっき層５４と同一層構造及び同一材料からなる無電解めっき層である。すなわち、本例の下地めっき層６４は、単一のＮｉ層５４Ａのみからなる単層構造を有している。下地めっき層６４の厚さは、下地めっき層５４の厚さと同じ厚さに設定されている。このため、ビア配線６１の無電解めっき構造４１は、ビア配線５１の無電解めっき構造４１よりも下地めっき層５３の分だけ薄く形成されている。
下地めっき層６４は、例えば、開口部３４から露出する配線層３１の上面全面を被覆するように形成されている。このため、下地めっき層６４は、開口部３４の下部の開口幅（開口径）と同一の幅（直径）に形成されている。下地めっき層６４は、例えば、開口部３４の下部を充填するように形成されている。下地めっき層６４の側面は、例えば、開口部３４の下部における内側面に沿って形成されている。下地めっき層６４は、図１において下側（基板本体１１側）から上側に向かうに連れて幅（径）が大きくなるテーパ状に形成されている。例えば、下地めっき層６４は、上面が下面よりも大きくなる略逆円錐台形状に形成されている。
配線層６０は、開口部３４の内面とソルダーレジスト層３２の上面３２Ａとを連続的に被覆するシード層６５を有している。本例のシード層６５は、下地めっき層６４の上面全面と、下地めっき層６４から露出する開口部３４の内側面全面と、ソルダーレジスト層３２の上面３２Ａとを連続的に被覆するように形成されている。シード層６５は、シード層５５と同一層構造及び同一材料からなる金属層である。
配線層６０は、シード層６５よりも内側の開口部３４を充填する電解めっき層６６を有している。電解めっき層６６は、例えば、電解めっき層５６と同一層構造及び同一材料からなる金属層である。
以上説明した下地めっき層６４からなる１層の無電解めっき構造４１と開口部３４内に形成されたシード層６５及び電解めっき層６６とによって、配線層６０のビア配線６１が構成されている。このように、ビア配線６１は、電解めっき層６６と、その電解めっき層６６と開口部３４の底部に露出する配線層３１の上面との間に形成された１層の無電解めっき構造４１（ここでは、下地めっき層６４）とを有している。
配線層６０は、ソルダーレジスト層３２の上面３２Ａに形成されたシード層６５上及びビア配線６１（電解めっき層６６）上に形成された金属ポスト６７を有している。金属ポスト６７は、ソルダーレジスト層３２の上面３２Ａから上方に突出するように柱状に形成されている。金属ポスト６７は、例えば、電解めっき層６６と一体に形成されている。金属ポスト６７は、例えば、金属ポスト５７と同一層構造及び同一材料からなる金属層である。
以上説明した金属ポスト６７とソルダーレジスト層３２の上面３２Ａに形成されたシード層６５とによって、配線層６０の接続端子６２が構成されている。
次に、配線層７０の構造について説明する。
配線層７０は、開口部３５の内面とソルダーレジスト層３２の上面３２Ａとを連続的に被覆するシード層７５と、そのシード層７５よりも内側の開口部３５を充填する電解めっき層７６とを有している。本例のシード層７５は、開口部３５から露出する配線層３１の上面全面と、開口部３５の内側面全面と、ソルダーレジスト層３２の上面３２Ａとを連続的に被覆するように形成されている。シード層７５は、シード層５５，６５と同一層構造及び同一材料からなる金属層である。電解めっき層７６は、例えば、電解めっき層６６と同一層構造及び同一材料からなる金属層である。
以上説明した開口部３５内に形成されたシード層７５及び電解めっき層７６によって、配線層７０のビア配線７１が構成されている。このように、容積の最も小さい開口部３５を充填するビア配線７１は、下地めっき層５３，５４，６４に相当する無電解めっき層を有していない。
配線層７０は、ソルダーレジスト層３２の上面３２Ａに形成されたシード層７５上及びビア配線７１（電解めっき層７６）上に形成された金属ポスト７７を有している。金属ポスト７７は、ソルダーレジスト層３２の上面３２Ａから上方に突出するように柱状に形成されている。金属ポスト７７は、例えば、電解めっき層７６と一体に形成されている。金属ポスト７７は、例えば、金属ポスト５７，６７と同一層構造及び同一材料からなる金属層である。
以上説明した金属ポスト７７とソルダーレジスト層３２の上面３２Ａに形成されたシード層７５とによって、配線層７０の接続端子７２が構成されている。
以上説明したように、配線基板１０では、ビア配線５１，６１，７１が充填される開口部３３，３４，３５の容積が大きいほど（つまり、ビア配線５１，６１，７１の体積が大きいほど）、ビア配線５１，６１，７１の有する無電解めっき構造４１が厚くなるように形成されている。具体的には、最も容積の大きい開口部３３に充填されるビア配線５１が２層の下地めっき層５３，５４を有し、２番目に容積の大きい開口部３４に充填されるビア配線６１が１層の下地めっき層６４を有し、最も容積の小さい開口部３５に充填されるビア配線７１が下地めっき層５３，５４，６４を有さない構造とした。このような構造を採用したことにより、開口部３３，３４，３５内で電解めっき層５６，６６，７６がそれぞれ充填される空間の容積を略等しくすることができる。これにより、電解めっき層５６，６６，７６の上面にそれぞれ形成される金属ポスト５７，６７，７７の高さ（厚さ）を同じ高さに形成することができる。
一方、配線層２１は、基板本体１１の下面に形成されている。この配線層２１は、配線基板１０の最下層の配線層である。
ソルダーレジスト層２２は、配線層２１の一部を被覆するように、基板本体１１の下面に積層されている。ソルダーレジスト層２２は、配線基板１０の最外層（ここでは、最下層）の絶縁層である。ソルダーレジスト層２２には、配線層２１の下面の一部を外部接続用パッドＰ１として露出させるための複数の貫通孔２２Ｘが形成されている。外部接続用パッドＰ１には、配線基板１０をマザーボード等の実装基板に実装する際に使用される外部接続端子８５（図２参照）が接続されるようになっている。
貫通孔２２Ｘの底部に露出する配線層２１の下面には、必要に応じて、表面処理層が形成されている。表面処理層の例としては、Ａｕ層、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層、Ｎｉ層／Ｐｄ層、Ｐｄ層／Ａｕ層やＯＳＰ膜などを挙げることができる。なお、配線層２１の下面に表面処理層が形成されている場合には、その表面処理層が外部接続用パッドＰ１として機能する。また、貫通孔２２Ｘに露出する配線層２１（又は、配線層２１上に表面処理層が形成されている場合には、その表面処理層）自体を、外部接続端子としてもよい。
次に、図２に従って、半導体装置８０の構造について説明する。
半導体装置８０は、配線基板１０と、１つ又は複数（ここでは、１つ）の半導体素子８１と、外部接続端子８５とを有している。
半導体素子８１は、配線基板１０にフリップチップ実装されている。すなわち、半導体素子８１の回路形成面（ここでは、下面）に配設された接続端子８２を、はんだ層８３を介して配線基板１０の配線層４０に接合することにより、半導体素子８１は、接続端子８２及びはんだ層８３を介して配線層４０と電気的に接続されている。このとき、はんだ層８３は、接続端子５２，６２，７２の上面に接合されるとともに、接続端子８２の下面に接合されている。
ここで、半導体素子８１としては、例えば、ＣＰＵ（Central Processing Unit）チップやＧＰＵ（Graphics Processing Unit）チップなどのロジックチップを用いることができる。また、半導体素子８１としては、例えば、ＤＲＡＭ（Dynamic Random Access Memory）チップ、ＳＲＡＭ（Static Random Access Memory）チップやフラッシュメモリチップなどのメモリチップを用いることができる。なお、配線基板１０に複数の半導体素子８１を搭載する場合には、ロジックチップとメモリチップとを組み合わせて配線基板１０に搭載するようにしてもよい。
接続端子８２としては、例えば、金属ポストを用いることができる。接続端子８２は、例えば、半導体素子８１の回路形成面から下方に延びる柱状の接続端子である。本例の接続端子８２は、例えば、円柱状に形成されている。接続端子８２の材料としては、例えば、ＣｕやＣｕ合金を用いることができる。なお、接続端子８２としては、金属ポストの他に、例えば金バンプを用いることもできる。
はんだ層８３としては、例えば、鉛フリーはんだのはんだめっきを用いることができる。はんだめっきの材料としては、例えば、Ｓｎ−Ａｇ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ｂｉ系の鉛フリーはんだを用いることができる。
外部接続端子８５は、配線基板１０の外部接続用パッドＰ１上に形成されている。この外部接続端子８５は、例えば、図示しないマザーボード等の実装基板に設けられたパッドと電気的に接続される接続端子である。外部接続端子８５としては、例えば、はんだボールやリードピンを用いることができる。本実施形態では、外部接続端子８５として、はんだボールを用いている。
次に、配線基板１０の製造方法について説明する。
図３（ａ）に示す工程では、基板本体１１の下面に配線層２１が形成され、基板本体１１の上面に配線層３１が形成された構造体を準備する。
続いて、図３（ｂ）に示す工程では、配線層２１の表面（下面及び側面）全面を被覆するソルダーレジスト層２２を基板本体１１の下面に積層し、配線層３１の表面（上面及び側面）全面を被覆するソルダーレジスト層３２を基板本体１１の上面に積層する。これらソルダーレジスト層２２，３２は、例えば、感光性のソルダーレジストフィルムをラミネートする、又は液状のソルダーレジストを塗布することにより形成することができる。
次いで、図４（ａ）に示す工程では、ソルダーレジスト層２２の所要箇所に、配線層２１の下面の一部を外部接続用パッドＰ１として露出する貫通孔２２Ｘを形成する。また、ソルダーレジスト層３２の所要箇所に、複数の配線層３１のうち一部の配線層３１の上面の一部を露出する開口部３３を形成する。本工程では、図１に示した開口部３３，３４，３５のうち最も容積の大きい開口部３３のみが形成される。貫通孔２２Ｘ及び開口部３３は、例えば、フォトリソグラフィ法やＣＯ２レーザやＹＡＧレーザ等によるレーザ加工法によって形成することができる。本例の開口部３３は、フォトリソグラフィ法により形成される。
なお、貫通孔２２Ｘ及び開口部３３をレーザ加工法によって形成した場合には、必要に応じて、デスミア処理を行って、貫通孔２２Ｘ及び開口部３３の底部にそれぞれ露出する配線層２１，３１の露出面に付着した樹脂スミアを除去する。
次に、図４（ｂ）に示す工程では、無電解めっき法により、ソルダーレジスト層３２の開口部３３から露出する配線層３１の上面に、その上面全面を被覆する下地めっき層５３を形成する。本例の下地めっき層５３は、配線層３１の上面に、Ｃｕ層５３ＡとＮｉ層５３Ｂとをこの順番で積層することで形成される。
Ｃｕ層５３Ａは、例えば、硫酸銅、水酸化ナトリウム、カルボン酸塩、硫酸ニッケル及びホルムアルデヒドを混合しためっき液を用いた無電解銅めっき法により形成することができる。Ｎｉ層５３Ｂは、例えば、硫酸ニッケル、カルボン酸塩、次亜リン酸ナトリウム及び硫黄化合物を混合しためっき液を用いた無電解めっき法により形成することができる。
続いて、図５（ａ）に示す工程では、ソルダーレジスト層３２の所要箇所に、複数の配線層３１のうち下地めっき層５３の形成された配線層３１とは別の配線層３１の上面の一部を露出する開口部３４を形成する。本工程では、図１に示した開口部３３，３４，３５のうち２番目に容積の大きい開口部３４が形成される。開口部３４は、ＣＯ２レーザやＹＡＧレーザ等によるレーザ加工法によって形成することができる。
次に、図５（ｂ）に示す工程では、無電解めっき法により、下地めっき層５３の上面全面を被覆する下地めっき層５４を形成するとともに、ソルダーレジスト層３２の開口部３４から露出する配線層３１の上面全面を被覆する下地めっき層６４を形成する。本例の下地めっき層５４，６４は、下地めっき層５３の上面及び開口部３４から露出する配線層３１の上面に、単一のＮｉ層５４Ａを積層することで形成される。Ｎｉ層５４Ａは、例えば、硫酸ニッケル、カルボン酸塩、次亜リン酸ナトリウム及び硫黄化合物を混合しためっき液を用いた無電解めっき法により形成することができる。
続いて、図６（ａ）に示す工程では、ソルダーレジスト層３２の所要箇所に、複数の配線層３１のうち下地めっき層５３，５４，６４の形成された配線層３１とは別の配線層３１の上面の一部を露出する開口部３５を形成する。本工程では、開口部３３，３４，３５のうち最も容積の小さい開口部３５が形成される。開口部３５は、ＣＯ２レーザやＹＡＧレーザ等によるレーザ加工法によって形成することができる。
次に、図６（ｂ）に示す工程では、開口部３５から露出する配線層３１の上面全面と、開口部３５の内側面全面と、ソルダーレジスト層３２の上面３２Ａ全面と、開口部３４の内側面全面と、下地めっき層６４の上面全面と、開口部３３の内側面全面と、下地めっき層５４の上面全面とを連続して被覆するシード層４２を形成する。シード層４２は、例えば、硫酸銅、水酸化ナトリウム、カルボン酸塩、硫酸ニッケル及びホルムアルデヒドを混合しためっき液を用いた無電解銅めっき法により形成することができる。
次に、図７（ａ）に示す工程では、ソルダーレジスト層３２の上面３２Ａに形成されたシード層４２上に、開口パターン１０１，１０２，１０３を有するレジスト層１００を形成する。開口パターン１０１は、金属ポスト５７（図１参照）の形成領域に対応する部分のシード層４２を露出するように形成される。開口パターン１０２は、金属ポスト６７（図１参照）の形成領域に対応する部分のシード層４２を露出するように形成される。開口パターン１０３は、金属ポスト７７（図１参照）の形成領域に対応する部分のシード層４２を露出するように形成される。レジスト層１００の材料としては、例えば、次工程の電解めっき処理に対して耐めっき性がある材料を用いることができる。例えば、レジスト層１００の材料としては、感光性のドライフィルムレジスト又は液状のフォトレジスト（例えば、ノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト）等を用いることができる。例えば、感光性のドライフィルムレジストを用いる場合には、シード層４２の上面にドライフィルムを熱圧着によりラミネートし、そのドライフィルムをフォトリソグラフィ法によりパターニングして開口パターン１０１，１０２，１０３を有するレジスト層１００を形成する。なお、液状のフォトレジストを用いる場合にも、同様の工程を経て、レジスト層１００を形成することができる。
続いて、図７（ｂ）に示す工程では、レジスト層１００をめっきマスクとして、シード層４２の上面に、そのシード層４２をめっき給電層に利用する電解めっき法を施す。すなわち、レジスト層１００の開口パターン１０１，１０２，１０３から露出されたシード層４２の上面に電解めっき法（例えば、電解銅めっき法）を施す。本工程により、シード層４２よりも内側の開口部３３を充填する電解めっき層５６が形成されるとともに、開口パターン１０１内に金属ポスト５７が形成される。また、シード層４２よりも内側の開口部３４を充填する電解めっき層６６が形成されるとともに、開口パターン１０２内に金属ポスト６７が形成される。また、シード層４２よりも内側の開口部３５を充填する電解めっき層７６が形成されるとともに、開口パターン１０３内に金属ポスト７７が形成される。このように、電解めっき層５６，６６，７６及び金属ポスト５７，６７，７７は同一工程により形成される。このとき、無電解めっき構造４１の厚さを調整することによって電解めっき層５６，６６，７６の体積が略等しくなるように調整されているため、それら電解めっき層５６，６６，７６の上面にそれぞれ形成される金属ポスト５７，６７，７７の高さが略同じ高さに形成される。なお、本工程の電解めっき法におけるめっき液としては、例えば、硫酸に硫酸銅を溶解してなる溶液を用いることができる。
次に、図８（ａ）に示す工程では、図７（ｂ）に示したレジスト層１００をアルカリ性の剥離液（例えば、有機アミン系剥離液、苛性ソーダ、アセトンやエタノールなど）により除去する。
続いて、図８（ｂ）に示す工程では、金属ポスト５７，６７，７７をエッチングマスクとして、不要なシード層４２をエッチングにより除去する。シード層４２が無電解銅めっき層である場合には、例えば、硫酸過水系のエッチング液を用いたウェットエッチングにより不要なシード層４２を除去する。これにより、図８（ａ）に示したシード層４２のうち金属ポスト５７，６７，７７の下にそれぞれ位置するシード層５５，６５，７５のみが残る。本工程により、ソルダーレジスト層３２の開口部３３内に、２層の下地めっき層５３，５４とシード層５５と電解めっき層５６とからなるビア配線５１が形成される。ソルダーレジスト層３２の上面３２Ａに形成されたシード層５５と金属ポスト５７とからなる接続端子５２が形成される。これにより、ビア配線５１と接続端子５２とからなる配線層５０が形成される。同様に、開口部３４内に形成され、１層の下地めっき層６４とシード層６５と電解めっき層６６とからなるビア配線６１を含む配線層６０と、開口部３５内に形成され、シード層７５と電解めっき層７６とからなるビア配線７１を含む配線層７０とが形成される。
以上説明した製造工程により、図１に示した配線基板１０を製造することができる。
次に、本実施形態の作用及び効果について説明する。
（１）ビア配線５１，６１，７１が充填される開口部３３，３４，３５の容積（つまり、ビア配線５１，６１，７１の体積）が大きいほど、ビア配線５１，６１，７１の有する無電解めっき構造４１（ここでは、下地めっき層５３，５４，６４）が厚くなるように形成されている。この無電解めっき構造４１の厚さを変更することにより、電解めっき層５６，６６，７６が充填される開口部３３，３４，３５内の空間の容積が等しくなるように調整することができる。これにより、電解めっき層５６，６６，７６の上面にそれぞれ形成される金属ポスト５７，６７，７７の高さ（厚さ）に差が生じることを抑制できる。このため、接続端子５２，６２，７２の上面（つまり、配線層５０，６０，７０の頂部）を全て略同一平面上に形成することができる。これにより、接続端子５２，６２，７２と半導体素子８１との接続信頼性を向上させることができる。
（２）ところで、開口部３３，３４の底部に露出する配線層３１の上面の一部のみを被覆するように下地めっき層を形成した場合には、開口部３３，３４の底部における平坦性が損なわれる。このため、それら開口部３３，３４に充填される電解めっき層の上面及びその電解めっき層上に形成される金属ポストの上面の平坦性が損なわれるという問題がある。
これに対し、本実施形態では、開口部３３の底部に露出する配線層３１の上面全面を被覆するように下地めっき層５３，５４を形成し、開口部３４の底部に露出する配線層３１の上面全面を被覆するように下地めっき層６４を形成した。これにより、下地めっき層５３，５４，６４を形成する場合であっても、開口部３３，３４の底部の平坦性を維持することができる。このため、下地めっき層５４，６４上にそれぞれ形成される電解めっき層５６，６６の上面及びそれら電解めっき層５６，６６上にそれぞれ形成される金属ポスト５７，６７の上面を平坦に形成することができる。したがって、金属ポスト５７，６７，７７の高さに差が生じることを抑制できるため、接続端子５２，６２，７２と半導体素子８１との接続信頼性を向上させることができる。
（３）下地めっき層５３，５４，６４の層数を増減することで、ビア配線５１，６１，７１における無電解めっき構造４１の厚さを変更するようにした。すなわち、ビア配線５１，６１，７１が充填される開口部３３，３４，３５の容積が大きいほど、下地めっき層５３，５４，６４の層数が多くなるように設定した。具体的には、開口部３３に充填されるビア配線５１が２層の下地めっき層５３，５４を有し、開口部３４に充填されるビア配線６１が１層の下地めっき層６４を有し、開口部３５に充填されるビア配線７１が下地めっき層を有さない構造とした。さらに、下地めっき層５４と下地めっき層６４とを同一層構造及び同一材料からなる無電解めっき層とした。これにより、下地めっき層５３と下地めっき層５４，６４とを別工程で製造し、下地めっき層５４と下地めっき層６４とを同一工程で製造することができる。したがって、別工程で製造される下地めっき層５３及び下地めっき層５４，６４の層数を変更することで無電解めっき構造４１の厚さを変更することができる。このため、同一工程で製造される１層のめっき層の厚さを変更することで無電解めっき構造４１の厚さを変更する場合に比べて、無電解めっき構造４１の厚さを容易に調整することができる。さらに、開口部３３内に形成される２層目の下地めっき層５４と開口部３４内に形成される１層目の下地めっき層６４とを同一工程で製造することが可能であるため、下地めっき層５３，５４，６４の形成に伴う製造工程の増加を抑制することができる。
（４）本実施形態の製造方法では、互いに容積の異なる開口部３３，３４，３５がそれぞれ別の工程で形成される。このため、最初に形成される開口部３３は、その後に形成される開口部３４，３５に施される加工の影響を全て受ける。また、２番目に形成される開口部３４は、その後に形成される開口部３５に施される加工の影響を全て受ける。例えば、開口部３４を形成した際にその開口部３４に露出した配線層３１に対してフラッシュエッチングを施す場合には、開口部３３内に形成された下地めっき層５３がフラッシュエッチングの影響を受ける。同様に、開口部３５を形成した際にその開口部３５に露出した配線層３１に対してフラッシュエッチングを施した場合には、開口部３３，３４内にそれぞれ形成された下地めっき層５４，６４がフラッシュエッチングの影響を受ける。
これに対し、本実施形態では、下地めっき層５３，５４，６４の最表層に、配線層３１と異なる金属材料からなる金属層（ここでは、Ｎｉ層５３Ｂ，５４Ａ）を形成するようにした。この構成によれば、下地めっき層５３，５４，６４の最表層の金属種が配線層３１（例えば、Ｃｕ）と異なるため、下地めっき層５３，５４，６４が配線層３１に対するフラッシュエッチングの影響を受け難くすることができる。
（５）また、下地めっき層５３，５４，６４の最表層の金属層（ここでは、Ｎｉ層５３Ｂ，５４Ａ）の材料として、配線層３１よりも耐環境性・加工性に優れた金属材料を用いる。これにより、下地めっき層５３，５４，６４が他の開口部（例えば、開口部３４，３５）に施される加工に晒された場合であっても、下地めっき層５３，５４，６４の品質が低下することを抑制できる。
（６）さらに、下地めっき層５３，５４，６４の最表層の金属層（ここでは、Ｎｉ層５３Ｂ，５４Ａ）の材料として、配線層３１よりも硬質な金属材料を用いる。これにより、体積が大きく、大きな応力のかかるビア配線５１，６１の中に硬質なＮｉ層５３Ｂ，５４Ａを設けることができる。したがって、これらＮｉ層５３Ｂ，５４Ａによって、ビア配線５１，６１の機械的強度を高めることができ、ビア配線５１，６１にかかる応力を緩和できる。
（７）開口部３３，３４，３５の内側面が段差無く直線状に延びるように形成されている。すなわち、開口部３３，３４，３５はそれぞれ１回の製造工程で製造された開口部である。このため、複数の開口部を連通させて開口部３３，３４，３５を構成した場合に比べて、開口部３３，３４，３５の下側の開口端の開口径が大きくなることを抑制できる。例えば、下側（配線層３１側）から上側に向かって階段状に開口径が小さくなる複数の口部によって開口部３３，３４，３５を構成した場合には、下側の開口端の開口径が大きくなり、配線層３１の平面形状も大きく設計する必要があるため、配線層３１の微細化に対応できない。これに対し、本実施形態の開口部３３，３４，３５は１つの開口部によって構成されているため、下側の開口端の開口径が大きくなることを抑制でき、配線層３１の平面形状が大きくなることを抑制できる。この結果、配線層３１の微細化に容易に対応することができる。
（８）開口部３３の内側面に沿って、下地めっき層５３の側面と下地めっき層５４の側面とが直線状に連続するように形成されている。これにより、下地めっき層５３の側面と下地めっき層５４の側面とが階段状に形成される場合に比べて、下地めっき層５３の平面形状が大きくなることを抑制でき、配線層３１の平面形状が大きくなることを抑制できる。
（他の実施形態）
上記各実施形態は、以下のように変更して実施することができる。上記各実施形態及び以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
・上記実施形態において、ソルダーレジスト層３２に形成された多数の開口部のそれぞれが開口部３３，３４，３５のいずれの開口部に属するか否かを、開口部３３，３４，３５のそれぞれに設定された一定範囲の容積値に含まれるか否かによって判断するようにしてもよい。この場合には、開口部３３，３４，３５のそれぞれに設定された一定範囲の容積値は互いに重複しないように設定されている。例えば、対象の開口部の容積が、開口部３３に設定された一定範囲の容積値に含まれる場合には、対象の開口部に２層の下地めっき層５３，５４を有するビア配線５１を形成する。また、対象の開口部の容積が、開口部３４に設定された一定範囲の容積値に含まれる場合には、対象の開口部に１層の下地めっき層６４を有するビア配線６１を形成する。同様に、対象の開口部の容積が、開口部３５に設定された一定範囲の容積値に含まれる場合には、対象の開口部に無電解めっき構造４１を有さないビア配線７１を形成する。なお、上述した一定範囲の容積値は、例えば、実験結果やシミュレーション結果などに基づいて、金属ポストの高さを略一定に形成することのできる範囲に設定されている。
・上記実施形態では、ソルダーレジスト層３２に、容積が互いに異なる３種類の開口部３３，３４，３５を形成するようにしたが、これに限定されない。例えば、ソルダーレジスト層３２に、容積が互いに異なる２種類の開口部を形成するようにしてもよい。例えば、ソルダーレジスト層３２に開口部３４，３５のみを形成するようにしてもよい。この場合には、最も容積が大きくなる開口部３４をフォトリソグラフィ法により形成することができる。また、ソルダーレジスト層３２に開口部３３，３４のみを形成するようにしてもよい。
あるいは、ソルダーレジスト層３２に、容積が互いに異なる４種類の開口部を形成するようにしてもよい。例えば、開口部３３よりも容積の大きな開口部を形成した場合には、その開口部には、３層の下地めっき層からなる無電解めっき構造４１を有するビア配線が形成される。同様に、ソルダーレジスト層３２に、容積が互いに異なる５種類以上の開口部を形成するようにしてもよい。
・図９に示すように、ソルダーレジスト層３２に形成された開口部の疎密（密集状態）に応じて、ビア配線の有する無電解めっき構造４１の厚さを変更するようにしてもよい。例えば、配線層４０が密集して高密度に形成された高密度領域Ａ１内に形成される開口部３６内には、下地めっき層５３からなる１層の無電解めっき構造４１を有するビア配線９１が形成される。また、配線層４０が高密度領域Ａ１よりも低密度に形成された低密度領域Ａ２内に形成される開口部３７には、無電解めっき構造４１を有さないビア配線７１が形成される。すなわち、低密度領域Ａ２に形成された配線層４０は、ビア配線７１と接続端子７２とを有する配線層７０によって構成されている。
ここで、高密度領域Ａ１における配線層４０のピッチは、低密度領域Ａ２における配線層４０のピッチよりも短く設定されている。本変更例では、開口部３６の開口幅と開口部３７の開口幅とは同じ大きさに設定されている。
次に、開口部３６に充填されたビア配線９１と、ビア配線９１と電気的に接続され、ソルダーレジスト層３２の上面３２Ａに形成された柱状の接続端子９２とを有する配線層９０の構造について説明する。
配線層９０は、下地めっき層５３の上面全面と開口部３６の内側面全面とソルダーレジスト層３２の上面３２Ａとを連続的に被覆するシード層９５を有している。シード層９５は、シード層７５と同一層構造及び同一材料からなる金属層である。
配線層９０は、シード層９５よりも内側の開口部３６を充填する電解めっき層９６を有している。電解めっき層９６は、例えば、電解めっき層７６と同一層構造及び同一材料からなる金属層である。
以上説明した下地めっき層５３からなる１層の無電解めっき構造４１と開口部３６内に形成されたシード層９５及び電解めっき層９６とによって、配線層９０のビア配線９１が構成されている。
配線層９０は、ソルダーレジスト層３２の上面３２Ａに形成されたシード層９５上及びビア配線９１（電解めっき層９６）上に形成された金属ポスト９７を有している。金属ポスト９７は、ソルダーレジスト層３２の上面３２Ａから上方に突出するように柱状に形成されている。金属ポスト９７は、例えば、電解めっき層９６と一体に形成されている。金属ポスト９７は、例えば、金属ポスト７７と同一層構造及び同一材料からなる金属層である。
以上説明した金属ポスト９７とソルダーレジスト層３２の上面３２Ａに形成されたシード層９５とによって、配線層９０の接続端子９２が構成されている。
この構成によれば、高密度領域Ａ１に形成され、金属ポスト９７が低密度領域Ａ２に形成された金属ポスト７７よりも薄く形成されるおそれのある配線層９０のみに無電解めっき構造４１が形成される。これにより、金属ポスト７７の高さと金属ポスト９７の高さとに差が生じることを抑制できる。したがって、接続端子７２，９２と半導体素子との接続信頼性を向上させることができる。
・上記実施形態では、開口部３３，３４，３５及びビア配線５１，６１，７１を、下側（配線層３１側）から上側に向かうに連れて幅（径）が大きくなるように形成した。すなわち、開口部３３，３４，３５の内側面及びビア配線５１，６１，７１の外周面を傾斜面に形成した。これに限らず、例えば、開口部３３，３４，３５の内側面及びビア配線５１，６１，７１の外周面を、断面視において、配線層３１の上面に対して略垂直に延びるように形成してもよい。すなわち、開口部３３，３４，３５及びビア配線５１，６１，７１を、下側（配線層３１側）から上側まで幅（径）が等しくなるように形成してもよい。
・上記実施形態では、開口部３３，３４，３５の内側面を、断面視において、直線状に延びるように形成したが、これに限定されない。例えば、開口部３３，３４，３５の内側面を、断面視において、円弧状、楕円弧状や放物線状に湾曲するように形成してもよい。
・上記実施形態の下地めっき層５３を、途中に他の工程を含まずに連続して形成されるＣｕ層５３Ａ及びＮｉ層５３Ｂを順に積層した複数層構造とした。これに限らず、下地めっき層５３を、単一の金属層からなる単層構造としてもよい。
・上記実施形態では、下地めっき層５４，６４を単一のＮｉ層５４Ａからなる単層構造とした。これに限らず、下地めっき層５４，６４を、途中に他の工程を含まずに連続して形成される複数層の金属層からなる複数層構造としてもよい。
・上記実施形態では、下地めっき層５３，５４及び下地めっき層６４の層数を変更することで、ビア配線５１，６１，７１における無電解めっき構造４１の厚さを変更するようにしたが、これに限定されない。例えば、無電解めっき構造４１の層数を変更せずに、開口部３３，３４，３５の容積が大きいほど、ビア配線５１，６１，７１の無電解めっき構造４１が厚くなるように形成してもよい。
・上記実施形態では、シード層４２（シード層５５，６５，７５）を無電解めっき法（例えば、無電解銅めっき法）により形成するようにしたが、これに限定されない。例えば、シード層４２（シード層５５，６５，７５）を、スパッタ法や蒸着法などにより形成するようにしてもよい。
・上記実施形態では、シード層５５，６５，７５を単層構造のシード層に具体化したが、シード層５５，６５，７５を複数層構造（例えば、２層構造）のシード層に具体化してもよい。２層構造のシード層５５，６５，７５としては、例えば、チタン（Ｔｉ）層とＣｕ層とを順に積層した構造を有するシード層を挙げることができる。
・上記実施形態では、最外層の絶縁層としてソルダーレジスト層２２，３２を採用したが、これに限定されない。最外層の絶縁層の材料としては、感光性樹脂を主成分とする絶縁性樹脂に限らず、例えば、熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。このような最外層の絶縁層の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。
・上記実施形態の半導体装置８０において、半導体素子８１と配線基板１０との間にアンダーフィル樹脂を充填するようにしてもよい。
・上記実施形態の配線基板１０に、半導体素子８１の代わりに、チップコンデンサ、チップ抵抗やチップインダクタ等のチップ部品や水晶振動子などの半導体素子８１以外の電子部品を実装するようにしてもよい。
１０ 配線基板
３１ 配線層（第１配線層）
３２ ソルダーレジスト層（絶縁層）
３３ 開口部（第３開口部）
３４ 開口部（第１開口部）
３５ 開口部（第２開口部）
４０，５０，６０，７０ 配線層（第２配線層）
４１ 無電解めっき構造
４２ シード層
５１，６１，７１ ビア配線
５２，６２，７２ 接続端子
５３ 下地めっき層（第２下地めっき層）
５３Ａ Ｃｕ層
５３Ｂ Ｎｉ層
５４ 下地めっき層（第３下地めっき層）
５４Ａ Ｎｉ層
５５ シード層（第３シード層）
５６ 電解めっき層（第３電解めっき層）
５７，６７，７７ 金属ポスト
６４ 下地めっき層（第１下地めっき層）
６５ シード層（第１シード層）
６６ 電解めっき層（第１電解めっき層）
７５ シード層（第２シード層）
７６ 電解めっき層（第２電解めっき層）
８０ 半導体装置
８１ 半導体素子
１００ レジスト層
１０１，１０２，１０３ 開口パターン

Claims (10)

  1. 複数の第１配線層と、
    前記複数の第１配線層を被覆する絶縁層と、
    前記絶縁層を厚さ方向に貫通して前記第１配線層の上面の一部を露出するとともに、容積が互いに異なる複数の開口部と、
    前記各開口部を充填するビア配線と、前記ビア配線と電気的に接続され、前記絶縁層の上面に形成された柱状の接続端子とを有する複数の第２配線層と、を有し、
    前記ビア配線は、電解めっき層と、前記電解めっき層と前記開口部の底部に露出する前記第１配線層の上面との間に形成されたＮ層（Ｎは０以上の整数）からなる無電解めっき構造と、を有し、
    前記ビア配線は、当該ビア配線が充填される前記開口部の容積が大きいほど前記無電解めっき構造が厚くなるように形成されている配線基板。
  2. 前記複数の開口部は、第１開口部と、前記第１開口部よりも容積の小さい第２開口部とを有し、
    前記第１開口部を充填する前記ビア配線は、
    前記第１開口部の底部に露出する前記第１配線層の上面全面を被覆するように形成された第１下地めっき層からなるＮ層（Ｎ＝１）の前記無電解めっき構造と、
    前記第１下地めっき層の上面全面と前記第１開口部の内側面全面とを連続して被覆する第１シード層と、
    前記第１シード層よりも内側の前記第１開口部を充填する第１電解めっき層とからなり、
    前記第２開口部を充填する前記ビア配線は、
    前記第２開口部の底部に露出する前記第１配線層の上面全面と前記第２開口部の内側面全面とを連続して被覆する第２シード層と、
    前記第２シード層よりも内側の前記第２開口部を充填する第２電解めっき層とからなる請求項１に記載の配線基板。
  3. 前記第１下地めっき層は、単層構造又は複数層構造を有し、前記第１配線層とは異なる金属材料からなる無電解めっき層を含む請求項２に記載の配線基板。
  4. 前記第１下地めっき層は、複数層構造からなり、前記第１配線層とは異なる金属材料からなる無電解めっき層が前記複数層構造の最表層に形成されている請求項３に記載の配線基板。
  5. 前記複数の開口部は、前記第１開口部よりも容積の大きい第３開口部を有し、
    前記第３開口部を充填する前記ビア配線は、
    前記第３開口部の底部に露出する前記第１配線層の上面全面を被覆するように形成された第２下地めっき層と、前記第２下地めっき層の上面全面を被覆するように形成された第３下地めっき層とからなるＮ層（Ｎ＝２）の前記無電解めっき構造と、
    前記第３下地めっき層の上面全面と前記第３開口部の内側面全面とを連続して被覆する第３シード層と、
    前記第３シード層よりも内側の前記第３開口部を充填する第３電解めっき層とからなり、
    前記第３下地めっき層は、前記第１下地めっき層と同一層構造及び同一材料からなり、前記第１下地めっき層と同じ厚さに設定されている請求項２〜４の何れか一項に記載の配線基板。
  6. 前記第２下地めっき層は、単層構造又は複数層構造を有し、前記第１配線層とは異なる金属材料からなる無電解めっき層を含む請求項５に記載の配線基板。
  7. 前記第２下地めっき層は、複数層構造からなり、前記第１配線層とは異なる金属材料からなる無電解めっき層が前記複数層構造の最表層に形成されている請求項６に記載の配線基板。
  8. 請求項１〜７のいずれか一項に記載の配線基板と、
    前記接続端子に接続された半導体素子と、
    を有する半導体装置。
  9. 複数の第１配線層を被覆する絶縁層を形成する工程と、
    前記絶縁層を厚さ方向に貫通して、前記複数の第１配線層のうちの一部の前記第１配線層の上面を露出する第１開口部を形成する工程と、
    無電解めっき法により、前記第１開口部の底部に露出する前記第１配線層の上面全面を被覆する第１下地めっき層を形成する工程と、
    前記第１下地めっき層を形成した後に、前記絶縁層を厚さ方向に貫通して、前記複数の第１配線層のうち前記第１下地めっき層が形成された前記第１配線層とは別の前記第１配線層の上面を露出し、前記第１開口部よりも容積の小さい第２開口部を形成する工程と、
    前記第２開口部の底部に露出する前記第１配線層の上面全面と、前記第２開口部の内側面全面と、前記絶縁層の上面全面と、前記第１開口部の内側面全面と、前記第１下地めっき層の上面全面とを連続して被覆するシード層を形成する工程と、
    前記シード層上に、開口パターンを有するレジスト層を形成する工程と、
    前記シード層を給電層とする電解めっき法により、前記第１開口部及び前記第２開口部をそれぞれ充填する電解めっき層を形成するとともに、前記開口パターン内に金属ポストを形成する工程と、
    前記レジスト層を除去する工程と、
    前記金属ポストをマスクにして前記シード層を除去する工程と、
    を有する配線基板の製造方法。
  10. 前記第１開口部を形成する工程の前に、
    前記絶縁層を厚さ方向に貫通して、前記複数の第１配線層のうち、前記第１開口部及び前記第２開口部から露出される前記第１配線層とは別の前記第１配線層の上面を露出し、前記第１開口部よりも容積の大きい第３開口部を形成する工程と、
    無電解めっき法により、前記第３開口部の底部に露出する前記第１配線層の上面全面を被覆する第２下地めっき層を形成する工程と、を有し、
    前記第１下地めっき層を形成する工程では、前記第２下地めっき層の上面に、前記第１下地めっき層と同一層構造及び同一材料からなる第３下地めっき層を形成する請求項９に記載の配線基板の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021093417A (ja) * 2019-12-09 2021-06-17 イビデン株式会社 プリント配線板、及び、プリント配線板の製造方法
US10741483B1 (en) 2020-01-28 2020-08-11 Advanced Semiconductor Engineering, Inc. Substrate structure and method for manufacturing the same
CN112002752B (zh) 2020-07-27 2023-04-21 北海惠科光电技术有限公司 源漏电极的制备方法、阵列基板的制备方法和显示机构
JP2023014738A (ja) * 2021-07-19 2023-01-31 新光電気工業株式会社 配線基板及び配線基板の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191131A (ja) * 2003-12-24 2005-07-14 Ngk Spark Plug Co Ltd 配線基板の製造方法
US20070007665A1 (en) * 2005-07-05 2007-01-11 Interantional Business Machines Corporation Structure and method for producing multiple size interconnections
JP2008227355A (ja) * 2007-03-15 2008-09-25 Shinko Electric Ind Co Ltd 電子装置及びその製造方法
JP2013229523A (ja) * 2012-04-26 2013-11-07 Shinko Electric Ind Co Ltd パッド形成方法及び配線基板
JP2016051747A (ja) * 2014-08-29 2016-04-11 京セラサーキットソリューションズ株式会社 配線基板

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8614143B2 (en) * 2008-12-03 2013-12-24 Texas Instruments Incorporated Simultaneous via and trench patterning using different etch rates
KR101278426B1 (ko) 2010-09-02 2013-06-24 삼성전기주식회사 반도체 패키지 기판의 제조방법
US9245834B2 (en) * 2012-03-16 2016-01-26 Stats Chippac, Ltd. Semiconductor device and method of forming compliant conductive interconnect structure in flipchip package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191131A (ja) * 2003-12-24 2005-07-14 Ngk Spark Plug Co Ltd 配線基板の製造方法
US20070007665A1 (en) * 2005-07-05 2007-01-11 Interantional Business Machines Corporation Structure and method for producing multiple size interconnections
JP2008227355A (ja) * 2007-03-15 2008-09-25 Shinko Electric Ind Co Ltd 電子装置及びその製造方法
JP2013229523A (ja) * 2012-04-26 2013-11-07 Shinko Electric Ind Co Ltd パッド形成方法及び配線基板
JP2016051747A (ja) * 2014-08-29 2016-04-11 京セラサーキットソリューションズ株式会社 配線基板

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