JP2005191131A - 配線基板の製造方法 - Google Patents

Abstract

【課題】 半導体素子の搭載側と同じ側に給電用端子（給電用端子パッド）を設けた配線基板の製造方法において、比較的簡単な方法により、給電用端子パッドのＡｕメッキ層を厚く形成する方法を提供する。
【解決手段】 本発明は、集積回路チップがフリップチップ接続される素子用端子パッド１０と同じ側に、電力を供給するため給電用端子パッド１５を設けた配線基板の製造方法である。給電用端子パッド１５は、Ｃｕメッキ層５３の上に電解Ｎｉメッキ層５５および電解Ａｕメッキ層５７を形成することにより得られる。素子用端子パッド１０は、Ｃｕメッキ層５４の上に無電解Ｎｉメッキ層６４および無電解Ａｕメッキ層６６を形成することにより得られる。給電用端子パッド１５における電解Ａｕメッキ層５７の厚さを、素子用端子パッド１０における無電解Ａｕメッキ層６６の厚さよりも大に調整する。
【選択図】 図５

Description

本発明は、配線基板の製造方法に関する。

半導体素子の高集積化は、外部接続端子数の増加をともなう。このときの消費電力は、電界効果トランジスタ（ＦＥＴ）単位で考えると減少するが、集積度の増大、ゲート遅延の減少による駆動周波数の上昇を勘案すると、結局、単位面積当りの消費電力は大きくなる。また、駆動電圧の低下により電流が増大する。半導体素子の端子数と消費電力の増加傾向は、それを搭載するための配線基板にもおよぶ。

供給可能な電流値は配線断面積に比例するため、所要電流が２倍になると必要とされる電源配線の総配線断面積が２倍になる。そのため、昨今の配線基板においては、端子の全数に占める給電用端子（電源端子およびグランド端子）の割合が半数を超えている。給電用端子の総数の増加傾向は、配線基板の設計の困難性を増大させる要因となってきている。つまり、半導体素子の高集積化にあわせて配線の微細化を進める必要性があるにも関わらず、給電用端子の総数、ひいては全端子数を増加せざるを得ないという、相反する問題をクリアすることが配線基板には要求されている。現状の配線構造では、近い将来、マザーボードから半導体素子への電力供給が追いつかなくなることも予測される。

かかる問題を解決するために、たとえば下記特許文献１には、半導体素子を実装する側と同じ側に給電用端子を設け、これらに電源線を接続することで半導体素子への給電を行なうようにした配線基板が記載されている。
特開２００１−３３９１４０号公報

ところで、上記のような配線基板の端子には、Ｎｉ／Ａｕメッキ等のメッキ処理を施すことが一般的である。そして、半導体素子を実装する側と同じ側に設けた給電用の端子パッドに、着脱可能なコネクタを接続するようにした場合（上記特許文献１、図２（ｃ））、Ａｕメッキ層が剥がれてＮｉメッキ層が露出する恐れがある。露出したＮｉメッキ層の表面に酸化膜が形成されると、接触抵抗が増大するので好ましくない。したがって、Ａｕメッキ層を比較的厚く形成するのがよく、そのための方法が望まれている。

本発明は、半導体素子の搭載側と同じ側に給電用端子（給電用端子パッド）を設けた配線基板の製造方法において、比較的簡単な方法により、給電用端子パッドのＡｕメッキ層を厚く形成する方法を提供することを課題とする。

課題を解決するための手段および発明の効果

上記課題を解決するために本発明の配線基板の製造方法は、誘電体層と導体層とが交互に積層された配線積層部を有し、配線積層部の第一主表面上に、電子部品の電極端子に接続される第１の端子パッドと、電子部品に電力を供給するための給電部品に機械的に接触する第２の端子パッドとを設けた配線基板の製造方法であって、第一主表面が誘電体層にて構成されるように配線積層部を形成する配線積層部形成工程と、第一主表面上における、第１の端子パッドおよび第２の端子パッドの形成予定位置に、それら端子パッドの本体部となる下地メッキ層を形成する下地メッキ層形成工程と、第１の端子パッドの本体部として形成された下地メッキ層を個別に露出させるための開口を有するソルダーレジスト層を、その開口の内周縁が下地メッキ層の主表面外周縁よりも内側に位置するように形成するソルダーレジスト層形成工程と、第１の端子パッドの本体部となるべき下地メッキ層を第１のメッキレジストで保護した上で、電解Ｎｉメッキ工程および電解Ａｕ系メッキ工程をこの順番で行ない、下地メッキ層、電解Ｎｉメッキ層および電解Ａｕ系メッキ層からなる第２の端子パッドを形成する電解メッキ工程と、第１のメッキレジストを除去するメッキレジスト除去工程と、第２の端子パッドを第２のメッキレジストで保護した上で、無電解Ｎｉメッキ工程と無電解Ａｕメッキ工程とをこの順番で行ない、下地メッキ層、無電解Ｎｉメッキ層および無電解Ａｕメッキ層からなる第１の端子パッドを形成する無電解メッキ工程とを含み、第１の端子パッドにおける無電解Ａｕメッキ層の厚さよりも、第２の端子パッドにおける電解Ａｕ系メッキ層の厚さが大となるように調整することを主要な特徴とする。ここでＡｕ系メッキとは、ＡｕメッキまたはＡｕ合金メッキのことを示す。

上記本発明においては、第２の端子パッドのＡｕメッキ層を電解メッキにより厚く形成し、第１の端子パッドのＡｕメッキ層を無電解メッキにより薄く形成する。電解メッキは、生産性、経済性の観点において厚いＡｕメッキ層を形成するのに適している。単に厚く形成するだけならば、触媒型の無電解Ａｕメッキを採用することも考え得るが、予め置換型の無電解Ａｕメッキで薄付けする必要性があったり、プロセス時間が長大化したりするなど、生産性に劣る問題もある。また、同じＡｕメッキ層でも電解と無電解とでは性質が異なる。具体的には、軟質Ａｕメッキと硬質Ａｕメッキの２種類に大別できる。軟質Ａｕメッキは、半田付け性やワイヤボンディング容易性に優れ、無電解Ａｕメッキによる成膜が要求される。硬質Ａｕメッキは、Ａｕに卑金属元素としてＮｉやＣｏを微量添加し、軟質Ａｕメッキに比して２倍を超える硬度（ビッカース硬度）を持たせたものである。つまり、硬質Ａｕメッキは、機械的な接触が図られる端子パッドのメッキ層として好適である。一般に、硬質Ａｕメッキは電解Ａｕメッキによる成膜が要求される。

また、電解メッキ工程と無電解メッキ工程とをこの順番で行なえば、第１の端子パッドを形成するための無電解Ａｕメッキ工程の後に、別のメッキ工程を行なわずに済む。これにより、第１の端子パッドがレジスト除去のための薬液等に触れたりすることを防止できる。通常、Ａｕメッキ層には微孔が形成されているので、薬液に接触すると微孔を通じて下地のＮｉメッキ層が腐食されたり酸化したりする恐れがある。すると、端子パッド自体の半田接続信頼性の低下、インピーダンスの増大といったマイナス要因が大きくなる。したがって、電解メッキ工程を先に行ない、無電解メッキ工程は後に行なうのがよい。

なお、上記のような構造の配線基板においては、第１の端子パッドとは反対側に、マザーボード等の別の基板に接続される第３の端子パッド（ＬＧＡパッド）を設けることができる。この第３の端子パッドについては、第１の端子パッドと同一（厚さおよび種類）のメッキを施すようにすることができる。また、第１の端子パッドは、第一主表面の略中央部分に格子状に配列し、各々その上に形成された半田バンプとともにチップ搭載部を形成するフリップチップパッドとして構成される。この場合、給電用の第２の端子パッドは、格子状に配列したフリップチップパッド（第１の端子パッド）の外周を四方から取り囲むようにして形成するとよい。このようにすれば、フリップチップパッドと給電用の端子パッドとの配線の融通性が高い。また、第２の端子パッドは、第１の端子パッドよりも大面積とすることができる。

また、第１のメッキレジストには、アルカリ性の薬液を用いて除去可能なドライフィルムを用い、第２のメッキレジストには、接着剤により貼着される樹脂テープを用いることが好適である。第２のメッキレジストである樹脂テープは、無電解メッキ工程の終了後に、製造中のワーク（配線基板）より剥離する形で除去される。生産性だけに着目すると、フォトリソグラフィー技術を適用できるドライフィルムをメッキレジストとして使用することが望ましい。一方、無電解メッキのメッキレジストとしてドライフィルムを用いる場合には、中性近傍の無電解メッキ液に耐性を持ち、尚且つメッキ終了後には薬液で除去可能なものを選定する必要がある。ところが、無電解メッキ液の性質を考慮しつつ、その条件を満足する適当な材料を選定することは容易でない。したがって、無電解メッキ工程においては、酸およびアルカリの両方に耐性を持つ樹脂、たとえばポリエチレンテレフタラート等からなる樹脂テープをメッキレジストとして使用することが望ましい。なお、電解メッキ（Ｎｉ／Ａｕ）のメッキレジストは、電解メッキ液として酸性のものを使用することにより、酸に耐性を有しアルカリ性の薬液で除去可能なドライフィルムを使用することができる。

また、上記した配線積層部形成工程は、層間接続用のビアおよび内層の導体を介して、第１の端子パッドと第２の端子パッドとが導通する構造となるように配線積層部を形成する工程とされる。そして、下地メッキ層形成工程として、第１の端子パッドおよび第２の端子パッドの形成予定位置に下地メッキ層としてのＣｕメッキ層を形成するパターンＣｕメッキ工程を行なうことができる。このようにすれば、配線積層部の主表面に第１の端子パッドと第２の端子パッドとを接続する導体が露出しない構造とすることができる。なお、第２の端子パッドは、配線積層部における内層の電源導体とグランド導体に分かれて接続されるが、配線積層部の電源層とグランド層は、異なる層であってもよいし、同一の層であってもよい。

以下、添付の図面を参照しつつ本発明の実施形態について説明する。
図３は本発明の一実施形態に係る配線基板１の断面構造を模式的に示すものである。該配線基板は、耐熱性樹脂板（たとえばビスマレイミド−トリアジン樹脂板）や、繊維強化樹脂板（たとえばガラス繊維強化エポキシ樹脂）等で構成された板状コア２の両表面に、所定のパターンに配線金属層をなすコア導体層Ｍ１，Ｍ１１がそれぞれ形成される。他方、板状コア２には、ドリル等により穿設されたスルーホール１２が形成され、その内壁面にはコア導体層Ｍ１，Ｍ１１を互いに導通させるスルーホール導体３０が形成されている。また、スルーホール１２は、エポキシ樹脂等の樹脂製穴埋め材３１により充填されている。

また、コア導体層Ｍ１，Ｍ１１の上層には、感光性樹脂組成物６にて構成された第一ビア層（ビルドアップ層：誘電体層）Ｖ１，Ｖ１１がそれぞれ形成されている。さらに、その表面には第一導体層Ｍ２，Ｍ１２がＣｕメッキにより形成されている。なお、コア導体層Ｍ１，Ｍ１１と第一導体層Ｍ２，Ｍ１２とは、それぞれビア３４により層間接続がなされている。同様に、第一導体層Ｍ２，Ｍ１２の上層には、感光性樹脂組成物６を用いた第二ビア層（ビルドアップ層：誘電体層）Ｖ２，Ｖ１２がそれぞれ形成されている。その表面には、金属端子パッド１０，１７を有する第二導体層Ｍ３，Ｍ１３が形成されている。これら第一導体層Ｍ２，Ｍ１２と第二導体層Ｍ３，Ｍ１３とは、それぞれビア３４により層間接続がなされている。

板状コア２の第一主表面ＭＰ１においては、コア導体層Ｍ１、第一ビア層Ｖ１、第一導体層Ｍ２および第二ビア層Ｖ２が第一の配線積層部Ｌ１を形成している。また、板状コア２の第二主表面ＭＰ２においては、コア導体層Ｍ１１、第一ビア層Ｖ１１、第一導体層Ｍ１２および第二ビア層Ｖ１２が第二の配線積層部Ｌ２を形成している。いずれも、第一主表面ＣＰが誘電体層にて形成されるように、誘電体層と導体層とが交互に積層されたものであり、該第一主表面ＣＰ上には、複数の金属端子パッド１０，１７がそれぞれ形成されている。第一配線積層部Ｌ１側の金属端子パッド１０は、集積回路チップを直接または中継基板を介してフリップチップ接続するための半田ランドを構成する。以下、金属端子パッド１０のことを、素子搭載用端子パッド１０ともいう。また、第二配線積層部Ｌ２側の金属端子パッド１７は、当該配線基板１をマザーボード等にピングリッドアレイ（ＰＧＡ）あるいはボールグリッドアレイ（ＢＧＡ）により接続するための裏面ランドとして利用されるものである。以下、金属端子パッド１７を裏面側端子パッドともいう。

図１に示すように、素子搭載用端子パッド１０は配線基板１の第一主表面の略中央部分に格子状に配列し、各々その上に形成された半田バンプ１１（図３）とともにチップ搭載部４０を形成している。また、図２に示すように、第二導体層Ｍ１３内の裏面側端子パッド１７（裏面ランド）も、格子状に配列形成されている。そして、各第二導体層Ｍ３，Ｍ１３上には、それぞれ、感光性樹脂組成物よりなるソルダーレジスト層８，１８（ＳＲ１，ＳＲ１１）が形成されている。いずれも素子搭載用端子パッド１０あるいは裏面側端子パッド１７を露出させるために、各ランドに一対一に対応する形で開口８ａ，１８ａが形成されている。第一配線積層部Ｌ１側に設けられた半田バンプ１１は、Ｓｎ−Ｐｂ半田もしくはＳｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｓｂなど実質的にＰｂを含有しない半田にて構成することができる。他方、裏面側端子パッド１７はソルダーレジスト層１８の開口１８ａ内に露出するように構成されている。

ビア層Ｖ１，Ｖ１１，Ｖ２，Ｖ１２およびソルダーレジスト層８，１８は、たとえば以下のようにして製造されたものである。すなわち、感光性樹脂組成物ワニスをフィルム化した感光性接着フィルムをラミネート（貼り合わせ）し、ビア３４に対応したパターンを有する透明マスク（たとえばガラスマスクである）を重ねて露光する。ビア３４以外のフィルム部分は、この露光により硬化する一方、ビア３４の部分は未硬化のまま残留するので、これを溶剤に溶かして除去すれば、所期のパターンにてビア３４を簡単に形成することができる（いわゆるフォトビアプロセス）。なお、フォトビアプロセスの代わりにレーザによりビアを形成するレーザビアプロセスを採用することもできる。

図３に示すごとく、第一配線積層部Ｌ１の第一主表面ＣＰ上には、金属端子パッド１０とは別に、電力供給用の端子パッド１５（給電用端子パッド１５ともいう）が設けられている。給電用端子パッド１５と素子搭載用端子パッド１０とは、ビア３４および内層導体７０を介して導通している。この給電用端子パッド１５に、コネクタ、コンタクトピン等の電力供給用の電子部品が機械的に当接されることにより、素子搭載用端子パッド１０上に半田接続される集積回路チップに給電される仕組みである。また、素子搭載用端子パッド１０とは反対側（裏面側）に設けられた金属端子パッド１７は、ビア３４、内層導体７、スルーホール導体３０等を介して集積回路チップに接続して、主としてシグナルの授受に用いられる。

給電用端子パッド１５は、図１に示すごとく、方形状の形態を有する本配線基板１の外周に沿って、素子搭載用端子パッド１０を取り囲むように複数設けられている。給電用端子パッド１５は、素子搭載用端子パッド１０に比して遥かに大きい面積に設計される。さらに、給電用端子パッド１５は、電源用とグランド用のものを含む。したがって、素子搭載用端子パッド１０との接続を図るための内層導体７０を、電源用の端子パッド１５とグランド用の端子パッド１５とで、互いに異なる導体層に設けるようにすることも可能である。それら電源用の導体層とグランド用の導体層とで、シグナル層を上下から挟む構造としてもよい。なお、図３に示す実施形態では、両者（電源、グランド）を区別していない。

次に、配線基板１の製造工程について説明する。
まず、周知のビルドアップ法等により、板状コア２の両主表面に、配線積層部Ｌ１，Ｌ２をそれぞれ形成する（配線積層部形成工程）。配線積層部Ｌ１は、層間接続用のビア３４および内層導体７０を介して、素子搭載用端子パッド１０と給電用端子パッド１５とが導通する構造となるように作製する。次に、図４（ａ）に示すように、配線積層部Ｌ１，Ｌ２のうち最も外側に位置する誘電体層６の主面（第一配線積層部Ｌ１および第二配線積層部Ｌ２の各第一主表面ＣＰ）上に、各端子パッド１０，１５，１７の本体部をなすＣｕメッキ層５４，５３，５２を形成する（Ｃｕメッキ工程）。

具体的には、第一配線積層部Ｌ１および第二配線積層部Ｌ２の各第一主表面ＣＰに、メッキ導通路をなすメッキ用下地導電層を無電解Ｃｕメッキでそれぞれ形成したのち、該メッキ用下地導電層を、フォトレジスト等からなるマスク材にてフォトリソグラフィー工程により、端子パッド１０，１５，１７の形成予定領域が露出するように覆い、その後電解Ｃｕメッキを行なう。電解Ｃｕメッキを行なったのち、マスク材を除去するとともに、メッキ用下地導電層（無電化Ｃｕメッキ）を化学エッチングにより除去する。このように、Ｃｕメッキ工程は、端子パッド１０，１５，１７の形成予定位置にＣｕメッキ層５４，５３，５２（厚さ：たとえば１０μｍ以上３０μｍ以下）を分散形態で形成するパターンメッキ工程として実施される。

次に、Ｃｕメッキ層５４，５３，５２の表面に面粗し処理を行なう（面粗し工程）。該面粗し処理は、たとえばクロム酸系の処理液を用いて行なうことができる。面粗し工程が終了したら、図４（ｂ）に示すように、配線積層部Ｌ１，Ｌ２の各々を構成する誘電体層６の第一主表面ＣＰをソルダーレジスト層８，１８にて覆う（ソルダーレジスト形成工程）。ソルダーレジスト層８，１８は、感光性樹脂からなるソルダーレジストフィルムを用いたフォトリソグラフィー工程により形成することができる。具体的には、各端子パッド１０，１５，１７を個別に露出させるための開口８ａ，８０ａ，１８ａが形成されるとともに、それら開口８ａ，８０ａ，１８ａの内周縁が端子パッド１０，１５，１７の主表面外周縁よりも内側に張り出して位置するように、ソルダーレジスト層８，１８のパターニングを行なう。これにより、該開口８ａ，８０ａ，１８ａの内周縁部にて、Ｃｕメッキ層５４，５３，５２の面粗し処理が施された主表面外周縁部は、当該ソルダーレジスト層８，１８と直接接触した形で覆われることとなる。なお、給電用端子パッド１５の下地メッキ層であるＣｕメッキ層５３については、ソルダーレジスト層８で被覆しないようにすることも可能である。

次に、図４（ｃ）に示すように、素子搭載用端子パッド１０の本体部となるべきＣｕメッキ層５４と、裏面側端子パッド１７の本体部となるべきＣｕメッキ層５２とをドライフィルム６０で被覆し保護する。そして、給電用端子パッド１５の下地Ｃｕメッキ層５３に選択的に電解Ｎｉメッキおよび電解Ａｕメッキをこの順番で施し、Ｃｕメッキ層５３、電解Ｎｉメッキ層５５および電解Ａｕメッキ層５７からなる給電用端子パッド１５を形成する（電解メッキ工程）。ここで、電解Ａｕメッキ層５７は、硬質Ａｕメッキにより構成されている。硬質Ａｕメッキは、Ａｕに卑金属元素（ＮｉやＣｏ）などの金属系添加剤を微量添加（たとえば１質量％を超えない程度）したものであり、無電解Ａｕメッキによって形成したＡｕメッキよりも大きな硬度（ビッカース硬度）を持ち、耐摩耗性にも優れる。

電解Ａｕメッキ層５７の厚さは、たとえば０，５０μｍ以上とすることが望ましい。厚さが０．５０μｍ未満の場合には、十分な耐摩耗性を期待できない。

また、電解Ａｕメッキの代わりに、Ａｕ合金メッキを採用することもできる。Ａｕ合金メッキとしては、たとえばＡｕ−Ｃｕ、Ａｕ−Ａｇ、Ａｕ−Ｃｏ、Ａｕ−Ｎｉ、Ａｕ−Ｃｕ−Ａｇ、Ａｕ−Ｃｕ−Ｃｄ、Ａｕ−Ｃｕ−Ｃｄ−Ａｇなどの系を例示することができる。中でも、Ａｕ−Ｃｏ、Ａｕ−Ｎｉの系は、良質なメッキ膜を得やすい。配線基板や半導体基板へのＡｕメッキは、半田付け性、ワイヤボンディング容易性を考慮して純度の高いＡｕメッキを施すのが一般的であるが、本実施形態の配線基板１の給電用端子パッド１５は、コネクタ、コンタクトピン等の電力供給用の電子部品に接触するものであるから、Ａｕ純度についてはある程度譲歩できる。

また、メッキレジストとしてのドライフィルム６０は、自立性を有するように予め成形したものであって、アルカリ性の薬液で除去可能なものを使用することが好ましい。電解Ｎｉメッキ工程で使用する一般的なメッキ浴としては、ワット浴、スルファミン酸浴、硫酸浴などがあるが、いずれも酸性を示す。一方、電解Ａｕメッキ工程で使用するメッキ浴は、酸性浴、中性浴、アルカリ性浴から選ぶことができるが、ピンホール等の少ない良質な硬質Ａｕメッキを得るには酸性浴が好適である。これらの事情を鑑み、電解メッキ工程のメッキレジストとしては、酸に耐性を有するドライフィルム６０を用いる。電解メッキ工程終了後、図５（ａ）に示すごとく、水酸化ナトリウム水溶液等のアルカリ性の薬液を用いて、ドライフィルム６０を除去する（メッキレジスト除去工程）。なお、液状タイプのメッキレジストを使用することもできるが、作業効率を考えるとフィルムタイプが好適である。

次に、図５（ｂ）に示すごとく、給電用端子パッド１５を樹脂テープで被覆し保護する。そして、素子搭載用端子パッド１０の下地Ｃｕメッキ層５４に、無電解Ｎｉメッキおよび無電解Ａｕメッキをこの順番で施し、Ｃｕメッキ層５４、無電解Ｎｉメッキ層６４および無電解Ａｕメッキ層６６からなる素子搭載用端子パッド１０を形成する（無電解メッキ工程）。この無電解メッキ工程では、裏面側端子パッド１７も同時に形成する。したがって、素子搭載用端子パッド１０と裏面側端子パッド１７とは同質、同厚のメッキ膜を持つこととなる。図５（ｂ）に示す無電解Ａｕメッキ層６６，６５は、軟質Ａｕメッキにより構成されており、Ａｕ純度はたとえば９９質量％以上とされる。

無電解Ａｕメッキ層６６，６５の厚さは、たとえば０．０１μｍ以上０．７μｍ以下とするのがよい。厚さが０．０１μｍ未満の場合、無電解Ｎｉメッキ層６４，６３を保護する効果が十分得られない。他方、厚さが０．７μｍを超えると、半田内へのＡｕの拡散の度合いが顕著となり、半田の脆性が高くなる、半田の融点が大きく変化するなどの問題が生じるので好ましくない。素子搭載用端子パッド１０上の半田バンプ１１と、裏面側端子パッド１７上に設ける半田ボールとの融点は異ならせるのが通常であり、この融点の差を利用して別々にリフロー工程を行なえるようにしている。半田の融点が変化したりすると、上記のリフロー工程を行なえないようになる恐れがある。したがって、半田接続を行なう端子パッドのＡｕメッキ層は、上記した厚さに調整する必要がある。そして、前述した給電用端子パッド１０を構成する電解Ａｕメッキ層５７については、少なくとも上記無電解Ａｕメッキ層６６，６５よりも厚く形成するとよいことになる。

無電解メッキ工程におけるメッキレジストとしての樹脂テープ６１は、ソルダーレジスト層８の開口８０ａを塞ぐように貼着される（いわゆるテンティング）。本実施形態によれば、給電用端子パッド１５がソルダーレジスト層８の開口８０よりも低くなるようにメッキ厚が調整されているので、樹脂テープ６１が電解Ａｕメッキ層５７に付着せず、好適である。この樹脂テープ６１は、酸とアルカリの両方に耐性を有するものがよい。具体的には、たとえばポリエチレンテレフタラート樹脂、ポリエチレン樹脂などから選ばれる一の樹脂で構成されたものが好適である。無電解Ａｕメッキ工程で用いるメッキ浴は、中性近傍を呈するため、自動化されたフォトリソグラフィー技術が適用できるドライフィルムレジストは使用しにくい。そのため、本実施形態においてはＰＥＴ樹脂などの、酸とアルカリの両方に耐薬品性を有する樹脂からなる樹脂テープ６１を用いている。樹脂テープ６１の一方の面側には、シリコン系接着剤が塗布されており、ソルダーレジスト層８の表面に容易に貼着できる。また、無電解メッキ工程の終了後には、図５（ｃ）に示すごとく、樹脂テープ６１を剥離する。

なお、給電用端子パッド１５と素子搭載用端子パッド１０の形成順序を逆にする、すなわち、無電解メッキ工程を行なった後に、電解メッキ工程を行なうという手順も考え得るが、この手順は本実施形態に比べて不利である。なぜなら、無電解Ａｕメッキ工程によって形成したＡｕメッキ層は比較的薄いうえ、ピンホールも電解Ａｕメッキで形成したＡｕメッキ層に比べて多くなりがちである。そのようなＡｕメッキ層にメッキレジスト除去のための薬液が接触したりすると、ピンホールを通して下地のＮｉメッキ層、薬液、Ａｕメッキ層の３者間で局部電池が形成されたりして、Ｎｉメッキの腐食が促進され、端子パッド自体の半田接続信頼性の低下、インピーダンスの増大といった問題を招く可能性がある。したがって、電解メッキ工程を先に行ない、無電解メッキ工程は後に行なうのがよい。

以上のようにして端子パッド１０，１５，１７を形成したのち、第一配線積層部Ｌ１側において、ソルダーレジスト層８の開口８ａ内に半田ペースト等をスクリーン印刷法などの手法により充填し、リフロー工程を行なう。これにより、端子パッド１０の上に半田バンプ１１が形成され（半田バンプ形成工程）、図３に示す配線基板１が得られる。

本発明の配線基板の一実施形態を示す平面図。 同じく裏面図。 本発明の配線基板の断面構造の一例を示す図。 本発明の配線基板の製造方法の一例を示す工程説明図。 図４に続く工程説明図。

符号の説明

１ 配線基板
６ 誘電体層
８，１８ ソルダーレジスト層
８ａ，１８ａ 開口
１０，１５，１７ 金属端子パッド
３４ ビア
５２，５３，５４ Ｃｕメッキ層（下地メッキ層）
５５ 電解Ｎｉメッキ層
５７ 電解Ａｕメッキ層
６０ ドライフィルム
６１ 樹脂テープ
６３，６４ 無電解Ｎｉメッキ層
６５，６６ 無電解Ａｕメッキ層
７０ 内層導体
Ｌ１，Ｌ２ 配線積層部
ＣＰ 第一主表面

Claims (1)

1. 誘電体層と導体層とが交互に積層された配線積層部を有し、前記配線積層部の第一主表面上に、電子部品の電極端子に接続される第１の端子パッドと、前記電子部品に電力を供給するための給電部品に機械的に接触する第２の端子パッドとを設けた配線基板の製造方法であって、
   前記第一主表面が前記誘電体層にて構成されるように前記配線積層部を形成する配線積層部形成工程と、
   前記第一主表面上における、前記第１の端子パッドおよび前記第２の端子パッドの形成予定位置に、それら端子パッドの本体部となる下地メッキ層を形成する下地メッキ層形成工程と、
   前記第１の端子パッドの本体部として形成された前記下地メッキ層を露出させるための開口を有するソルダーレジスト層を、その開口の内周縁が前記下地メッキ層の主表面外周縁よりも内側に位置するように形成するソルダーレジスト層形成工程と、
   前記第１の端子パッドの本体部となるべき前記下地メッキ層を第１のメッキレジストで保護した上で、電解Ｎｉメッキ工程および電解Ａｕ系メッキ工程をこの順番で行ない、前記下地メッキ層、電解Ｎｉメッキ層および電解Ａｕ系メッキ層からなる前記第２の端子パッドを形成する電解メッキ工程と、
   前記第１のメッキレジストを除去するメッキレジスト除去工程と、
   前記第２の端子パッドを第２のメッキレジストで保護した上で、無電解Ｎｉメッキ工程と無電解Ａｕメッキ工程とをこの順番で行ない、前記下地メッキ層、無電解Ｎｉメッキ層および無電解Ａｕメッキ層からなる前記第１の端子パッドを形成する無電解メッキ工程とを含み、
   前記第１の端子パッドにおける前記無電解Ａｕメッキ層の厚さよりも、前記第２の端子パッドにおける前記電解Ａｕ系メッキ層の厚さが大となるように調整することを特徴とする配線基板の製造方法。

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