DE102014003462B4 - Substrat-Routing mit lokaler hoher Dichte und Verfahren zum Herstellen einer entsprechenden Vorrichtung - Google Patents

Substrat-Routing mit lokaler hoher Dichte und Verfahren zum Herstellen einer entsprechenden Vorrichtung Download PDF

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Abstract

Vorrichtung (300), umfassend:ein Substrat (102B), das darin ein Verbindungs-Routing mit niedriger Dichte enthält;ein erstes Schaltungselement (112) und ein zweites Schaltungselement (112);ein Metallpad (336) auf dem Substrat; undein Verbindungselement (104), wobei das Verbindungselement mit dem Metallpad über eine leitfähige Klebeschicht (334) verbunden ist, wobei das Verbindungselement darin Routing mit hoher Dichte enthält, wobei das Verbindungselement eine Vielzahl von elektrisch leitfähigen Elementen enthält, wobei ein elektrisch leitfähiges Element der Vielzahl von elektrisch leitfähigen Elementen mit dem ersten Schaltungselement und dem zweiten Schaltungselement elektrisch gekoppelt ist, wobei Lücken zwischen den elektrisch leitfähigen Elementen kleiner als innerhalb des Substrats sind, und wobei das erste Schaltungselement mit einem ersten Pad (224) elektrisch gekoppelt ist, wobei sich das erste Pad auf oder zumindest teilweise in einer Oberseite des Verbindungselements befindet, wobei sich das erste Pad zwischen dem ersten Schaltungselement und einem ersten Ende des elektrisch leitfähigen Elements befindet,wobei das erste Pad eine Grundfläche aufweist, die größer ist als die Grundfläche des ersten Schaltungselements.

Description

  • Technisches Gebiet
  • Die vorliegende Offenbarung betrifft allgemein elektronische Chiparchitekturen.
  • Allgemeiner Stand der Technik
  • Halbleitervorrichtungen, wie beispielsweise elektronische Vorrichtungen, können Substrat-Routing einschließen, das eine geringere Dichte als ein Teil des Routings in einem Chip aufweist, der an dem Substrat angebracht ist. Solche Vorrichtungen können komplexe Routing-Schemata speziell in Bereichen, wo der angebrachte Chip Routing mit höherer Dichte als das Routing in dem Substrat enthält, enthalten.
  • Die Druckschriften US 2006/0 226 527 A1 , US 8 227 904 B2 , DE 10 2011 053 161 A1 , US 2006/0 087 036 A1 und US 6 229 203 B1 offenbaren bekannte Halbleiterbauelemente.
  • Figurenliste
    • 1 zeigt ein Beispiel einer Vorrichtung, die Substrat-Routing mit lokaler hoher Dichte enthält, gemäß einer oder mehreren Ausführungsformen.
    • 2 zeigt ein Beispiel eines Verbindungselements mit hoher Dichte gemäß einer oder mehreren Ausführungsformen.
    • 3 zeigt ein Beispiel einer weiteren Vorrichtung, die Substrat-Routing mit lokaler hoher Dichte enthält, gemäß einer oder mehreren Ausführungsformen.
    • 4 zeigt ein Beispiel einer Technik zur Herstellung einer Vorrichtung mit Substrat-Routing mit lokaler hoher Dichte gemäß einer oder mehreren Ausführungsformen.
    • 5 zeigt ein Beispiel einer elektronischen Vorrichtung gemäß einer oder mehrerer Ausführungsformen.
  • Beschreibung von Ausführungsformen
  • Hierin werden Ausführungsformen eines Systems und Verfahrens zum Substrat-Routing mit lokaler hoher Dichte allgemein beschrieben. In einer oder mehreren Ausführungsformen enthält eine Vorrichtung ein Medium, erste und zweite Schaltungselemente, ein oder mehr Verbindungselemente und eine dielektrische Schicht. Das Medium kann darin Routing mit geringer Dichte enthalten. Das Verbindungselement kann in das Medium eingebettet sein und kann eine Vielzahl von elektrisch leitfähigen Elementen enthalten, wobei ein elektrisch leitfähiges Element der elektrisch leitfähigen Elemente mit dem ersten Schaltungselement und dem zweiten Schaltungselement elektrisch gekoppelt sein kann. Das Verbindungselement kann darin Routing mit hoher Dichte enthalten. Die dielektrische Schicht kann sich über dem Verbindungselement befinden und die dielektrische Schicht kann die dort hindurch tretenden ersten und zweiten Schaltungselemente enthalten.
  • Substratlösungen können zum Bereiten von Chip-zu-Chip-Verbindungen verwendet werden. Die I/O(Input/Output)-Dichte in einem Package-Substrat kann durch die minimale Spur- und Raumabmessungen des Substrats bestimmt sein. Die minimalen Spur- und Raumabmessungen können durch die Auflösung der Lithografie und Beschichtungsprozesse, die in dem Substratherstellprozess bzw. den Substratherstellprozessen verwendet werden, begrenzt sein. Diese Begrenzung kann eine Funktion des wirtschaftlichen Aufwands zum Erzielen der Auflösung sein. Die Routing-Dichte in einem Multichip-Substrat kann circa einhundert (100)-fach dünner, geringer als eine Routing-Dichte in einem Routing-Prozess auf Chipebene sein. Mit der Verwendung der niedrigeren Routing-Dichten verbundene Probleme können größere Bereiche des für I/O dedizierten Substrats und verminderte Systemleistung und vermindertes Leistungsverhalten einschließen.
  • Ein mit bisherigen Multichip-Package-Substraten verbundenes Problem kann die Unfähigkeit sein, Routing-Dichten auf Chipebene für Substrat-Routing in einer kostengünstigen oder herstellungsfreundlichen Art zu benutzen. Eine Lösung des Problems kann die Verwendung eines Verbindungselements mit hoher Dichte (zum Beispiel ein Verbindungschip (interconnect die oder interconnect chip) enthalten, das in ein Medium (zum Beispiel ein Substrat) eingebettetes Chipebenen-Routing (zum Beispiel Routing mit hoher Dichte) enthält. Diese Lösung kann ein Routing-Element mit lokaler hoher Dichte bereitstellen, das die Erzeugung von Chip-zu-Chip-Verbindungen mit lokaler hoher Bandbreite (zum Beispiel Dichte) oder die Fähigkeit, ein Package-Design zu modifizieren und Funktionalität hinzuzufügen, die von einer Chip-zu-Chip-Verbindung mit hoher Bandbreite profitieren kann, ohne dass große Änderungen an dem Herstellungsprozess erforderlich sind, ermöglicht. Solch eine Lösung kann auch nur Verbindungen mit hoher Dichte bereitstellen, wenn die Verbindungen mit hoher Dichte nützlich sind, wodurch kostengünstigere Lithographie- und Beschichtungsprozesse für herkömmliches Package-Routing (zum Beispiel Routing mit niedriger Dichte) in Bereichen des Substrats benutzt werden, wo die Verbindung mit hoher Dichte nicht nützlich oder erwünscht ist. Diese Lösung kann auch für Dimensionsabweichung bei der Platzierung eines Verbindungselements mit hoher Dichte sorgen, wenn das Verbindungselement in der N-1-Schicht (zum Beispiel der Schicht unter der Oberschicht des Substrats (der N-Schicht)) oder darunter eingebettet ist. In Ausführungsformen, die mehr als ein Verbindungselement enthalten, kann die Ausrichtung von einem Verbindungselement unabhängig von anderen Verbindungselementen sein. Ausführungsformen, die die Verbindung hoher Dichte, eingebettet unter der Oberschicht des Substrats, enthalten, können das Package-Core-Routing und Verbindungs-Routing mit hoher Bandbreite zu einem einzigen abgebildeten Bump-Feld auf dem Substrat für eine nachfolgende Chipbefestigung vereinen. Außerdem kann eine solche Lösung dafür sorgen, dass Chips unterschiedlich und möglicherweise wirtschaftlicher geroutet werden. Das Verbindungs-Routing mit hoher Bandbreite kann getrennt zu einem Teil des Chips an oder nahe einer Stelle sein, wo die Verbindungskopplung mit hoher Bandbreite physikalisch erfolgen wird, wodurch somit der Rest des Chipraumes für Routing mit niedriger Dichte verbleibt. Durch Aufnahme von Pads auf dem Verbindungselement, die größer als ein Schaltungselement (zum Beispiel ein elektrisch leitfähiges Kontaktloch) dimensioniert oder gestaltet sind, kann eine Abweichung der Platzierung des Schaltungselements toleriert werden.
  • 1 zeigt ein Beispiel für eine Vorrichtung 100, die Substrat-Routing mit lokaler hoher Dichte enthalten kann. Die Vorrichtung 100 kann ein Medium 102A, ein oder mehrere Verbindungselemente 104 mit hoher Dichte, eine optionale dielektrische Schicht 108, ein oder mehrere erste Schaltungselemente 110A, ein oder mehrere zweite Schaltungselemente 110B, eine optionale Klebeschicht 122 oder einen oder mehrere Chips (dies) 114A-B enthalten.
  • Das Medium 102A kann darin Verbindungs-Routing mit niedriger Dichte enthalten. Das Medium 102A kann ein Substrat, wie zum Beispiel ein Halbleitersubstrat (zum Beispiel ein Silizium, Gallium, Indium, Germanium oder Variationen oder Kombinationen derselben neben anderen Substraten), eine oder mehre Isolierschichten, wie zum Beispiel glasverstärktes Epoxid, wie zum Beispiel FR-4, Polytetrafluorethylen (Teflon), baumwollpapierverstärktes Epoxid (CEM-3), Phenolglas (G3), Papierphenol (FR-1 oder FR-2), Polyesterglas (CEM-5), irgendein anderes dielektrisches Material, wie zum Beispiel Glas, oder irgendeine Kombination derselben sein, wie in Leiterplatten (printed circuit boards (PCBs)) verwendet werden kann. Das Medium 102A kann unter Verwendung eines höckerlosen Aufbauschichtverfahrens (bumpless buildup layer process (BBUL)) oder einer anderen Technik zur Erzeugung des Mediums 102A hergestellt werden. Ein BBUL-Verfahren enthält eine oder mehrere Aufbauschichten, die unter einem Element, wie beispielsweise einem Verbindungselement 104 mit hoher Dichte oder einem Chip 114, ausgebildet sind. Ein Mikrokontaktlochausbildungsverfahren, wie zum Beispiel Laserbohren, kann Verbindungen zwischen Aufbauschichten und Chip- oder Chips(dice)-Bondinseln ausbilden. Die Aufbauschichten können unter Verwendung einer Strukturierungstechnologie mit hochdichter Integration (high density integration patterning technology) gebildet werden. Chip oder Chips 114 und das Verbindungselement 104 mit hoher Dichte können in dem Substrat eingebettet werden oder unter Verwendung eines BBUL oder eines anderen Verfahrens elektrisch verbunden werden.
  • Das Verbindungselement 104 mit hoher Dichte kann eine Vielzahl von elektrisch leitfähigen Elementen 106 enthalten, die darin angeordnet, platziert, ausgebildet oder auf andere Weise untergebracht sind. Die elektrisch leitfähigen Elemente 106 können in dem Verbindungselement 104 mit hoher Dichte untergebracht sein, wobei Spalten bzw. Lücken zwischen elektrisch leitfähigen Elementen 106 vorhanden sind, die kleiner (zum Beispiel bis zu ca. 100-fach kleiner) als mit herkömmlichen Substrat-Routing-Techniken möglich sein können (zum Beispiel kann das Verbindungselement 104 mit hoher Dichte darin Substrat-Routing mit hoher Dichte enthalten), wie zum Beispiel durch Verwendung einer Chip-Routing-Technik zum Erzeugen des Verbindungselements 104 mit hoher Dichte. Das Verbindungselement 104 mit hoher Dichte kann ein Halbleiterchip, wie zum Beispiel ein Siliziumchip, sein. Das Verbindungselement 104 mit hoher Dichte kann mindestens eine Schicht aus Glas, Keramik oder organischen Materialien enthalten.
  • Das Verbindungselement 104 mit hoher Dichte kann sich in dem Medium 102A an oder auf einer Schicht unter der Oberfläche (zum Beispiel der N-1-Schicht oder darunter) befinden oder kann sich über einer Oberseite (zum Beispiel der N-Schicht) des Mediums 102A, wie in 3 gezeigt, befinden.
  • Das Verbindungselement 104 mit hoher Dichte kann elektrisch leitfähige Pads (Pads) 224 enthalten, die auf dem Verbindungselement 104 mit hoher Dichte oder zumindest teilweise in selbigem angeordnet sind, wie zum Beispiel auf oder zumindest teilweise unter einer Oberseite 226 des Verbindungselements 104 mit hoher Dichte, wie zum Beispiel in 2 gezeigt. Die elektrisch leitfähigen Pads 224 können zwischen dem elektrisch leitfähigen Element 106 und dem Schaltungselement 110A-B, wie in 2 gezeigt, elektrisch angeschlossen sein. Die elektrisch leitfähigen Pads 224 können leitfähiges Metall, wie zum Beispiel Kupfer, Gold, Silber, Aluminium, Zink, Nickel, Messing, Bronze, Eisen, etc., enthalten. Die elektrisch leitfähigen Pads 224 (zum Beispiel elektrisch leitfähige Pads 224 mit hoher Dichte) können eine Grundfläche (footprint) mit einer Fläche einschließen, die größer als eine korrespondierende Grundfläche eines Schaltungselements 110 ist. Eine solche Konfiguration kann eine Dimensionsabweichung bei der Herstellung oder bei der Anordnung des Verbindungselements 104 mit hoher Dichte in dem Medium 102 zulassen. Die elektrisch leitfähigen Pads 224 können eine Grundfläche einnehmen, die unter anderem kreisförmig, quadratisch, rechteckig, dreieckig oder eine Kombination derselben ist. Die Grundfläche der elektrisch leitfähigen Pads 224 kann zwischen ca. 175 um2 bis 10.000 um2 betragen, wie zum Beispiel ein elektrisch leitfähiges Pad 224, das eine Grundflächenabmessung enthält, die 50 um beträgt, wie zum Beispiel ein elektrisch leitfähiges Pad 224, das quadratisch mit einer Grundfläche von ca. 2500 um2 oder kreisförmig mit einer Grundfläche von ca. 1963 um2 ist. In einigen Ausführungsformen können die elektrisch leitfähigen Pads 224 eine Grundfläche von zwischen ca. 1900 um2 bis 2550 um2 enthalten.
  • Die dielektrische Schicht 108 kann über dem Verbindungselement 104 mit hoher Dichte angeordnet sein (ein Beispiel für eine untere Grenze der dielektrischen Schicht 108 ist durch die horizontale gestrichelte Linie in dem Medium 102A angegeben). Die dielektrische Schicht 108 kann dort hindurchtretende Schaltungselemente 110 enthalten. Das Einschließen der dielektrischen Schicht 108 kann dabei helfen, Dimensionsabweichungen bei der Platzierung, beim Einbetten oder auf andere Weise Anordnen des Verbindungselements 104 mit hoher Dichte zumindest teilweise in oder auf/an dem Medium 102A zuzulassen. Die dielektrische Schicht 108 kann Oxid oder andere Materialien, wie zum Beispiel Isoliermaterialien, enthalten.
  • Das Verbindungselement 104 mit hoher Dichte kann Verbindungsschaltung, wie zum Beispiel die ersten und zweiten Schaltungselemente 110A-B, enthalten, die Schaltungselemente 110 mit hoher Dichte sein können. Die Schaltungselemente 110 A-B können zur elektrischen Kopplung mit dem elektrisch leitfähigen Element 106, wie zum Beispiel durch elektrisches Koppeln eines elektrisch leitfähigen Pads 224A-B mit hoher Dichte des Chips 114A-B mit einem elektrisch leitfähigen Pad 224 mit hoher Dichte des Verbindungselements 104 mit hoher Dichte, konfiguriert sein. Die Schaltungselemente 110AB können elektrisch leitfähige Kontaktlöcher sein. Die Schaltungselemente 110 können eine Grundfläche zwischen circa 175 um2 bis 3.600 um2 einnehmen, wie zum Beispiel ein Schaltungselement 110, das eine Grundflächendimension enthält, die circa 30 um beträgt, wie zum Beispiel ein Schaltungselement 110, das im Wesentlichen kreisförmig mit einer Grundfläche von circa 707 um2 oder im Wesentlichen quadratisch mit einer Grundfläche von circa 900 um2 ist. In einigen Ausführungsformen können die Schaltungselemente 110 eine Grundfläche zwischen circa 600 um2 bis 1.000 um2 einnehmen.
  • Eine oder mehrere Chips 114A-B kann/können über dem Medium 102 angeordnet sein. Die Chips 114A-B können mit dem Schaltungselement 110A-B durch einen elektrisch leitfähigen Klebstoff 112, wie zum Beispiel Lot, Klebeband, Leim oder anderen elektrisch leitfähigen Klebstoff, elektrisch gekoppelt sein. Der elektrisch leitfähige Klebstoff 112 kann den ersten Chip 114A mit dem zweiten Chip 114B elektrisch koppeln, zum Beispiel durch elektrisches Koppeln einer elektrisch leitfähigen Pads 224A mit hoher Dichte an/auf oder zumindest teilweise in dem ersten Chip 114A mit einem elektrisch leitfähigen Pad 224B an/auf oder zumindest teilweise in dem zweiten Chip 114B. Der erste oder zweite Chip 114A-B kann eine Logik, ein Speicher, eine Zentralverarbeitungseinheit (CPU), Grafik, Funk oder irgendein anderer Typ des Chips oder Package (Gehäuse) sein. Das elektrisch leitfähige Pad 224 des Verbindungselements 104 mit hoher Dichte kann sich zwischen einem Schaltungselement 110 und einem Ende 238A-B des elektrisch leitfähigen Elements 106 befinden.
  • Die ersten und zweiten Chips 114A-B können ein Verbindungspad 328 mit niedriger Dichte, wie sie für Strom, Masse oder irgendeine andere elektrische Kopplung, die damit gekoppelt ist, verwendet werden kann, einschließen. Das Verbindungspad 328 mit niedriger Dichte kann, zum Beispiel durch das Verbindungselement 118 mit niedriger Dichte, mit einem Bus 120, wie zum Beispiel einem Energie-, Masse- oder Datenbus, elektrisch gekoppelt sein. Das Verbindungspad 328 mit niedriger Dichte kann mit einem elektrisch leitfähigen Pad 332, beispielweise durch leitfähigen Klebstoff 116, elektrisch gekoppelt sein. Der leitfähige Klebstoff 116 kann Lot (zum Beispiel Lötpaste), Galvanisierung oder Mikrokugel sein, wie zum Beispiel eine Mikrokugel, die für eine Flip-Chip-Verbindung (zum Beispiel Controlled Collapse Chip Connection(C4)-Verbindung) konfiguriert ist.
  • Die Klebeschicht 122 kann fähig sein, leitfähigen Klebstoff 116 am Überbrücken zwischen Leitern zu hindern, beispielsweise um beim Verhindern von Kurzschlüssen zu helfen. Die Klebeschicht 122 kann Lötresist (zum Beispiel Lötmaske), elektrisch leitfähiges Leimresist, silicahaltige Kapillarunterfüllung oder ein anderer Typ von Isolator, der fähig ist, Überbrücken zwischen Leitern zu verhindern, sein. Die Klebeschicht 122 kann über der dielektrischen Schicht 108 angeordnet werden und danach selektiv entfernt werden, um, zumindest teilweise, Schaltungselemente 110 oder elektrisch leitfähige Pads 332 oder 224 freizulegen; oder die Klebeschicht 122 kann selektiv über der dielektrischen Schicht 108 angeordnet werden, so dass die elektrisch leitfähigen Elemente, wie zum Beispiel Schaltungselemente 110, nicht von der Klebeschicht 122 vollständig bedeckt werden. Die Klebeschicht 122 kann an oder nahe der Kante des Chips 114 aufgetragen und unter den Chip 114 geleitet werden, beispielsweise durch Verwendung von Luftdruck oder eine Kapillarwirkung, beispielsweise um Räume zwischen Leitern unter dem Chip 114 zumindest teilweise zu füllen.
  • 2 zeigt ein Beispiel für Dimensionsabweichung bei der Platzierung von ersten oder zweiten Schaltungselementen 110 oder von Verbindungselement 104 mit hoher Dichte. Durch Aufnahme eines elektrisch leitfähigen Pads 224 mit hoher Dichte, das eine Grundfläche einnimmt, die größer als die Grundfläche eines Schaltungselements 110 ist, das damit zu koppeln ist, können einige Fehler bei der Platzierung der Schaltungselemente 110, elektrisch leitfähigen Pads 224 mit hoher Dichte, den Löchern, in denen die Schaltungselemente 110 ausgebildet werden, oder der Platzierung des Verbindungselements 104 mit hoher Dichte toleriert werden.
  • Das Verbindungselement 104 mit hoher Dichte kann mehr als zwei Chips 114 gleichzeitig elektrisch koppeln, wie zum Beispiel einen CPU-Chip, der mit einem oder mehreren von einem Chip, einer Logik, Graphik, anderem CPU-Chip oder anderen Typ von Chip gekoppelt ist.
  • 3 zeigt ein Beispiel für eine Vorrichtung 300, die das Verbindungselement 104 mit hoher Dichte über der Oberschicht des Mediums 102B enthalten kann. In einer solchen Ausführungsform kann das Verbindungselement 104 mit hoher Dichte durch eine Klebeschicht 334, wie zum Beispiel eine Lotschicht, fixiert werden. Die Klebeschicht 334 kann das Verbindungselement 104 mit hoher Dichte an einem optionalen Metallpad 336, wie zum Beispiel einem Kupferpad (copper pad), oder direkt an dem Medium 102B befestigen. Das Metallpad 336 kann als eine Stoppschicht für Laserablation durch die Klebeschicht 334, beispielsweise zum Abhalten eines Lasers vom Eindringen in das Medium 102B, fungieren. Eine solche Konfiguration kann eine bessere Steuerung der Platzierung oder Befestigung des Verbindungselements 104 mit hoher Dichte ermöglichen.
  • 4 zeigt ein Beispiel für eine Technik 400 zur Herstellung eines Geräts, das ein Verbindungselement 104 mit hoher Dichte enthalten kann. Bei 402 kann das Verbindungselement 104 mit hoher Dichte in das Medium 102 eingebettet werden. Das Verbindungselement 104 mit hoher Dichte kann ein oder mehrere elektrisch leitfähige Elemente 106 enthalten. Bei 404 kann eine dielektrische Schicht 108 über dem Verbindungselement 104 mit hoher Dichte angeordnet werden. Bei 406 können Schaltungselemente 110 mit dem Verbindungselement 104 mit hoher Dichte elektrisch gekoppelt werden, beispielsweise, um zwei Schaltungselemente 110A-B miteinander elektrisch zu koppeln.
  • Ein Beispiel für ein elektronisches Gerät, das ein oder mehr Verbindungselement(e) 104 mit hoher Dichte verwendet, ist enthalten, um ein Beispiel für eine Verwendung eines Geräts für die vorliegende Offenbarung zu zeigen. 5 zeigt ein Beispiel für ein elektronisches Gerät 500, das ein oder mehrere Verbindungselement(e) 104 mit hoher Dichte enthält. Das elektronische Gerät 500 ist lediglich ein Beispiel für ein Gerät, bei dem Ausführungsformen der vorliegenden Offenbarung verwendet werden können. Beispiele für elektronische Geräte 500 schließen, ohne aber darauf beschränkt zu sein, Personalcomputer, Tablet-Computer, Supercomputer, Server, Telekommunikations-Switches, Routers, Mobiltelefone, persönliche Datenassistenten, MP3- oder andere digitale Musikabspielgeräte, Radios, etc. ein. In diesem Beispiel umfasst das elektronische Gerät 500 ein Datenverarbeitungssystem, das einen Systembus 502 zum Koppeln der zahlreichen Komponenten des Systems enthält. Der Systembus 502 sorgt für Kommunikationsverbindungen unter den verschiedenen Komponenten des elektronischen Geräts 500 und kann als ein einzelner Bus, als eine Kombination von Bussen oder in irgendeiner anderen geeigneten Art implementiert sein.
  • Eine elektronische Anordnung 510 ist mit dem Systembus 502 gekoppelt. Die elektronische Anordnung 510 kann eine Schaltung oder Kombination von Schaltungen enthalten. In einer Ausführungsform enthält die elektronische Anordnung 510 einen Prozessor 512, der irgendein Typ sein kann. Wie hierin verwendet, bedeutet „Prozessor“ irgendein Typ von Rechenschaltung, beispielsweise, ohne aber darauf beschränkt zu sein, ein Mikroprozessor, ein Mikrocontroller, ein Complex Instruction Set Computing(CSISC)-Mikroprozessor, ein Reduced Instruction Set Computing(RISC)-Mikroprozessor, ein Very Long Instruction Word(VLIW)-Mikroprozessor, ein Grafikprozessor, ein digitaler Signalprozessor (DSP), ein Mehrkernprozessor oder irgendein anderer Typ von Prozessor oder Verarbeitungsschaltung.
  • Andere Typen von Schaltungen, die in der elektronischen Anordnung 510 enthalten sein können, sind eine benutzerdefinierte Schaltung, eine anwendungsspezifische integrierte Schaltung (ASCI) oder dergleichen, wie zum Beispiel eine oder mehrere Schaltung(en) (beispielsweise eine Kommunikationsschaltung 514) zur Verwendung in drahtlosen Geräten, wie Mobiltelefonen, Pagers, persönliche Datenassistenten, tragbaren Computern, Funkgeräten und ähnlichen elektronischen Systemen. Der IC kann irgendeinen anderen Typ von Funktion erfüllen.
  • Das elektronische Gerät 500 kann einen externen Speicher 520 enthalten, der wiederum ein oder mehrere Speicherelemente enthalten kann, die für die bestimmte Anwendung geeignet sind, wie zum Beispiel einen Hauptspeicher 522 in der Form von Direktzugriffsspeicher (RAM), ein oder mehrere Festplattenlaufwerke 524 und/oder ein oder mehrere Laufwerke, die entfernbare Medien 526, wie zum Beispiel Kompaktdisks (CD), Digital Video Disk (DVD) und dergleichen, handhaben können.
  • Das elektronische Gerät 500 kann auch eine Anzeigeeinrichtung 516, einen oder mehrere Lautsprecher, und eine Tastatur und/oder Steuerung 530 enthalten, die eine Maus, einen Trackball, einen Touchscreen, eine Spracherkennungseinrichtung oder irgendeine andere Einrichtung enthalten kann, die es einem Systembenutzer ermöglicht, Information in das elektronische Gerät 500 einzugeben und Information davon zu empfangen.
  • Zusätzliche Anmerkungen und Beispiele
  • In Beispiel 1 umfasst eine Vorrichtung ein Medium, das darin Verbindungs-Routing mit niedriger Dichte enthält.
  • In Beispiel 2 enthält die Vorrichtung von Beispiel 1 ein erstes Schaltungselement und ein zweites Schaltungselement.
  • In Beispiel 3 enthält die Vorrichtung von mindestens einem der Beispiele 1 - 2 ein Verbindungselement.
  • In Beispiel 4 ist das Verbindungselement von mindestens einem der Beispiele 1 - 3 in dem Medium eingebettet.
  • In Beispiel 5 enthält das Verbindungselement von mindestens einem der Beispiele 1 - 4 darin Substrat-Routing mit hoher Dichte.
  • In Beispiel 6 enthält das Verbindungselement von mindestens einem der Beispiele 1 - 5 eine Vielzahl von elektrisch leitfähigen Elementen.
  • In Beispiel 7 ist ein elektrisch leitfähiges Element der Vielzahl von elektrisch leitfähigen Elementen von mindestens einem der Beispiele 1 - 6 mit dem ersten Schaltungselement und dem zweiten Schaltungselement elektrisch gekoppelt.
  • In Beispiel 8 enthält die Vorrichtung von mindestens einem der Beispiele 1 - 7 eine dielektrische Schicht, die dielektrische Schicht über dem Verbindungschip, wobei die dielektrische Schicht die dort hindurchgehenden ersten und zweiten Schaltungselemente enthält.
  • In Beispiel 9 ist das Medium von mindestens einem der Beispiele 1 - 8 ein Substrat.
  • In Beispiel 10 ist das Medium von mindestens einem der Beispiele 1 - 9 ein Halbleiter (z.B. Silizium)substrat.
  • In Beispiel 11 ist das Verbindungselement von mindestens einem der Beispiele 1 - 10 ein Verbindungschip.
  • In Beispiel 12 enthält die Vorrichtung von mindestens einem der Beispiele 1 - 11 einen ersten Chip.
  • In Beispiel 13 ist der erste Chip von mindestens einem der Beispiele 1 - 12 mit dem ersten Schaltungselement elektrisch gekoppelt.
  • In Beispiel 14 ist der erste Chip von mindestens einem der Beispiele 1 - 13 über dem Medium angeordnet.
  • In Beispiel 15 enthält die Vorrichtung von mindestens einem der Beispiele 1 - 14 einen zweiten Chip.
  • In Beispiel 16 ist der zweite Chip von mindestens einem der Beispiele 1 - 15 mit dem zweiten Schaltungselement elektrisch gekoppelt.
  • In Beispiel 17 ist der zweite Chip von mindestens einem der Beispiele 1 - 16 über dem Medium angeordnet.
  • In Beispiel 18 ist der erste Chip von mindestens einem der Beispiele 1 - 17 ein Logikchip.
  • In Beispiel 19 ist der zweite Chip von mindestens einem der Beispiele 1 - 18 ein Speicherchip.
  • In Beispiel 20 ist das erste Schaltungselement von mindestens einem der Beispiele 1 - 19 ein erstes elektrisch leitfähiges Kontaktloch.
  • In Beispiel 21 ist das zweite Schaltungselement von mindestens einem der Beispiele 1 - 20 ein zweites elektrisch leitfähiges Kontaktloch.
  • In Beispiel 22 ist das erste elektrisch leitfähige Kontaktloch von mindestens einem der Beispiele 1 - 21 mit einem ersten Pad (Anschlussfläche) elektrisch gekoppelt.
  • In Beispiel 23 ist das erste Pad von mindestens einem der Beispiele 1 - 22 auf/an oder zumindest teilweise in einer Oberseite des Verbindungschips.
  • In Beispiel 24 ist das erste Pad von mindestens einem der Beispiele 1 - 23 zwischen (1) dem ersten elektrisch leitfähigen Kontaktloch und (2) einem ersten Ende des elektrisch leitfähigen Elements angeordnet.
  • In Beispiel 25 ist das zweite Schaltungselement von mindestens einem der Beispiele 1 - 24 mit einem zweiten Pad elektrisch gekoppelt.
  • In Beispiel 26 ist das zweite Pad von mindestens einem der Beispiele 1 - 25 auf/an oder zumindest teilweise in der Oberseite des Verbindungschips.
  • In Beispiel 27 ist das zweite Pad von mindestens einem der Beispiele 1 - 26 zwischen (1) dem zweiten elektrisch leitfähigen Kontaktloch und (2) einem zweiten Ende des elektrisch leitfähigen Elements angeordnet.
  • In Beispiel 28 nimmt das erste Pad von mindestens einem der Beispiele 1 - 27 eine Grundflächenabmessung von 50 Mikrometern ein.
  • In Beispiel 29 nimmt das erste Schaltungselement von mindestens einem der Beispiele 1 - 28 eine Grundflächenabmessung von ca. 30 Mikrometern ein.
  • In Beispiel 30 enthält die Vorrichtung von mindestens einem der Beispiele 1 - 29 Klebstoff.
  • In Beispiel 31 ist der Klebstoff von mindestens einem der Beispiele 1 - 30 Lötresist.
  • In Beispiel 32 befindet sich der Klebstoff von mindestens einem der Beispiele 1 - 31 über der dielektrischen Schicht.
  • In Beispiel 33 bedeckt der Klebstoff von mindestens einem der Beispiele 1 - 32 die ersten und zweiten Schaltungselemente nicht vollständig.
  • In Beispiel 34 kann die Vorrichtung von mindestens einem der Beispiele 1 - 33 in einem Package (Gehäuse) angeordnet sein.
  • In Beispiel 35 ist der erste Chip von mindestens einem der Beispiele 1 - 34 mit dem zweiten Chip durch das erste elektrisch leitfähige Kontaktloch und das zweite elektrisch leitfähige Kontaktloch elektrisch gekoppelt.
  • In Beispiel 36 nimmt das zweite Pad von mindestens einem der Beispiele 1 - 35 eine Grundflächenabmessung von 50 Mikrometern ein.
  • In Beispiel 37 enthält das zweite Schaltungselement von mindestens einem der Beispiele 1 - 36 eine Grundfläche mit einer Abmessung von ca. 30 Mikrometern ein.
  • In Beispiel 38 ist das Verbindungselement von mindestens einem der Beispiele 1 - 37 ein Siliziumverbindungschip.
  • In Beispiel 39 umfasst ein Verfahren ein Einbetten eines Verbindungselements 104 mit hoher Dichte in einem Medium 102.
  • In Beispiel 40 enthält das Verfahren von mindestens einem der Beispiele 1 - 39 ein elektrisches Koppeln von ersten und zweiten Schaltungselementen 110 mit einem elektrisch leitfähigen Element 106 des Verbindungselements.
  • In Beispiel 41 enthält das Verfahren von mindestens einem der Beispiele 1 - 40 ein Anordnen einer dielektrischen Schicht 108 über dem Verbindungselement.
  • In Beispiel 42 enthält das Verfahren von mindestens einem der Beispiele 1 - 41 ein Anordnen eines ersten Chips 114A über dem Medium.
  • In Beispiel 43 enthält das Verfahren von mindestens einem der Beispiele 1 - 42 ein elektrisches Koppeln des ersten Chips mit dem ersten Schaltungselement.
  • In Beispiel 44 enthält das Verfahren von mindestens einem der Beispiele 1 - 43 ein Anordnen eines zweiten Chips 114B über dem Medium.
  • In Beispiel 45 enthält das Verfahren von mindestens einem der Beispiele 1 - 44 ein elektrisches Koppeln des zweiten Chips mit dem zweiten Schaltungselement.
  • In Beispiel 46 enthält ein Anordnen des ersten Chips über dem Medium von mindestens einem der Beispiele 1 - 45 ein Anordnen eines Logikchips über dem Substrat.
  • In Beispiel 47 enthält ein Anordnen des zweiten Chips über dem Substrat von mindestens einem der Beispiele 1 - 46 ein Anordnen eines Speicherchips über dem Substrat.
  • In Beispiel 48 enthält ein elektrisches Koppeln der ersten und zweiten Schaltungselemente von mindestens einem der Beispiele 1 - 47 ein elektrisches Koppeln der ersten und zweiten elektrisch leitfähigen Kontaktlöcher mit dem elektrisch leitfähigen Element.
  • In Beispiel 49 enthält das Verfahren von mindestens einem der Beispiele 1 - 48 ein Anordnen eines ersten Pads auf/an oder zumindest teilweise in einer Oberseite des Verbindungselements.
  • In Beispiel 50 enthält ein Anordnen des ersten Pads von mindestens einem der Beispiele 1 - 49 ein Anordnen des ersten Pads zwischen (1) dem ersten elektrisch leitfähigen Kontaktloch und (2) einem ersten Ende des elektrisch leitfähigen Elements.
  • In Beispiel 51 enthält ein elektrisches Koppeln der ersten und zweiten elektrisch leitfähigen Kontaktlöcher von mindestens einem der Beispiele 1 - 50 ein elektrisches Koppeln des ersten elektrisch leitfähigen Kontaktlochs mit dem ersten Pad.
  • In Beispiel 52 enthält das Verfahren von mindestens einem der Beispiele 1 - 51 ein Anordnen eines zweiten Pads auf/an oder zumindest teilweise in der Oberseite des Verbindungselements.
  • In Beispiel 53 enthält ein Anordnen der zweiten Pads ein Anordnen des zweiten Pads zwischen (1) dem zweiten elektrisch leitfähigen Kontaktloch und (2) einem zweiten Ende des elektrisch leitfähigen Elements.
  • In Beispiel 54 enthält ein elektrisches Koppeln der ersten und zweiten elektrisch leitfähigen Kontaktlöcher von mindestens einem der Beispiele 1 - 53 ein elektrisches Koppeln des zweiten elektrisch leitfähigen Kontaktloches mit dem zweiten Pad.
  • In Beispiel 55 enthält ein Anordnen des ersten Pads von mindestens einem der Beispiel 1 - 54 ein Anordnen eines ersten Pads, das eine Grundflächendimension von ca. 50 Mikrometern einnimmt.
  • In Beispiel 56 enthält ein elektrisches Koppeln der ersten und zweiten Schaltungselemente von mindestens einem der Beispiele 1 - 55 ein elektrisches Koppeln eines ersten Schaltungselements, das eine Grundflächendimension von ca. 30 Mikrometern einnimmt.
  • In Beispiel 57 enthält das Verfahren von mindestens einem der Beispiele 1 - 56 ein Anordnen einer Klebeschicht 122 über der dielektrischen Schicht.
  • In diesem Dokument werden die Begriffe „ein (1)“ verwendet, wie dies in Patentdokumenten üblich ist, um, unabhängig von irgendwelchen anderen Fällen oder Verwendungen von „mindestens ein (1)“ oder „ein (1) oder mehr“, ein (1) oder mehr als ein (1) zu beinhalten. In diesem Dokument wird der Begriff „oder“ verwendet, um auf ein nicht ausschließliches oder Bezug zu nehmen, so dass „A oder B“ „A, aber nicht B“, „ B, aber nicht A“ und „A und B“, sofern nicht anders angegeben, beinhaltet. In diesem Dokument werden die Begriffe „enthaltend“ und „in dem“ als die Äquivalente in einfacher englischer Sprache der jeweiligen Begriffe „umfassend“ und „worin/wobei“ verwendet.

Claims (13)

  1. Vorrichtung (300), umfassend: ein Substrat (102B), das darin ein Verbindungs-Routing mit niedriger Dichte enthält; ein erstes Schaltungselement (112) und ein zweites Schaltungselement (112); ein Metallpad (336) auf dem Substrat; und ein Verbindungselement (104), wobei das Verbindungselement mit dem Metallpad über eine leitfähige Klebeschicht (334) verbunden ist, wobei das Verbindungselement darin Routing mit hoher Dichte enthält, wobei das Verbindungselement eine Vielzahl von elektrisch leitfähigen Elementen enthält, wobei ein elektrisch leitfähiges Element der Vielzahl von elektrisch leitfähigen Elementen mit dem ersten Schaltungselement und dem zweiten Schaltungselement elektrisch gekoppelt ist, wobei Lücken zwischen den elektrisch leitfähigen Elementen kleiner als innerhalb des Substrats sind, und wobei das erste Schaltungselement mit einem ersten Pad (224) elektrisch gekoppelt ist, wobei sich das erste Pad auf oder zumindest teilweise in einer Oberseite des Verbindungselements befindet, wobei sich das erste Pad zwischen dem ersten Schaltungselement und einem ersten Ende des elektrisch leitfähigen Elements befindet, wobei das erste Pad eine Grundfläche aufweist, die größer ist als die Grundfläche des ersten Schaltungselements.
  2. Vorrichtung nach Anspruch 1, umfassend: einen ersten Chip (114A), wobei der erste Chip mit dem ersten Schaltungselement elektrisch gekoppelt ist, wobei sich der erste Chip über dem Substrat befindet; und einen zweiten Chip (114B), wobei der zweite Chip mit dem zweiten Schaltungselement elektrisch gekoppelt ist, wobei sich der zweite Chip über dem Substrat befindet.
  3. Vorrichtung nach Anspruch 2, wobei: der erste Chip (114A) ein Logikchip ist; und der zweite Chip (114B) ein Speicherchip ist.
  4. Verfahren, umfassend: Verbinden, unter Verwendung eines Klebstoffes, eines Verbindungschips mit einem Metallpad auf einem Substrat, wobei der Verbindungschip ein elektrisch leitfähiges Element enthält, elektrisches Koppeln von ersten und zweiten Schaltungselementen mit dem elektrisch leitfähigen Element, wobei Lücken zwischen den elektrisch leitfähigen Elementen des Verbindungschips kleiner als innerhalb des Substrats sind; und Anordnen eines ersten Pads auf oder zumindest teilweise in einer Oberseite des Verbindungschips und Anordnen des ersten Pads zwischen dem ersten Schaltungselement und einem ersten Ende des elektrisch leitfähigen Elements; wobei das elektrische Koppeln der ersten und zweiten Schaltungselemente ein elektrisches Koppeln des ersten Schaltungselements mit dem ersten Pad enthält, und wobei das erste Pad eine Grundfläche aufweist, die größer ist als die Grundfläche des ersten Schaltungselements.
  5. Verfahren nach Anspruch 4, umfassend: Anordnen eines ersten Chips über dem Substrat; elektrisches Koppeln des ersten Chips mit dem ersten Schaltungselement; Anordnen eines zweiten Chips über dem Substrat; und elektrisches Koppeln des zweiten Chips mit dem zweiten Schaltungselement.
  6. Verfahren nach Anspruch 5, wobei: Anordnen des ersten Chips über dem Substrat ein Anordnen eines Logikchips über dem Substrat enthält; und Anordnen des zweiten Chips über dem Substrat ein Anordnen eines Speicherchips über dem Substrat enthält.
  7. Verfahren nach Anspruch 4, umfassend Anordnen eines zweiten Pads auf oder zumindest teilweise in einer Oberseite des Verbindungschips, Anordnen des zweiten Pads zwischen dem zweiten Schaltungselement und einem zweiten Ende des elektrisch leitfähigen Elements; und wobei das elektrische Koppeln der ersten und zweiten Schaltungselemente ein elektrisches Koppeln des zweiten Schaltungselements mit dem zweiten Pad enthält.
  8. Package (100), umfassend: erste und zweite Chips (114A, 114B); ein Substrat (102A); erste und zweite Schaltungselemente (1 10A, 110B); einen Verbindungschip (104), wobei der Verbindungschip in dem Substrat eingebettet ist, wobei der Verbindungschip eine darin eingebettete Vielzahl elektrisch leitfähiger Elemente (106) enthält, wobei der Verbindungschip erste und zweite elektrisch leitfähige Pads (224) auf oder zumindest teilweise in einer Oberseite des Verbindungschips enthält, wobei eines der elektrisch leitfähigen Elemente mit dem ersten Schaltungselement über das erste elektrisch leitfähige Pad und mit dem zweiten Schaltungselement über das zweite elektrisch leitfähige Pad elektrisch gekoppelt ist; eine dielektrische Schicht (108), wobei sich die dielektrische Schicht über dem Verbindungschip befindet und sich über das Substrat bis an einen Rand des Substrats erstreckt, wobei die dielektrische Schicht die dort hindurch tretenden ersten und zweiten Schaltungselement enthält; wobei der erste Chip mit dem zweiten Chip durch das erste Schaltungselement und das zweite Schaltungselement elektrisch gekoppelt ist, wobei sich der erste und zweite Chip (114A, 114B) lateral über einen Rand des Verbindungschips (104) hinaus erstrecken; und eine elektrisch isolierende Klebeschicht (122) über der dielektrischen Schicht.
  9. Package nach Anspruch 8, wobei der erste Chip (114A) ein Logikchip ist und der zweite Chip (114B) ein Speicherchip ist.
  10. Package nach Anspruch 8 oder 9, wobei die Grundfläche der ersten und zweiten Pads (224) eine Abmessung von 50 Mikrometern enthält und wobei die ersten und zweiten Schaltungselemente eine Grundfläche mit einer Abmessung von 30 Mikrometern enthalten.
  11. Package nach einem der Ansprüche 8 bis 10, wobei die elektrisch isolierende Klebeschicht (122) ein Lötresist über der dielektrischen Schicht ist, wobei das Lötresist die ersten und zweiten Schaltungselemente nicht bedeckt.
  12. Package nach einem der Ansprüche 8 bis 11, wobei das erste Schaltungselement (110A) ein erstes elektrisch leitfähiges Kontaktloch ist und das zweite Schaltungselement (110B) ein zweites elektrisch leitfähiges Kontaktloch ist.
  13. Package nach Anspruch 12, wobei das zweite elektrisch leitfähige Kontaktloch mit einem zweiten Pad elektrisch gekoppelt ist, wobei sich das zweite Pad auf oder zumindest teilweise in der Oberseite des Verbindungselements befindet, wobei sich das zweite Pad zwischen dem zweiten elektrisch leitfähigen Kontaktloch und einem zweiten Ende des elektrisch leitfähigen Elements befindet.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136236B2 (en) 2012-09-28 2015-09-15 Intel Corporation Localized high density substrate routing
US9190380B2 (en) 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
US9349703B2 (en) 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
US9159690B2 (en) 2013-09-25 2015-10-13 Intel Corporation Tall solders for through-mold interconnect
US11164818B2 (en) 2019-03-25 2021-11-02 Intel Corporation Inorganic-based embedded-die layers for modular semiconductive devices

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5081563A (en) 1990-04-27 1992-01-14 International Business Machines Corporation Multi-layer package incorporating a recessed cavity for a semiconductor chip
US6229203B1 (en) 1997-03-12 2001-05-08 General Electric Company Semiconductor interconnect structure for high temperature applications
US20060087036A1 (en) 2004-10-26 2006-04-27 Advanced Chip Engineering Technology Inc. Chip-size package structure and method of the same
US20060226527A1 (en) 2005-03-16 2006-10-12 Masaki Hatano Semiconductor device and method of manufacturing semiconductor device
DE102011053161A1 (de) 2010-08-31 2012-03-29 Infineon Technologies Ag Verfahren und system zum führen von elektrischen verbindungen von halbleiterchips
US8227904B2 (en) 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
EP2808891A1 (de) 2013-03-14 2014-12-03 Intel Corporation Direkte externe Verbindung für eingebettete Verbindungsbrückenverpackung

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5081563A (en) 1990-04-27 1992-01-14 International Business Machines Corporation Multi-layer package incorporating a recessed cavity for a semiconductor chip
US6229203B1 (en) 1997-03-12 2001-05-08 General Electric Company Semiconductor interconnect structure for high temperature applications
US20060087036A1 (en) 2004-10-26 2006-04-27 Advanced Chip Engineering Technology Inc. Chip-size package structure and method of the same
US20060226527A1 (en) 2005-03-16 2006-10-12 Masaki Hatano Semiconductor device and method of manufacturing semiconductor device
US8227904B2 (en) 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
DE102011053161A1 (de) 2010-08-31 2012-03-29 Infineon Technologies Ag Verfahren und system zum führen von elektrischen verbindungen von halbleiterchips
EP2808891A1 (de) 2013-03-14 2014-12-03 Intel Corporation Direkte externe Verbindung für eingebettete Verbindungsbrückenverpackung

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