DE102013223846B4 - Packungsanordnung für Logikchip und andere in Aufbauschichten eingebettete Komponenten, Herstellungsverfahren dafür und System diese umfassend - Google Patents

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Abstract

Packungsanordnung, umfassend:ein Substrat (106), das eine Mehrzahl von Aufbauschichten (108) umfasst;elektrische Leitbahnführungsmerkmale (110), die auf einer Außenfläche des Substrats (106) angeordnet sind;einen primären Logikchip (102), der in die Mehrzahl von Aufbauschichten (108) eingebettet ist, wobei der primäre Logikchip (102) ein oder mehrere Kontaktlöcher (116) zwischen einer ersten, aktiven Oberfläche (112) des primären Logikchips (102) und einer zweiten, gegenüberliegenden Oberfläche (114) des primären Logikchips (102) umfasst;einen zweiten Chip oder Kondensator (104), der in die Mehrzahl von Aufbauschichten (108) eingebettet ist, wobei der zweite Chip oder Kondensator (104) einen sekundären Logikchip oder einen Speicherchip umfasst;einen ersten elektrischen Pfad (122), der in der Mehrzahl von Aufbauschichten (108) definiert ist, um elektrische Leistung oder ein Erdungssignal zwischen dem zweiten Chip (104) oder Kondensator und den elektrischen Leitbahnführungsmerkmalen (110) zu übertragen, wobei der erste elektrische Pfad (122) den primären Logikchip umgeht; undeinen zweiten elektrischen Pfad (118), der in der Mehrzahl von Aufbauschichten (108) von einer aktiven Oberfläche (120) des sekundären Logikchips oder Speicherchips (104) zu dem einen oder den mehreren Kontaktlöchern (116) definiert ist, um Eingangs-/Ausgangs (E-/A)-Signale zwischen dem primären Logikchip (102) und dem sekundären Logikchip oder Speicherchip (104) zu übertragen.

Description

  • Gebiet
  • Ausführungsformen der vorliegenden Offenbarung betreffen im Allgemeinen das Gebiet von integrierten Schaltungen und insbesondere Techniken und Konfigurationen für eine Packungsanordnung mit einem Logikchip und anderen Komponenten, die in eine Mehrzahl von Aufbauschichten eingebettet sind.
  • Hintergrund
  • Aufkommende Packungsanordnungen können mehrere Chips in verschiedenen gestapelten und/oder eingebetteten Konfigurationen umfassen. Die Packungsanordnungen können auf immer kleinere Abmessungen weiter verkleinert werden, um einen kleineren Formfaktor für verschiedene Anwendungen bereitzustellen, die zum Beispiel mobile Computergeräte, wie beispielsweise Telefone oder Tablets, umfassen. Die Wegleitung von elektrischen Signalen durch die Packungsanordnung für jeden der mehreren Chips ist für aktuelle Konfigurationen von Packungsanordnungen schwierig, da die Abmessungen der Chips und der Packungsanordnung immer kleiner werden. Zum Beispiel können gegenwärtige Techniken strenge Entwurfsregeln verwenden, welche die Abstandsgrenzen von Zwischenverbindungsstrukturen, wie beispielsweise Breite/Abstand von Leiterbahnen, überschreiten, oder sie können Leitbahnauslegungstechniken anwenden, welche die Zuverlässigkeit eines oder mehrerer der mehreren Chips beeinträchtigen.
  • Aus US 2012 / 0 161 331 A1 ist eine Vorrichtung bekannt, die ein Substrat mit einer Landseite mit mehreren Kontaktflächen und einer der Landseite gegenüberliegenden Chipseite umfasst. Die Vorrichtung umfasst einen ersten Chip und einen zweiten Chip, wobei der erste Chip und der zweite Chip in das Substrat eingebettet sind, so dass der zweite Chip zwischen dem ersten Chip und der Landseite des Substrats angeordnet ist.
  • In US 2006 / 0 049 995 A1 ist eine integrierte Antennenschaltungsvorrichtung beschrieben, eine Isolierbasis, eine Halbleiterschaltungsvorrichtung, Chipteile, ein Formharz, einen Antennenleiter, einen Erdungsleiter und externe Leitelektroden umfasst. Die mehreren Chipteile sind auf der Isolierbasis montiert und zur elektrischen und physikalischen Verbindung mit Elektroden von Verdrahtungsleitern auf der Oberseite der Isolierbasis verlötet. Die Isolierbasis weist eine Mehrschichtstruktur auf, die durch Laminieren mehrerer Isolatorschichten gebildet wird. Der Antennenleiter ist am Boden der Isolierbasis ausgebildet. Ein dem Antennenleiter benachbarter Verdrahtungsleiter ist mit dem Erdungsleiter versehen, so dass er mit dem Antennenleiter überlappt.
  • In US 2012 / 0 056 316 A1 ist eine Halbleitervorrichtung mit einem ersten Halbleiterchip, der über einem Träger montiert ist beschrieben. Über dem Träger können benetzbare Kontaktflächen gebildet werden. Ein zweiter Halbleiterchip ist über dem ersten Halbleiterchip montiert. Der zweite Chip ist seitlich gegenüber dem ersten Chip versetzt. Eine elektrische Verbindung wird zwischen einem überlappenden Abschnitt des ersten Chips und des zweiten Chips gebildet. Über dem ersten Chip sind mehrere erste leitende Säulen angeordnet. Über dem zweiten Chip sind mehrere zweite leitende Säulen angeordnet. Eine Einkapselung wird über dem ersten und zweiten Chip sowie der ersten und zweiten leitenden Säule abgeschieden. Eine erste Verbindungsstruktur wird über der Einkapselung, den ersten leitenden Säulen und dem zweiten Chip gebildet. Der Träger wird entfernt. Eine zweite Verbindungsstruktur wird über der Einkapselung, den zweiten leitenden Säulen und dem ersten Chip gebildet. Eine dritte leitende Säule ist zwischen der ersten und der zweiten aufgebauten Verbindungsstruktur gebildet.
  • Aus US 2012 / 0 074 580 A1 ist ein Verfahren zur Bildung einer mikroelektronischen Verpackungsstruktur und damit verbundene Strukturen bekannt. Diese Verfahren können einen in ein kernloses Substrat eingebetteten Chip umfassen, wobei eine Formverbindung den Chip umgibt und wobei der Chip TSV-Verbindungen auf einer ersten Seite und C4-Pads auf einer zweiten Seite des Chips, ein dielektrisches Material auf einer ersten Seite und auf einer zweiten Seite der Formverbindung umfasst sowie Verbindungsstrukturen, die mit den C4-Pads und den TSV-Pads gekoppelt sind.
  • Figurenliste
  • Die Ausführungsformen sind anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen leicht zu verstehen. Zur Erleichterung dieser Beschreibung bezeichnen gleiche Bezugszeichen gleiche Strukturelemente. Die Ausführungsformen sind in den Figuren der beiliegenden Zeichnungen beispielhaft und nicht einschränkend veranschaulicht.
    • 1 veranschaulicht eine Seitenansicht im Querschnitt einer beispielhaften Packungsanordnung gemäß verschiedenen Ausführungsformen, die einen primären Logikchip und einen sekundären Chip umfasst, die in eine Mehrzahl von Aufbauschichten eingebettet sind.
    • 2 veranschaulicht eine Seitenansicht im Querschnitt einer beispielhaften Packungsanordnung gemäß verschiedenen Ausführungsformen, die einen primären Logikchip und einen Kondensator umfasst, die in eine Mehrzahl von Aufbauschichten eingebettet sind.
    • 3 veranschaulicht eine Seitenansicht im Querschnitt einer beispielhaften Packungsanordnung gemäß verschiedenen Ausführungsformen, die einen primären Logikchip und einen Kondensator umfasst, die nebeneinander in eine Mehrzahl von Aufbauschichten eingebettet sind.
    • 4 stellt ein Ablaufdiagramm für ein Verfahren zur Fertigung einer Packungsanordnung gemäß einigen Ausführungsformen schematisch dar.
    • 5 bis 15 stellen verschiedene Stufen der Fertigung einer Packungsanordnung gemäß verschiedenen Ausführungsformen schematisch dar.
    • 16 stellt ein Computergerät gemäß einer Implementierung der Erfindung schematisch dar.
  • Ausführliche Beschreibung
  • In der folgenden Beschreibung werden verschiedene Aspekte der veranschaulichenden Implementierungen unter Verwendung von Begriffen beschrieben, die von den Fachleuten für gewöhnlich verwendet werden, um anderen Fachleuten das Wesentliche ihrer Arbeit zu vermitteln. Für Fachleute ist jedoch zu erkennen, dass die vorliegende Erfindung mit nur einigen der beschriebenen Aspekte realisiert werden kann. Zu Erklärungszwecken sind spezifische Zahlen, Materialien und Konfigurationen dargelegt, um ein umfassendes Verständnis der veranschaulichenden Implementierungen vermitteln. Für Fachleute ist jedoch zu erkennen, dass die vorliegende Erfindung ohne die spezifischen Einzelheiten realisiert werden kann. In anderen Fällen werden allgemein bekannte Merkmale weggelassen oder vereinfacht, um die veranschaulichenden Implementierungen verständlicher zu machen.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, wobei gleiche Bezugszeichen durchgehend gleiche Teile bezeichnen, und in welchen Ausführungsformen, in welchen der Gegenstand der vorliegenden Offenbarung realisiert werden kann, veranschaulichend dargestellt sind.
  • Für die Zwecke der vorliegenden Offenbarung bedeutet der Ausdruck „A und/oder B“ (A), (B) oder (A und B). Für die Zwecke der vorliegenden Offenbarung bedeutet der Ausdruck „A, B und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C).
  • Die Beschreibung kann Beschreibungen auf perspektivischer Basis verwenden, wie beispielsweise oben/unten, innen/außen, oberhalb/unterhalb und dergleichen. Solche Beschreibungen werden lediglich verwendet, um die Erörterung zu erleichtern, und sind nicht dazu gedacht, die Anwendung von hierin beschriebenen Ausführungsformen auf eine bestimmte Orientierung zu beschränken.
  • Die Beschreibung kann die Ausdrücke „in einer Ausführungsform“ oder „in Ausführungsformen“ verwenden, welche sich jeweils auf eine oder mehrere der gleichen oder verschiedenen Ausführungsformen beziehen können. Außerdem sind die Begriffe „umfassend“, „aufweisend“ und dergleichen, wie in Bezug auf Ausführungsformen der vorliegenden Offenbarung verwendet, bedeutungsgleich.
  • Hierin wird möglicherweise der Begriff „gekoppelt mit“ zusammen mit seinen Ableitungen verwendet. „Gekoppelt“ kann eines oder mehr von Folgendem bedeuten. „Gekoppelt“ kann bedeuten, dass zwei oder mehr Elemente in direktem physischem oder elektrischem Kontakt stehen. „Gekoppelt“ kann jedoch auch bedeuten, dass zwei oder mehr Elemente indirekt miteinander in Kontakt stehen, aber trotzdem miteinander zusammenwirken oder interagieren, und es kann bedeuten, dass ein oder mehrere andere Elemente zwischen die Elemente, die als miteinander gekoppelt bezeichnet werden, gekoppelt oder geschaltet sind. Der Begriff „direkt gekoppelt“ kann bedeuten, dass zwei oder mehr Elemente in direktem Kontakt stehen.
  • In verschiedenen Ausführungsformen kann der Ausdruck „ein erstes Merkmal, das auf einem zweiten Merkmal ausgebildet, angeordnet oder anderweitig darauf aufgebracht ist“ bedeuten, dass das erste Merkmal über dem zweiten Merkmal ausgebildet, angeordnet oder darüber aufgebracht ist und mindestens ein Teil des ersten Merkmals in direktem Kontakt (z. B. direktem physischem und/oder elektrischem Kontakt) oder indirektem Kontakt (z. B. mit einem oder mehreren anderen Merkmalen zwischen dem ersten Merkmal und dem zweiten Merkmal) mit mindestens einem Teil des zweiten Merkmals stehen kann.
  • 1 stellt eine Seitenansicht im Querschnitt einer beispielhaften Packungsanordnung 100 schematisch dar, die einen primären Logikchip 102 und einen zweiten Chip 104 umfasst, die in ein Substrat 106 eingebettet sind. In verschiedenen Ausführungsformen kann das Substrat 106 eine Mehrzahl von Aufbauschichten 108 umfassen, in welche andere Komponenten eingebettet sind. In einigen Ausführungsformen kann die Mehrzahl von Aufbauschichten eine Mehrzahl von „bondhügellosen“ Aufbauschichten („BBUL“) umfassen. Wie hierin verwendet, kann sich „bondhügellose Aufbauschichten“ auf Schichten von Substrat oder darin eingebetteten Komponenten ohne die Verwendung von Lot oder anderen Befestigungsmitteln beziehen, die als „Bondhügel“ angesehen werden können.
  • In verschiedenen Ausführungsformen kann der primäre Logikchip 102 ein Prozessorkern mit Transistoren und anderen Komponenten sein, die zusammen die Gesamtheit oder einen Teil des „Hirns“ eines Computergeräts bilden können, in dem die Packungsanordnung 100 installiert ist. In verschiedenen Ausführungsformen kann der zweite Chip 104 ein sekundärer Logikchip (z. B. ein anderer Prozessorkern) sein, der so konfiguriert ist, dass er die Verarbeitungsleistung des primären Logikchips ergänzt. In verschiedenen anderen Ausführungsformen kann der zweite Chip 104 ein beliebiger Typ von Chip sein, der auf der Packungsanordnung 100 enthalten sein kann, um ein System bzw. eine Plattform zu vereinfachen, in welche/s die Packungsanordnung eingebaut wird, wie beispielsweise ein Speicherchip oder ein Energieverwaltungschip.
  • Ein elektrisches Leitbahnführungsmerkmal 110 kann auf einer Oberfläche des Substrats 106 angeordnet sein. In verschiedenen Ausführungsformen kann das elektrische Leitbahnführungsmerkmal 110 ein Ball Grid Array („BGA“) oder andere elektrische Komponenten umfassen, die elektrische Signale zum/vom primären Logikchip 102 und/oder zweiten Chip 104 zu anderen Komponenten leiten können, die in 1 nicht dargestellt sind, wie beispielsweise eine gedruckte Leiterplatte („PCB“), an welche die Packungsanordnung 100 angeschlossen ist.
  • Der primäre Logikchip 102 kann eine erste, „aktive“ Oberfläche 112 und eine zweite, gegenüberliegende Oberfläche 114 umfassen. Der primäre Logikchip 102 kann außerdem ein oder mehrere Kontaktlöcher, wie beispielsweise Kontaktlöcher durch das Silicium (TSVs für engl. throughsilicon vias) 116, zwischen der ersten Oberfläche 112 und der zweiten Oberfläche 114 umfassen. Obwohl in 1 zwei TSVs 116 dargestellt sind, ist dies nicht als einschränkend zu verstehen, sondern es können auch mehr oder weniger TSVs 116 enthalten sein. Obwohl die Kontaktlöcher in den Zeichnungen so dargestellt sind, dass sie einheitlich gerade Seiten aufweisen, können Kontaktlöcher auch andere Formen aufwiesen. Zum Beispiel können Kontaktlöcher, die durch Laser gebohrt sind, dazu neigen, konisch zulaufende Formen aufzuweisen, wobei z. B. ein Ende größer als das gegenüberliegende Ende ist.
  • In verschiedenen Ausführungsformen kann ein elektrischer Pfad 118 in der Mehrzahl von Aufbauschichten 108 von einer aktiven Oberfläche 120 des zweiten Chips 104 zu den TSVs 116 des primären Logikchips 102 ausgebildet sein. In verschiedenen Ausführungsformen kann der elektrische Pfad 118 Eingangs-/Ausgangs („E-/A“)-Signale zwischen dem primären Logikchip 102 und dem zweiten Chip 104 übertragen. Andere elektrische Signale zum oder vom zweiten Chip 104, wie beispielsweise elektrische Leistungs- und/oder Erdungssignale, können durch einen zweiten elektrischen Pfad 122 direkt zu den elektrischen Leitbahnführungsmerkmalen 110 geleitet werden. In verschiedenen Ausführungsformen kann der zweite elektrische Pfad 122 ein oder mehrere Kontaktlöcher 124 umfassen, die eine oder mehrere leitende Schichten 126, die zwischen Schichten der Mehrzahl von Aufbauschichten 108 angeordnet sind, miteinander verbinden.
  • In verschiedenen Ausführungsformen kann der zweite elektrische Pfad 122 auch nicht durch den primären Logikchip 102 verlaufen, was eine Verminderung der Entwurfsbeschränkungeri des primären Logikchips 102 ermöglicht. Zum Beispiel kann der primäre Logikchip 102 weniger THVs 116 benötigen. Dadurch kann Raum auf dem primären Logikchip 102 für andere technische Merkmale erhalten bleiben, die Zuverlässigkeit des primären Logikchips 102 erhöht werden und/oder der primäre Logikchip 102 kleiner ausgeführt sein. Ein kleinerer primärer Logikchip 102 kann ermöglichen, dass auch andere Komponenten kleiner sind, wodurch die Gesamtgröße der Packungsanordnung 100 verkleinert wird. Eine Packungsanordnung 100 mit reduzierter Größe kann wiederum die Erzeugung kleinerer Computergeräte, wie beispielsweise Smartphones und Tablet-Computer, ermöglichen.
  • In verschiedenen Ausführungsformen kann der primäre Logikchip 102 in der Mehrzahl von Aufbauschichten 108 zwischen den zweiten Chip 104 und die elektrischen Leitbahnführungsmerkmale 110 eingebettet sein. In einigen solchen Ausführungsformen kann der zweite elektrische Pfad 122 mindestens eine leitende Schicht 126 zwischen zweien der Mehrzahl von Aufbauschichten 108 umfassen, um elektrische Leistung oder ein Erdungssignal, die/das zwischen dem zweiten Chip 102 und elektrischen Leitbahnführungsmerkmalen 110 durchfließt bzw. -läuft, vom primären Logikchip 102 entfernt zu übertragen. Ein Beispiel dafür ist in 1 rechts und links vom primären Logikchip 102 dargestellt, wobei die Kontaktlöcher 124 und die leitenden Schichten 126 in der Mehrzahl von Aufbauschichten 108 in einer Weise definiert sind, die sich vom primären Logikchip 102 „auffächert“, während der zweite elektrische Pfad 122 die Seite entlang nach unten vorrückt. In anderen Ausführungsformen kann der zweite elektrische Pfad 122 Erdungssignale und Leistung auch nicht den gesamten Pfad vom zweiten Chip 104 zu den elektrischen Leitbahnführungsmerkmalen 110 entfernt vom primären Logikchip 102 auffächern.
  • In verschiedenen Ausführungsformen kann ein dritter elektrischer Pfad 128 in der Mehrzahl von Aufbauschichten 108 zwischen der ersten Oberfläche 112 des primären Logikchips 102 und den elektrischen Leitbahnführungsmerkmalen 110 definiert sein. In verschiedenen Ausführungsformen kann der dritte elektrische Pfad 128 elektrische Signale (z. B. E/A, Erdung, Leistung) zwischen dem primären Logikchip 102 und anderen Komponenten übertragen, die in 1 nicht dargestellt sind, wie beispielsweise einer Leiterplatte (z. B. der gedruckten Leiterplatte 1602 von 16). In verschiedenen Ausführungsformen können der erste elektrische Pfad 118, der zweite elektrische Pfad 122 und/oder der dritte elektrische Pfad 128 kein Lötmittel umfassen, da sie mit anderen Komponenten unter Verwendung eines BBUL-Prozesses gefertigt sein können.
  • In verschiedenen Ausführungsformen kann die Packungsanordnung 100 eine Packung-auf-Packung („POP“ für engl. package-on-package)-Kontaktstelle 130 umfassen. In verschiedenen Ausführungsformen kann die POP-Kontaktstelle 130 auf einer Oberfläche der Packungsanordnung 100, wie beispielsweise auf einer oberen Oberfläche, angeordnet sein, um elektrische Signale zwischen der Packungsanordnung 100 und anderen Packungen (nicht dargestellt) zu übertragen, die auf die Packungsanordnung 100 gestapelt sein können. Dies ist jedoch nicht erforderlich, und hierin werden Beispiele von anderen Packungsanordnungen ohne POP-Kontaktstellen beschrieben.
  • 2 stellt eine Packungsanordnung 200 mit vielen der gleichen Komponenten wie 1 dar, welche in ähnlicher Weise nummeriert sind. In diesem Beispiel ist anstelle des zweiten Chips 104 (z. B. eines Logik-, Speicher- oder Energieverwaltungschips) ein Kondensator 230 (oder eine Reihe von Kondensatoren) in die Mehrzahl von Aufbauschichten 208 eingebettet. In verschiedenen Ausführungsformen kann der Kondensator 230 ein Entkopplungskondensator sein, der in der Nähe zum primären Logikchip 202 positioniert ist, um Rauschen zu reduzieren. Das Einbetten von Kondensatoren, wie beispielsweise des Kondensators 230, in die Packungsanordnung 200 kann die Platzierung von weniger Kondensatoren auf einer PCB, wie beispielsweiser einer Mutterleiterplatte, ermöglichen, um z. B. ihre Lötfläche zu verringern.
  • 3 stellt eine andere Ausführungsform einer Packungsanordnung 300 ähnlich der Packungsanordnung 200 von 2 dar. Komponenten, die den Komponenten in 1 und 2 entsprechen, sind ähnlich bezeichnet. In 3 ist der Kondensator 330 jedoch im Gegensatz zu 2, in der er auf einer gegenüberliegenden Seite des primären Logikchips 302 von den elektrischen Leitbahnführungsmerkmalen 310 angeordnet dargestellt ist, seitlich versetzt vom primären Logikchip 302 und ungefähr koplanar dazu eingebettet. Außerdem kann der elektrische Pfad vom eingebetteten Kondensator 330 zu den elektrischen Leitbahnführungselementen 310 mehr leitende Schichten 326 umfassen, als in Verbindung mit 1 oder 2 dargestellt sind, obwohl dies nicht als einschränkend zu verstehen ist. In verschiedenen Ausführungsformen können mehr oder weniger leitende Schichten (126, 226, 326) in Packungsanordnungen enthalten sein. In verschiedenen Ausführungsformen können mehr leitende Schichten eine bessere Leistungszuführung ermöglichen.
  • 4 stellt einen beispielhaften Fertigungsprozessablauf 400 dar. 5 bis 15 stellen eine beispielhafte Packungsanordnung 500 in verschiedenen Fertigungsstufen dar, die Punkten im Fertigungsprozessablauf 400 entsprechen. Demgemäß wird im Verlauf der Beschreibung des Prozessablaufs 400 auf die entsprechenden Stufen in 5 bis 15 Bezug genommen.
  • Unter Bezugnahme auf 4 und 5 können bei Block 402 Strukturen, die als „L0 Justiermarken“ 540 bezeichnet sind, auf einem blanken Fertigungsnutzen 542 gebildet (z. B. strukturiert und plattiert) werden. In verschiedenen Ausführungsformen können die Justiermarken 540 verkupferte Merkmale sein, die zu Justierungszwecken enthalten sind. In vielen Fällen können sie während verschiedener Fertigungsschritte, wie beispielsweise der Nutzentrennung, entfernt werden, so dass sie kein Teil der endgültigen Packungsanordnung 500 werden.
  • In verschiedenen Ausführungsformen kann der blanke Fertigungsnutzen 542 ein abziehbarer Kern sein, und er kann mit verschiedenen Materialien, wie beispielsweise Kupfer (Cu), gebildet sein. Bei Block 404 können in Vorbereitung für die Aufnahme eines dielektrischen Films, z. B. Ajinomoto-Aufbaufilm- oder „ABF“-Laminats, eine erste Oberfläche 544 und eine zweite Oberfläche 546 des blanken Kupfernutzens 542 aufgeraut werden. Bei Block 406 kann ein zweiter Chip 504 an die erste Oberfläche 544 und die zweite Oberfläche 546 des blanken Kupfernutzens 542 gebondet werden. Ein primärer Logikchip 502 wird später hinzugefügt. 5 stellt das, was zwei Packungsanordnungen 500 (eine auf jeder Seite des blanken Kupfernutzens 542) werden, auf dieser Fertigungsstufe dar.
  • Bei Block 408 kann eine erste Aufbauschicht 548 auf jeder Seite gebildet (z. B. hinzugefügt und ausgehärtet) und ausgehärtet werden, um den zweiten Chip 504 im ABF-Laminat einzubetten. Ein Beispiel der Packungsanordnung 500 auf dieser Stufe ist in 6 dargestellt. In verschiedenen Ausführungsformen können die erste Aufbauschicht 548 und andere Aufbauschichten, die hierin beschrieben werden, Materialeigenschaften aufweisen, die für Zuverlässigkeit, Wölbungsreduktion und so weiter geändert und/oder optimiert werden können.
  • Bei Block 410 können Kontaktlöcher 550 in der ersten Aufbauschicht 548, z. B. auf der Oberseite von E-/A-Kontaktstellen (nicht dargestellt) und/oder Leistungserdungs-Kontaktstellen (nicht dargestellt) des zweiten Chips 504, gebildet werden. In verschiedenen Ausführungsformen kann ein Laser, wie beispielsweise ein Ultraviolett- und/oder Kohlendioxid-Laser, zum Bohren der Kontaktlöcher 550 verwendet werden. Bei Block 412 kann eine erste leitende Schicht 552, welche hierin als „SL1“ bezeichnet sein kann, gebildet (z. B. strukturiert und plattiert) werden. „Leitende Schichten“, die hierin beschrieben werden, erstrecken sich möglicherweise nicht über eine ganze Oberfläche einer darunter liegenden Aufbauschicht. Zum Beispiel kann die erste leitende Schicht 552 unter Verwendung einer Lithografiemaske, die eine „Verbotszone“ oder „KOZ“ (für engl. keep out zone) definiert, um sicherzustellen, dass keine Plattierung in E-/A-Kontaktlöchern erfolgt, selektiv auf der Oberseite der ersten Aufbauschicht 548 gebildet werden. Ein Beispiel der Packungsanordnung 500 auf dieser Stufe ist in 7 dargestellt. Andere leitende Schichten, die hierin beschrieben werden, können ebenfalls selektiv gebildet werden, um verschiedene elektrische Leitbahnführungsziele zu erreichen.
  • Bei Block 414 kann eine zweite Aufbauschicht 554, z. B. von ABF-Laminat, gebildet werden. Ein Beispiel der Packungsanordnung 500 auf dieser Stufe ist in 8 dargestellt. Bei Block 416 kann eine zweite leitende Schicht 556 auf der Oberseite der zweiten Aufbauschicht 554 gebildet (z. B. strukturiert und plattiert) werden, wobei Kontaktlöcher 558 zwischen der zweiten leitenden Schicht 556 und der ersten leitenden Schicht 552 verlaufen. In verschiedenen Ausführungsformen kann diese zweite leitende Schicht 556 als „SL2“-Schicht bezeichnet sein. Ein Beispiel der Packungsanordnung 500 auf dieser Stufe ist in 9 dargestellt. Bei Block 418 kann eine dritte Aufbauschicht 560, z. B. von ABF-Laminat, gebildet werden. Ein Beispiel der Packungsanordnung 500 auf dieser Stufe ist in 10 dargestellt.
  • Bei Block 420 kann eine Kavität 562 zur Aufnahme des primären Logikchips 502 gebildet werden. In verschiedenen Ausführungsformen kann zuerst ein fotodefinierbares Trockenfilmresist (DFR)-Material aufgetragen werden, um zu definieren, wo die Kavität 562 angeordnet wird. Anschließend kann ein Nassstrahlwerkzeug verwendet werden, um die Kavität 562 zu bilden. Das ABF-Laminat kann in Bereichen entfernt werden, in welchen z. B. aufgrund einer Differenz der Ätzraten für DFR gegenüber ABF nach der Entwicklung kein DFR vorhanden ist. In verschiedenen Ausführungsformen kann die erste leitende Schicht 552, die mit Kupfer ausgebildet sein kann, als ein Ätzstopp verwendet werden, da das ABF-Ätzen enden kann, sobald das Kupfer erreicht wird. Solch eine Technik kann eine dünne Scheibe der zweiten Aufbauschicht 554 zwischen den leitenden Schichten 552 auf jeder Seite erhalten. Ein Beispiel der Packungsanordnung 500 auf dieser Stufe ist in 11 dargestellt. In verschiedenen Ausführungsformen kann das verbleibende DFR nach der Ausbildung der Kavität 562 chemisch abgelöst werden.
  • Bei Block 422 können Kontaktlöcher 564 (hierin als Logik-Logik-Verbindungskontaktlöcher oder „LLI-Kontaktlöcher“ (für engl. logic-logic interconnect vias) bezeichnet) durch den Rest der zweiten Aufbauschicht 554 gebildet (z. B. unter Verwendung eines Lasers oder anderen, ähnlichen Mitteln gebohrt) werden. Die LLI-Kontaktlöcher 564 können in einigen Ausführungsformen verwendet werden, um E-/A-Signale zwischen dem zweiten Chip 504 und dem primären Logikchip 502 zu übertragen. Bei Block 424 können die Lochwände der LLI-Kontaktlöcher 564 zum Entfernen von Rückständen und zum Aufrauen gereinigt werden. Ein Beispiel der Packungsanordnung 500 auf dieser Stufe ist in 12 dargestellt.
  • Bei Block 426 kann der primäre Logikchip 502 in der Kavität 562 platziert werden. In verschiedenen Ausführungsformen können vor der Platzierung des primären Logikchips 502 Lötmittel auf einer Oberfläche des primären Logikchips 502 oder durch Drucken von Paste auf dem zweiten Chip 504 angeordnet werden. Der primäre Logikchip 502 kann derart erwärmt werden, dass die Lötmittel 566 in die LLI-Kontaktlöcher 564 schmelzen, wodurch LLI-Verbindungen und eine elektrische Verbindung zwischen dem zweiten Chip 504 und dem primären Logikchip 502 gebildet werden. Ein Beispiel der Packungsanordnung 500 auf dieser Stufe ist in 13 dargestellt. In anderen Ausführungsformen können die beiden Chips anders gebondet werden. Zum Beispiel können anisotrope, elektrisch leitende Klebstoffe, welche eine elektrische Verbindung unter Druck erzeugen, zum Bonden der beiden Chips eingesetzt werden.
  • Bei Block 428 kann eine vierte Aufbauschicht 568, z. B. von ABF-Laminat, gebildet werden. In einigen Ausführungsformen, wie beispielsweise der in 14 dargestellten, kann der primäre Logikchip 502 vollständig eingebettet sein. In anderen Ausführungsformen kann der primäre Logikchip 502 nur teilweise eingebettet sein.
  • Bei Block 430 können Kontaktlöcher 570 von der zweiten leitenden Schicht 556 durch verschiedene Aufbauschichten gebildet werden. Wie zum Beispiel in 14 dargestellt, sind die Kontaktlöcher 570 durch die vierte Aufbauschicht 568 und die dritte Aufbauschicht 560 ausgebildet. In verschiedenen Ausführungsformen können diese Kontaktlöcher 570 als „V0“-Logikzwischenverbindungen bezeichnet sein. In den in 5 bis 15 dargestellten Ausführungsformen sind die Kontaktlöcher 570 so konfiguriert, dass sie Erdungssignale und Leistung etwas näher am primären Logikchip 502 (wenn auch ohne Kontakt mit demselben) übertragen, während sie zu elektrischen Leitbahnführungsmerkmalen (in 5 bis 15 nicht dargestellt, Beispiele sind in 1 bis 3 bei 110, 210, 310 dargestellt) fortschreiten, die auf einer Oberfläche der Packungsanordnung 500 angeordnet sind. In verschiedenen anderen Ausführungsformen, wie beispielsweise in den in 1 und 2 dargestellten, und allgemeiner können elektrische Pfade zwischen dem zweiten Chip (z. B. 104, 504) oder Entkopplungskondensator 230 und den Leitbahnführungselementen (110, 210) auf der Oberfläche schrittweise vom primären Logikchip (102, 202, 502) wegführen.
  • In verschiedenen Ausführungsformen können Kontaktlöcher zum Übertragen von Nicht-E-/A-Signalen, wie beispielsweise Erdungssignalen und/oder elektrischer Leistung, größer als in herkömmlichen Packungsanordnungen ausgebildet sein, da sie durch das Substrat statt durch den primären Logikchip 502 verlaufen. Dies ist in 7 bis 15 zu sehen, wo die Kontaktlöcher 550, 558 und 570 (welche dem ersten elektrischen Pfad 120 in 1 entsprechen können) breiter als andere Kontaktlöcher sein können, die nur E-/A-Signale übertragen, wie beispielsweise die Kontaktlöcher 564. TSVs in herkömmlichen Packungsanordnungen können einen Durchmesser von ungefähr ~10 bis 20 µm aufweisen. Die Kontaktlöcher 550, 558, 570 können dagegen in Abhängigkeit von der Höhe der Kontaktlöcher und anderen elektrischen Überlegungen größer sein, z. B. 100 µm in einigen Ausführungsformen. Solche größeren Kontaktlöcher können mehr Strom und/oder Leistung transportieren.
  • Bei Block 432 kann eine dritte leitende Schicht 572, welche als L1-Schicht bezeichnet sein kann, auf der Oberseite der vierten Aufbauschicht 568 gebildet (z. B. strukturiert und plattiert) werden. Ein Beispiel der Packungsanordnung 500 auf dieser Stufe ist in 14 dargestellt.
  • Bei Block 434 können nachfolgende Aufbauschichten (z. B. 574) gebildet werden. Bei Block 436 kann der blanke Kupfernutzen 542 getrennt und weggeätzt werden, um einen vollständigen Stapel von Packungsanordnungen 500 mit eingebetteten Chips zu erzeugen. Ein Beispiel der Packungsanordnung 500 auf dieser Stufe ist in 15 dargestellt. Die untere Packungsanordnung 500 ist vom blanken Fertigungsnutzen 542 entfernt dargestellt. Die äußerste Substratschicht 576 (manchmal als „Lötresistschicht“ bezeichnet) mit Spalten 578 (manchmal als „Lötresistöffnungen“ bezeichnet) kann so ausgebildet sein, dass elektrische Leitbahnführungsmerkmale (z. B. 110, 210, 310), wie beispielsweise Lötresistkugeln, darin eingefügt werden können.
  • In einigen Ausführungsformen, wie beispielsweise in den in 1 bis 3 dargestellten, sind der primäre Logikchip (102, 202, 302) und der zweite Chip (204) oder der Kondensator (230, 330) vollständig mit der Mehrzahl von Aufbauschichten (108, 208, 308) eingebettet. In anderen Ausführungsformen jedoch, wie beispielsweise der in 15 dargestellten, ist der primäre Logikchip 502 vollständig mit den Aufbauschichten eingebettet, und der zweite Chip 504 ist so eingebettet, dass eine inaktive Oberfläche 574 des zweiten Chips bündig (wie in 15 dargestellt) mit der oberen Oberfläche 576 der Packungsanordnung 500 oder etwas darüber ist.
  • Verschiedene Vorgänge werden auf eine Weise, die für das Verständnis des beanspruchten Gegenstands am hilfreichsten ist, als mehrere getrennte Vorgänge der Reihe nach beschrieben. Die Reihenfolge der Beschreibung ist jedoch nicht dahingehend auszulegen, dass diese Vorgänge unbedingt von einer Reihenfolge abhängig sind. Ausführungsformen der vorliegenden Offenbarung können unter Verwendung jeder geeigneten, nach Wunsch zu konfigurierenden Hardware und/oder Software in ein System implementiert werden.
  • 16 veranschaulicht ein beispielhaftes Computergerät 1600 gemäß verschiedenen Ausführungsformen. Die Packungsanordnungen 100, 200, 300 und 500, wie hierin beschrieben, können in ein Computergerät, wie beispielsweise das Computergerät 1600, eingebaut werden. Zum Beispiel ist eine Packungsanordnung 1100 dargestellt, welche eine Kombination der Packungsanordnung 100 von 1 und der Packungsanordnung 300 von 3 umfassen kann. Die Packungsanordnung 1110 kann einen vollständig eingebetteten zweiten Chip 1104, einen unterhalb des zweiten Chips 1104 eingebetteten primären Logikchip 1102 und einen Entkopplungskondensator 1330 umfassen, der seitlich versetzt von den beiden Chips eingebettet ist.
  • In verschiedenen Ausführungsformen kann mindestens ein Kommunikationschip 1606 physisch und elektrisch mit der Packungsanordnung 1100 gekoppelt sein. In weiteren Ausführungsformen kann der Kommunikationschip 1606 ein Teil der Packungsanordnung 1100 sein, z. B. als ein zusätzlicher Chip, der in Aufbauschichten in der Packungsanordnung 1100 eingebettet ist. In verschiedenen Ausführungsformen kann das Computergerät 1600 eine PCB 1602 umfassen. Für diese Ausführungsformen können die Packungsanordnung 1100 und der Kommunikationschip 1606 auf der PCB 1602 angeordnet sein. In alternativen Ausführungsformen können die verschiedenen Komponenten ohne den Einsatz der PCB 1602 gekoppelt sein.
  • In Abhängigkeit von seinen Anwendungen kann das Computergerät 1600 andere Komponenten umfassen, die physisch und elektrisch mit der PCB 1602 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, ohne darauf beschränkt zu sein, einen flüchtigen Speicher (z. B. den dynamischen Direktzugriffspeicher 1608, der auch als „DRAM“ bezeichnet wird), einen nichtflüchtigen Speicher (z. B. den Festwertspeicher 1610, der auch als „ROM“ bezeichnet wird), einen Flash-Speicher 1612, eine Eingabe-/Ausgabe-Steuerung 1614, einen Digitalsignalprozessor (nicht dargestellt), einen Kryptoprozessor (nicht dargestellt), einen Grafikprozessor 1616, eine oder mehrere Antennen 1618, eine Anzeige (nicht dargestellt), ein Touchscreen-Display 1620, eine Touchscreen-Steuerung 1622, eine Batterie 1624, einen Audio-Codec (nicht dargestellt), einen Video-Codec (nicht dargestellt), ein Gerät mit globalem Positionsbestimmungssystem („GPS“) 1628, einen Kompass 1630, einen Beschleunigungsmesser (nicht dargestellt), ein Gyroskop (nicht dargestellt), einen Lautsprecher 1632, eine Kamera 1634 und ein Massenspeichergerät (wie beispielsweise ein Festplattenlaufwerk, ein Festkörperlaufwerk, eine Kompaktspeicherplatte („CD“), eine digitale Video-Disk („DVD“) (nicht dargestellt) und so weiter. In verschiedenen Ausführungsformen können verschiedene Komponenten mit anderen Komponenten integriert sein, um einen Systemchip („SoC“ für engl. System on Chip) zu bilden. In weiteren Ausführungsformen können einige Komponenten, wie beispielsweise der DRAM 1608, in die oder innerhalb der Packungsanordnung 1100 eingebettet sein.
  • Die Kommunikationschips 1606 können drahtgebundene und/oder drahtlose Kommunikation für die Übertragung von Daten zu und vom Computergerät 1600 ermöglichen. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff bedeutet nicht, dass die dazugehörigen Geräte keine Drähte enthalten, obwohl dies in einigen Ausführungsformen der Fall sein könnte. Der Kommunikationschip 1606 kann einen beliebigen von einer Anzahl von Drahtlosstandards oder -protokollen implementieren, die ohne darauf beschränkt zu sein, umfassen: IEEE 702.20, allgemeinen paketvermittelten Funkdienst („GPRS“), Evolution Data Optimized („Ev-DO“), evolvierten Hochgeschwindigkeits-Packetzugang („HSPA+“), evolvierten Hochgeschwindigkeits-Abwärts-Packetzugang („HSDPA+“), evolvierten Hochgeschwindigkeits-Aufwärts-Packetzugang („HSUPA+“), globales System für mobile Kommunikationen („GSM“), erhöhte Datenrate für GSM-Evolution („EDGE“), Codemultiplexzugriff („CDMA“), Zeitmultiplexzugriff („TDMA“), Digital Enhanced Cordless Telecommunications („DECT“), Bluetooth, Ableitungen davon sowie alle andere Drahtlosprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Das Computergerät 1600 kann eine Mehrzahl von Kommunikationschips 1606 umfassen. Zum Beispiel kann ein erster Kommunikationschip 1606 drahtlosen Kommunikationen mit kürzerer Reichweite zugeordnet sein, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 1606 kann drahtlosen Kommunikation mit einer größeren Reichweite zugeordnet sein, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und anderen.
  • In verschiedenen Implementierungen kann das Computergerät 1600 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet-Computer, ein persönlicher digitaler Assistent („PDA“), ein Ultra-Mobile PC, ein Mobiltelefon, ein Tischcomputer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit (z. B. eine Spielkonsole), eine Digitalkamera, ein tragbares Musikabspielgerät oder ein digitaler Videorekorder sein. In weiteren Implementierungen kann das Computergerät 1600 ein beliebiges anderes elektronisches Gerät sein, welches Daten verarbeitet.
  • In verschiedenen Ausführungsformen werden hierin Packungsanordnungen sowie Verfahren zur Bildung von Packungsanordnungen und Systeme beschrieben, welche Packungsanordnungen umfassen. Eine Packungsanordnung kann ein Substrat umfassen, das eine Mehrzahl von Aufbauschichten, wie beispielsweise BBUL, umfasst. In verschiedenen Ausführungsformen können elektrische Leitbahnführungsmerkmale auf einer Außenfläche des Substrats angeordnet sein. In verschiedenen Ausführungsformen können ein primärer Logikchip und ein zweiter Chip oder Kondensator in die Mehrzahl von Aufbauschichten eingebettet sein. In verschiedenen Ausführungsformen kann ein elektrischer Pfad in der Mehrzahl von Aufbauschichten definiert sein, um elektrische Leistung oder ein Erdungssignal zwischen dem zweiten Chip oder Kondensator und den elektrischen Leitbahnführungsmerkmalen unter Umgehung des primären Logikchips zu übertragen.
  • In verschiedenen Ausführungsformen kann der zweite Chip oder Kondensator ein sekundärer Logikchip oder ein Speicherchip sein. In verschiedenen Ausführungsformen kann der primäre Logikchip ein oder mehrere Kontaktlöcher zwischen einer ersten Oberfläche des primären Logikchips und einer zweiten, gegenüberliegenden Oberfläche des primären Logikchips umfassen. In verschiedenen Ausführungsformen ist der elektrische Pfad ein erster elektrischer Pfad, und die Packungsanordnung kann ferner einen zweiten elektrischen Pfad umfassen, der in der Mehrzahl von Aufbauschichten von einer aktiven Oberfläche des sekundären Logikchips oder Speicherchips zu dem einen oder den mehreren Kontaktlöchern definiert ist, um E-/A-Signale zwischen dem primären Logikchip und dem sekundären Logikchip oder Speicherchip zu übertragen. In verschiedenen Ausführungsformen kann der zweite Chip oder Kondensator ein Energieverwaltungschip sein.
  • In verschiedenen Ausführungsformen können der erste Chip und der zweite Chip oder Kondensator vollständig in die Mehrzahl von Aufbauschichten eingebettet sein. In verschiedenen Ausführungsformen kann die Außenfläche des Substrats eine erste Außenfläche sein, der erste Chip kann vollständig innerhalb der Mehrzahl von Aufbauschichten eingebettet sein, und eine Oberfläche des zweiten Chips kann mit einer zweiten Außenfläche des Substrats gegenüber der ersten Außenfläche bündig sein. In verschiedenen Ausführungsformen können der primäre Logikchip und der zweite Chip oder Kondensator ungefähr koplanar sein. In verschiedenen Ausführungsformen kann der primäre Logikchip in der Mehrzahl von Aufbauschichten zwischen den zweiten Chip oder Kondensator und die elektrischen Leitbahnführungsmerkmale eingebettet sein.
  • In verschiedenen Ausführungsformen kann der zweite elektrische Pfad eine leitende Schicht zwischen zweien der Mehrzahl von Aufbauschichten umfassen, um das elektrische Leistungs- oder Erdungssignal, das zwischen dem zweiten Chip und elektrischen Leitbahnführungsmerkmalen durchläuft, vom primären Logikchip entfernt zu übertragen. In verschiedenen Ausführungsformen kann die leitende Schicht eine erste leitende Schicht sein, und der elektrische Pfad kann eine zweite leitende Schicht zwischen zweien der Mehrzahl von Aufbauschichten umfassen. In verschiedenen Ausführungsformen kann die zweite leitende Schicht parallel zur ersten leitenden Schicht und näher zu den elektrischen Leitbahnführungsmerkmalen als die erste leitende Schicht sein.

Claims (10)

  1. Packungsanordnung, umfassend: ein Substrat (106), das eine Mehrzahl von Aufbauschichten (108) umfasst; elektrische Leitbahnführungsmerkmale (110), die auf einer Außenfläche des Substrats (106) angeordnet sind; einen primären Logikchip (102), der in die Mehrzahl von Aufbauschichten (108) eingebettet ist, wobei der primäre Logikchip (102) ein oder mehrere Kontaktlöcher (116) zwischen einer ersten, aktiven Oberfläche (112) des primären Logikchips (102) und einer zweiten, gegenüberliegenden Oberfläche (114) des primären Logikchips (102) umfasst; einen zweiten Chip oder Kondensator (104), der in die Mehrzahl von Aufbauschichten (108) eingebettet ist, wobei der zweite Chip oder Kondensator (104) einen sekundären Logikchip oder einen Speicherchip umfasst; einen ersten elektrischen Pfad (122), der in der Mehrzahl von Aufbauschichten (108) definiert ist, um elektrische Leistung oder ein Erdungssignal zwischen dem zweiten Chip (104) oder Kondensator und den elektrischen Leitbahnführungsmerkmalen (110) zu übertragen, wobei der erste elektrische Pfad (122) den primären Logikchip umgeht; und einen zweiten elektrischen Pfad (118), der in der Mehrzahl von Aufbauschichten (108) von einer aktiven Oberfläche (120) des sekundären Logikchips oder Speicherchips (104) zu dem einen oder den mehreren Kontaktlöchern (116) definiert ist, um Eingangs-/Ausgangs (E-/A)-Signale zwischen dem primären Logikchip (102) und dem sekundären Logikchip oder Speicherchip (104) zu übertragen.
  2. Packungsanordnung nach Anspruch 1, wobei der zweite Chip oder Kondensator (104) einen Energieverwaltungschip umfasst.
  3. Packungsanordnung nach Anspruch 1, wobei der primäre Logikchip (102) und der zweite Chip oder Kondensator (104) ungefähr koplanar sind.
  4. Packungsanordnung nach Anspruch 1, wobei der primäre Logikchip (102) in der Mehrzahl von Aufbauschichten (108) zwischen den zweiten Chip oder Kondensator (104) und die elektrischen Leitbahnführungsmarkmale (110) eingebettet ist.
  5. Packungsanordnung nach Anspruch 4, wobei der erste elektrische Pfad (122) eine leitende Schicht zwischen zweien der Mehrzahl von Aufbauschichten (108) umfasst, um das elektrische Leistungs- oder Erdungssignal, das zwischen dem zweiten Chip oder Kondensator (104) und den elektrischen Leitbahnführungsmerkmalen (110) durchläuft, vom primären Logikchip (102) entfernt zu übertragen.
  6. Packungsanordnung nach Anspruch 5, wobei die leitende Schicht (126) eine erste leitende Schicht ist, und der erste elektrische Pfad (122) eine zweite leitende Schicht zwischen zweien der Mehrzahl von Aufbauschichten (108) umfasst, wobei die zweite leitende Schicht parallel zur ersten leitenden Schicht (126) und näher zu den elektrischen Leitbahnführungsmerkmalen (110) als die erste leitende Schicht ist.
  7. Packungsanordnung nach Anspruch 1, wobei der erste Chip (102) und der zweite Chip oder Kondensator (104) vollständig innerhalb der Mehrzahl von Aufbauschichten (108) eingebettet sind.
  8. Packungsanordnung nach Anspruch 1, wobei die Außenfläche des Substrats (106) eine erste Außenfläche ist, der erste Chip (102) vollständig innerhalb der Mehrzahl von Aufbauschichten (108) eingebettet ist, und eine Oberfläche des zweiten Chips (104) mit einer zweiten Außenfläche des Substrats (106) gegenüber der ersten Außenfläche bündig ist.
  9. Verfahren, umfassend: Bilden eines Substrats, das eine Mehrzahl von Aufbauschichten umfasst; Bilden von elektrischen Leitbahnführungsmerkmalen auf einer Außenfläche des Substrats; Einbetten eines primären Logikchips in die Mehrzahl von Aufbauschichten, wobei der primäre Logikchip ein oder mehrere Kontaktlöcher zwischen einer ersten, aktiven Oberfläche des primären Logikchips und einer zweiten, gegenüberliegenden Oberfläche des primären Logikchips umfasst; Einbetten eines zweiten Chips oder Kondensators in die Mehrzahl von Aufbauschichten, wobei der zweite Chip oder Kondensator einen sekundären Logikchip oder einen Speicherchip umfasst; und Bilden eines ersten elektrischen Pfades in der Mehrzahl von Aufbauschichten, um elektrische Leistung oder ein Erdungssignal zwischen dem zweiten Chip oder Kondensator und den elektrischen Leitbahnführungsmerkmalen zu übertragen, wobei der erste elektrische Pfad den primären Logikchip umgeht. Bilden eines zweiten elektrischen Pfades, der in der Mehrzahl von Aufbauschichten von einer aktiven Oberfläche des sekundären Logikchips oder Speicherchips zu dem einen oder den mehreren Kontaktlöchern definiert ist, um Eingangs-/Ausgangs (E-/A)-Signale zwischen dem primären Logikchip und dem sekundären Logikchip oder Speicherchip zu übertragen.
  10. System, umfassend: eine gedruckte Leiterplatte [PCB] (1602); und eine Packungsanordnung (1100), die über elektrische Leitbahnführungsmerkmale, die auf einer Außenfläche der Packungsanordnung (1100) angeordnet sind, mit der PCB (1602) gekoppelt ist, wobei die Packungsanordnung (1100) umfasst: ein Substrat, das eine Mehrzahl von Aufbauschichten umfasst; einen primären Logikchip (1102), der in die Mehrzahl von Aufbauschichten eingebettet ist, wobei der primäre Logikchip (102) ein oder mehrere Kontaktlöcher (116) zwischen einer ersten, aktiven Oberfläche (112) des primären Logikchips (102) und einer zweiten, gegenüberliegenden Oberfläche (114) des primären Logikchips (102) umfasst; einen zweiten Chip oder Kondensator (1104), der in die Mehrzahl von Aufbauschichten eingebettet ist, wobei der zweite Chip oder Kondensator (104) einen sekundären Logikchip oder einen Speicherchip umfasst; einen ersten elektrischen Pfad, der in der Mehrzahl von Aufbauschichten definiert ist, um elektrische Leistung oder ein Erdungssignal zwischen dem zweiten Chip oder Kondensator und den elektrischen Leitbahnführungsmerkmalen zu übertragen, wobei der erste elektrische Pfad den primären Logikchip umgeht; und einen zweiten elektrischen Pfad (118), der in der Mehrzahl von Aufbauschichten (108) von einer aktiven Oberfläche (120) des sekundären Logikchips oder Speicherchips (104) zu dem einen oder den mehreren Kontaktlöchern (116) definiert ist, um Eingangs-/Ausgangs (E-/A)-Signale zwischen dem primären Logikchip (102) und dem sekundären Logikchip oder Speicherchip (104) zu übertragen.
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