JP2016105498A - ビルドアップ層に埋め込まれたロジックダイ及びその他コンポーネント - Google Patents

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Abstract

【課題】パッケージアセンブリ、パッケージアセンブリを製造する方法、及びパッケージアセンブリを組み込んだシステムを提供する。【解決手段】パッケージアセンブリ１００は、例えばＢＢＵＬ（“バンプレス”ビルドアップレイヤ）など、複数のビルドアップ層１０８を有する基板１０６を含む。基板の外表面に電気ルーティング機構１１０が配設される。複数のビルドアップ層に、第一ロジックダイ１０２と第２のダイ１０４又はキャパシタとが埋め込まれる。第一ロジックダイを迂回して第２のダイ又はキャパシタと電気ルーティング機構との間で電力又はグランド信号をルーティングする第１の電気経路１１８が、複数のビルドアップ層内に画成される。【選択図】図１

Description

本開示の実施形態は、概して集積回路の分野に関し、より具体的には、ロジックダイ及びその他コンポーネントが複数のビルドアップ層に埋め込まれたパッケージアセンブリの技術及び構成に関する。
新たに出現しているパッケージアセンブリ（組立体）は、複数のダイを様々な積層構成及び／又は埋込構成で含むことがある。パッケージアセンブリは、例えば電話又はタブレットなどのモバイル（移動式）コンピューティング装置を含む様々な用途に、より小さいフォームファクタを提供すべく、より小さい寸法へと縮小し続けている。複数のダイ各々のためのパッケージアセンブリ中の電気信号のルーティングは、ダイ及びパッケージアセンブリがより小さい寸法へと縮小するとき、現行のパッケージアセンブリ構成では困難になる。例えば、現行技術は、配線幅／間隔などの相互接続構造のピッチの限界を打破する厳しい設計ルールを利用したり、複数のダイのうちの１つ以上の信頼性を損ね得るルーティング技術を利用したりすることがある。
ロジックダイ及びその他コンポーネントが複数のビルドアップ層に埋め込まれたパッケージアセンブリに関する技術及び構成を開示する。
パッケージアセンブリは、複数のビルドアップ層を有する基板を含み得る。様々な実施形態において、基板の外表面に電気ルーティング機構が配設され得る。様々な実施形態において、複数のビルドアップ層に、第一ロジックダイと第２のダイ又はキャパシタとが埋め込まれ得る。様々な実施形態において、第一ロジックダイを迂回して第２のダイ又はキャパシタと電気ルーティング機構との間で電力又はグランド信号をルーティングする電気経路が、複数のビルドアップ層内に画成され得る。
添付の図面とともに以下の詳細な説明を参照することにより実施形態がたやすく理解されることになる。ここでの説明を容易にするため、同様の構成要素は似通った参照符号で指し示す。実施形態は、添付の図面の図への限定としてではなく、例として示されるものである。
様々な実施形態に従った複数のビルドアップ層に埋め込まれた第一ロジックダイ及び第二ロジックダイを含んだ一例に係るパッケージアセンブリを示す側断面図である。 様々な実施形態に従った複数のビルドアップ層に埋め込まれた第一ロジックダイ及びキャパシタを含んだ一例に係るパッケージアセンブリを示す側断面図である。 様々な実施形態に従った複数のビルドアップ層に隣り合わせで埋め込まれた第一ロジックダイ及びキャパシタを含んだ一例に係るパッケージアセンブリを示す側断面図である。 一部の実施形態に従ったパッケージアセンブリを製造する方法を概略的に示すフロー図である。 様々な実施形態に従ったパッケージアセンブリ製造の一段階を模式的に示す図である。 様々な実施形態に従ったパッケージアセンブリ製造の一段階を模式的に示す図である。 様々な実施形態に従ったパッケージアセンブリ製造の一段階を模式的に示す図である。 様々な実施形態に従ったパッケージアセンブリ製造の一段階を模式的に示す図である。 様々な実施形態に従ったパッケージアセンブリ製造の一段階を模式的に示す図である。 様々な実施形態に従ったパッケージアセンブリ製造の一段階を模式的に示す図である。 様々な実施形態に従ったパッケージアセンブリ製造の一段階を模式的に示す図である。 様々な実施形態に従ったパッケージアセンブリ製造の一段階を模式的に示す図である。 様々な実施形態に従ったパッケージアセンブリ製造の一段階を模式的に示す図である。 様々な実施形態に従ったパッケージアセンブリ製造の一段階を模式的に示す図である。 様々な実施形態に従ったパッケージアセンブリ製造の一段階を模式的に示す図である。 本発明の一実装例に従ったコンピューティング装置を模式的に示す図である。
以下の記載においては、当業者が自身の仕事の内容を他の当業者に伝えるために一般に使用する用語を用いて、例示の実装例の様々な態様が説明される。しかしながら、当業者に明らかなように、本発明は、記載される態様のうちの一部のみを用いて実施されてもよい。例示の実装例の完全なる理解を提供するために、説明目的で、具体的な数、材料及び構成が説明される。しかしながら、当業者に明らかなように、本発明はそのような具体的な詳細事項を用いずに実施されてもよい。また、例示の実装例を不明瞭にしないよう、周知の機構は省略あるいは単純化されている。
以下の詳細な説明においては、その一部をなす添付図面を参照する。図面全体を通して、同様の部分は似通った参照符号で指し示され、また、図面には、本開示の主題が実施され得る実施形態が例として示される。理解されるように、他の実施形態も用いられることができるのであり、本開示の範囲を逸脱することなく構造的あるいは論理的な変更が為され得る。故に、以下の詳細な説明は限定的な意味で参酌されるべきではなく、実施形態の範囲は、添付の請求項及びその均等範囲によって定められるものである。
本開示の目的で、“Ａ及び／又はＢ”という言い回しは、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示の目的で、“Ａ、Ｂ及び／又はＣ”という言い回しは、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ及びＣ）を意味する。
この説明は、例えば頂部／底部、内／外、上方／下方、及びこれらに類するものなど、視点に基づく記述を使用することがある。このような記述は、単に説明を容易にするために使用されており、ここに記載の実施形態の適用を特定の向きに限定することを意図したものではない。
この説明は、“一実施形態において”又は“実施形態において”という言い回しを使用することがあるが、これらは各々、同じあるいは異なる実施形態のうちの１つ以上に言及するものである。また、本開示の実施形態に関して使用されるとき、用語“有する”、“含む”、“持つ”及びこれらに類するものは同義である。
ここでは、用語“〜と結合される”及びその派生語が使用されることがある。“結合される”は以下に挙げるもののうちの１つ以上を意味し得る。“結合される”は、２つ以上の要素が物理的あるいは電気的に直接的に接触していることを意味し得る。しかしながら、“結合される”はまた、２つ以上の要素が、互いに間接的に接触しながら、依然として互いに協働あるいは相互作用することを意味することもあるし、互いに結合されると言われる要素同士の間に１つ以上のその他の要素が結合あるいは接続されることを意味することもある。用語“直接的に結合される”は、２つ以上の要素が直接的に接触していることを意味し得る。
様々な実施形態において、“第２の機構上に形成、堆積、あるいはその他の方法で配置される第１の機構”という言い回しは、第１の機構が第２の機構上に形成、堆積あるいは配置されて、第１の機構の少なくとも一部が第２の機構の少なくとも一部と直接的に接触（例えば、物理的且つ／或いは電気的に直接的に接触）あるいは間接的に接触（例えば、第１の機構と第２の機構との間に１つ以上の他の機構を有する）していることを意味し得る。
図１は、基板１０６に埋め込まれた第一（プライマリ）ロジックダイ１０２及び第２のダイ１０４を含んだ一例に係るパッケージアセンブリ１００の側断面図を模式的に示している。様々な実施形態において、基板１０６は、その他のコンポーネントが中に埋め込まれた複数のビルドアップ層１０８を含み得る。一部の実施形態において、複数のビルドアップ層は、複数の“バンプレス”ビルドアップレイヤ（“ＢＢＵＬ”）を含み得る。ここでは、“バンプレスビルドアップレイヤ”は、基板の層と、“バンプ”と見なされ得るはんだ又はその他の取付手段を使用せずに該基板の層に埋め込まれたコンポーネントとを指し示し得る。
様々な実施形態において、第一ロジックダイ１０２は、パッケージアセンブリ１００が組み込まれるコンピューティング装置の“頭脳”の全て又は一部を共に形成し得るトランジスタとその他のコンポーネントとを備えたプロセッサコアとし得る。様々な実施形態において、第２のダイ１０４は、第一ロジックダイの処理能力を補うように構成された第二（セカンダリ）ロジックダイ（例えば、別のプロセッサコア）とし得る。様々な他の実施形態において、第２のダイ１０４は、パッケージアセンブリ１００が組み込まれるシステム／プラットフォームを単純化するためにパッケージアセンブリ１００に含められ得る如何なる種類のダイ（例えば、メモリダイ又は電力管理ダイ）であってもよい。
基板１０６の表面に電気ルーティング機構１１０が配設され得る。様々な実施形態において、電気ルーティング機構１１０は、ボールグリッドアレイ（“ＢＧＡ”）を含んでいてもよく、あるいは、第一ロジックダイ１０２及び／又は第２のダイ１０４と図１に図示されないその他のコンポーネント（例えば、パッケージアセンブリ１００が取り付けられる印刷回路基板（“ＰＣＢ”）など）との間で電気信号をルーティングし得るその他の電気コンポーネントを含んでいてもよい。
第一ロジックダイ１０２は、第１の面である“アクティブ”面１１２と、反対側の第２の面１１４とを含み得る。第一ロジックダイ１０２はまた、例えばシリコン貫通ビア（“ＴＳＶ”）１１６など、第１の面１１２と第２の面１１４との間の１つ以上のビアを含み得る。図１には２つのＴＳＶ１１６が示されているが、これは限定を意図したものではなく、より多数あるいは少数のＴＳＶ１１６が含められ得る。図中のビアは一様な直線状の側面を有するものとして示されているが、ビアはその他の形状を有していてもよい。例えば、レーザによって穴あけ（ドリリング）されるビアは、テーパー形状（例えば、一端が反対側の端部より大きくなる）を有する傾向にあり得る。
様々な実施形態において、複数のビルドアップ層１０８内に、第２のダイ１０４のアクティブ面１２０から第一ロジックダイ１０２のＴＳＶ１１６まで、電気経路１１８が形成され得る。様々な実施形態において、電気経路１１８は、第一ロジックダイ１０２と第２のダイ１０４との間で入力／出力（“Ｉ／Ｏ”）信号をルーティングし得る。第２のダイ１０４への、あるいはそれからの、例えば電力及び／又はグランド信号などその他の電気信号は、第２の電気経路１２２によって、電気ルーティング機構１１０へ直接的にルーティングされ得る。様々な実施形態において、第２の電気経路１２２は、複数のビルドアップ層１０８のレイヤ間に配設された１つ以上の導電層１２６を相互接続する１つ以上のビア１２４を含み得る。
様々な実施形態において、第２の電気経路１２２は第一ロジックダイ１０２内を通らなくてよく、それにより第一ロジックダイ１０２の設計制約が軽減され得る。例えば、第一ロジックダイ１０２が必要とするＴＳＶ１１６が削減され得る。これは、第一ロジックダイ１０２上の空間を他の技術機構のために節約し、第一ロジックダイ１０２の信頼性を高め、且つ／或いは第一ロジックダイ１０２を小さくすることを可能にし得る。より小さい第一ロジックダイ１０２は、その他のコンポーネントも同様に小型化し、パッケージアセンブリ１００の全体サイズを小さくすることを可能にし得る。小型化されたパッケージアセンブリ１００は、ひいては、例えばスマートフォン及びタブレットコンピュータなどのコンピューティング装置を小さく製造することを可能にし得る。
様々な実施形態において、第一ロジックダイ１０２は、第２のダイ１０４と電気ルーティング機構１１０との間で複数のビルドアップ層１０８に埋め込まれ得る。一部のそのような実施形態において、第２の電気経路１２２は、第一ロジックダイ１０２を避けて第２のダイ１０４と電気ルーティング機構１１０との間を通るように電力又はグランド信号をルーティングするよう、複数のビルドアップ層１０８のうちの２つの間に少なくとも１つの導電層１２６を含み得る。図１には、これの一例が第一ロジックダイ１０２の左右に示されており、第２の電気経路１２２が紙面に沿って下方に進むにつれて第一ロジックダイ１０２から“ファンアウト”するようにビア１２４及び導電層１２６が画成されている。他の実施形態において、第２の電気経路１２２は、第２のダイ１０４から電気ルーティング機構１１０までの全長にわたっては、グランド信号及び電力を第一ロジックダイ１０２から離れるようにファンアウトさせなくてもよい。
様々な実施形態において、複数のビルドアップ層１０８内に、第一ロジックダイ１０２の第１の面１１２と電気ルーティング機構１１０との間に第３の電気経路１２８が画成され得る。様々な実施形態において、第３の電気経路１２８は、第一ロジックダイ１０２と図１に図示されない例えば回路基板（例えば、図１６の印刷回路基板１６０２）などのその他のコンポーネントとの間で電気信号（例えば、Ｉ／Ｏ、グランド、電力）をルーティングし得る。様々な実施形態において、第１の電気経路１１８、第２の電気経路１２２、及び／又は第３の電気経路１２８は、それらがＢＢＵＬプロセスを用いてその他のコンポーネントとともに製造され得るとき、はんだを含まないものとし得る。
様々な実施形態において、パッケージアセンブリ１００は、パッケージ・オン・パッケージ（“ＰＯＰ”）パッド１３０を含み得る。様々な実施形態において、ＰＯＰパッド１３０は、例えば頂面などのパッケージアセンブリ１００の表面に配設されて、パッケージアセンブリ１００と、パッケージアセンブリ１００の上に積み重ねられ得るその他のパッケージ（図示せず）との間で電気信号をルーティングし得る。しかしながら、これは必ずしも必要ではなく、ＰＯＰパッドを有しない他のパッケージアセンブリの例もここに記載する。
図２は、図１と同じコンポーネント（同様に参照符号を付する）を数多く有するパッケージアセンブリ２００を示している。この例においては、しかしながら、第２のダイ１０４（例えば、ロジックダイ、メモリダイ、又は電力管理ダイ）に代えて、キャパシタ２３０（又はキャパシタアレイ）が複数のビルドアップ層２０８に埋め込まれている。様々な実施形態において、キャパシタ２３０は、ノイズを低減するために第一ロジックダイ２０２に近接配置されるデカップリングキャパシタとし得る。例えばキャパシタ２３０などのキャパシタをパッケージアセンブリ２００に埋め込むことは、例えばマザーボードなどのＰＣＢ上に配置するキャパシタを少なくすることを可能にし、例えば、そのフットプリントを縮小し得る。
図３は、図２のパッケージアセンブリ２００と同様の、他の一実施形態に係るパッケージアセンブリ３００を示している。図１及び２のコンポーネントに対応するコンポーネントには同様に参照符号を付している。しかしながら、図３において、キャパシタ３３０は、図２に示したのと同様に第一ロジックダイ３０２の電気ルーティング機構３１０とは反対側に配置されるのではなく、第一ロジックダイ３０２と略同一平面で第一ロジックダイ３０２から横方向にずらして埋め込まれている。さらに、限定を意図したものではないが、埋込キャパシタ３３０から電気ルーティング機構３１０への電気経路は、図１又は２に関して示したものより多い導電層３２６を含み得る。様々な実施形態において、より多数あるいは少数の導電層（１２６、２２６、３３６）がパッケージアセンブリに含められ得る。様々な実施形態において、より多い導電層ほど、より良好な電力送達を可能にし得る。
図４は、一例に係る製造プロセスフロー４００を概略的に示している。図５−１５は、製造プロセスフロー４００のポイントポイントに対応する様々な製造段階におけるパッケージアセンブリ５００の一例を示している。従って、図５−１５中の対応する段階を参照してプロセスフロー４００を説明する。
図４及び５を参照するに、ブロック４０２にて、“Ｌ０基準マーク”と呼ばれる構造５４０がブランクパネル５４２上に形成（例えば、パターニング及びメッキ）され得る。様々な実施形態において、基準マーク５４０は、アライメント目的で含められる銅メッキされた造形部（フィーチャ）とし得る。多くの場合、基準マーク５４０は、例えばパネル剥離などの様々な製造工程中に除去され、故に、最終的なパッケージアセンブリ５００の一部とはならない。
様々な実施形態において、ブランクパネル５４２は、剥離することが可能なコアとすることができ、例えば銅（Ｃｕ）などの様々な材料で構築され得る。ブロック４０４にて、銅ブランクパネル５４２の第１の面５４４及び第２の面５４６が、例えば味の素ビルドアップフィルムすなわち“ＡＢＦ”ラミネーションといった誘電体膜を受ける準備として粗面化され得る。ブロック４０６にて、銅ブランクパネル５４２の第１の面５４４及び第２の面５４６に第２のダイ５０４が接合され得る。第一ロジックダイ５０２は後に付加されることになる。図５は、この製造段階において２つのパッケージアセンブリ５００（銅ブランクパネル５４２の各面に１つずつ）が何で形成されているかを示している。
ブロック４０８にて、ＡＢＦラミネートにて、第２のダイ５０４を埋め込むように各面に第１のビルドアップ層５４８が形成されて硬化され得る（例えば、付着されてキュアされる）。この段階でのパッケージアセンブリ５００の一例が図６に示されている。様々な実施形態において、第１のビルドアップ層５４８及びここに記載されるその他のビルドアップ層は、信頼性や反り低減などのために改質且つ／或いは最適化され得る材料特性を有し得る。
ブロック４１０にて、例えば第２のダイ５０４のＩ／Ｏパッド（図示せず）及び／又は電力グランドパッド（図示せず）の頂面の上において、第１のビルドアップ層５４８内にビア５５０が形成され得る。様々な実施形態において、ビア５５０をドリリングするために、例えば紫外線レーザ及び／又は炭酸ガス（ＣＯ２）レーザなどのレーザが用いられ得る。ブロック４１２にて、ここでは“ＳＬ１”と呼ぶ第１の導電層５５２が形成（例えば、パターニング及びメッキ）され得る。ここに記載される“導電層”は、下に位置するビルドアップ層の全表面に延在していなくてもよい。例えば、第１の導電層５５２は、Ｉ／Ｏビア内がメッキされないことを確保する“キープアウトゾーン”すなわち“ＫＯＺ”を画成するリソグラフィマスクを用いて、第１のビルドアップ層５４８の頂部に選択的に形成され得る。この段階でのパッケージアセンブリ５００の一例が図７に示されている。ここに記載される他の導電層も、様々な電気ルーティング目的を達成するように選択的に形成され得る。
ブロック４１４にて、例えばＡＢＦラミネートの第２のビルドアップ層５５４が形成され得る。この段階でのパッケージアセンブリ５００の一例が図８に示されている。ブロック４１６にて、第２の導電層５５６が、第２の導電層５５６と第１の導電層５５２との間にビア５５８を通して、第２のビルドアップ層５５４の頂部に形成（例えば、パターニング及びメッキ）され得る。様々な実施形態において、この第２の導電層５５６は“ＳＬ２”レイヤと称され得る。この段階でのパッケージアセンブリ５００の一例が図９に示されている。ブロック４１８にて、例えばＡＢＦラミネートの第３のビルドアップ層５６０が形成され得る。この段階でのパッケージアセンブリ５００の一例が図１０に示されている。
ブロック４２０にて、第一ロジックダイ５０２を受け入れるキャビティ（孔）５６２が形成され得る。様々な実施形態において、先ず、キャビティ５６２が位置付けられるとこを定めるために、感光性のドライフィルムレジスト（“ＤＦＲ”）材料が貼り付けられ得る。そして、ウェットブラストツールを用いてキャビティ５６２が形成され得る。ＡＢＦラミネートは、例えばＤＦＲに対するＡＢＦのエッチングレートの差により、現像後のＤＦＲが存在しない領域で除去され得る。様々な実施形態において、ＡＢＦエッチングは銅に突き当たると停止し得るので、銅で構築されたものとし得る第１の導電層５５２がエッチングストッパとして機能し得る。このような技術は、両側の導電層５５２間に薄片の第２のビルドアップ層５５４を保存し得る。この段階でのパッケージアセンブリ５００の一例が図１１に示されている。様々な実施形態において、キャビティ５６２が形成された後、残存したＤＦＲが化学的に剥離され得る。
ブロック４２２にて、残存した第２のビルドアップ層５５４を貫通するビア５６４（ここでは、ロジック間インターコネクトビアすなわち“ＬＬＩビア”と称する）が形成され得る（例えば、レーザ又はその他の同様の手段を用いてドリリングされる）。ＬＬＩビア５６４は、一部の実施形態において、第２のダイ５０４と第一ロジックダイ５０２との間でＩ／Ｏ信号をルーティングするために使用され得る。ブロック４２４にて、残渣の除去と粗面化とのために、ＬＬＩビア５６４がデスミア処理され得る。この段階でのパッケージアセンブリ５００の一例が図１２に示されている。
ブロック４２６にて、キャビティ５６２内に第一ロジックダイ５０２が配置され得る。様々な実施形態において、第一ロジックダイ５０２の配置に先立って、はんだが、第一ロジックダイ５０２の表面に配置され、あるいは第２のダイ５０４上にペースト印刷され得る。はんだ５６６がＬＬＩビア５６４内に溶け入って第２のダイ５０４と第一ロジックダイ５０２との間にＬＬＩジョイント及び電気接続を形成するよう、第一ロジックダイ５０２が加熱され得る。この段階でのパッケージアセンブリ５００の一例が図１３に示されている。他の実施形態において、これら２つのダイは異なる方法で接合されてもよい、例えば、圧力下で電気接続を作り出すものである異方性導電接着剤を用いて、これら２つのダイが接合され得る。
ブロック４２８にて、例えばＡＢＦラミネートの第４のビルドアップ層５６８が形成され得る。例えば図１４に示すもののような一部の実施形態において、第一ロジックダイ５０２は完全に埋め込まれ得る。他の実施形態において、第一ロジックダイ５０２は部分的にのみ埋め込まれてもよい。
ブロック４３０にて、第２の導電層５５６から様々なビルドアップ層を貫通して、ビア５７０が形成され得る。例えば、図１４に示すように、ビア５７０は第４のビルドアップ層５６８と第３のビルドアップ層５６０とを貫通して形成される。様々な実施形態において、これらのビア５７０は、“Ｖ０”ロジックインターコネクトと称され得る。図５−１５に示した実施形態において、ビア５７０は、パッケージアセンブリ５００の表面に配置される電気ルーティング機構（図５−１５には図示されておらず、これの例は図１−３に１１０、２１０、３１０として示されている）に向かって進むにつれて、第一ロジックダイ５０２に（接触はしないが）僅かに近付くようにグランド信号及び電力をルーティングするように構成されている。例えば図１及び２に示したもののような様々な他の実施形態において、このようなビア、より一般的には、第２のダイ（例えば、１０４、５０４）又はデカップリングキャパシタ２３０と表面ルーティング要素（１１０、２１０）との間の電気経路は、徐々に第一ロジックダイ（１０２、２０２、５０２）から離れるようにルーティングされ得る。
様々な実施形態において、例えばグランド信号などの非Ｉ／Ｏ信号及び／又は電力をルーティングするビアは、従来のパッケージアセンブリにおいてより大きく形成されることができる。何故なら、それらは第一ロジックダイ５０２ではなく基板を通るからである。これは、図７−１５にて見て取ることができ、ビア５５０、５５８及び５７０（図１の第２の電気経路１２２に相当）は、Ｉ／Ｏ信号のみを搬送するその他のビア（例えば、ビア５６４など）より幅広にされ得る。従来のパッケージアセンブリにおけるＴＳＶは、直径でおよそ１０−２０μｍであり得る。対照的に、ビア５５０、５５８、５７０は、ビアの高さ及びその他の電気的検討事項に応じて、例えば一部の実施形態において１００μｍなど、より大きくし得る。このような大きいビアは、より大きな電流及び／又は電力を取り扱うことができる。
ブロック４３２にて、第４のビルドアップ層５６８の頂部に、“Ｌ１”層として参照され得る第３の導電層５７２が形成（例えば、パターニング及びメッキ）され得る。この段階でのパッケージアセンブリ５００の一例が図１４に示されている。
ブロック４３４にて、後続のビルドアップ層（例えば、５７４）が形成され得る。ブロック４３６にて、銅ブランクパネル５４２がパネル剥離され且つエッチングされて、完成した埋込ダイ積層パッケージアセンブリ５００が作り出される。この段階でのパッケージアセンブリ５００の一例が図１５に示されている。ブランクパネル５４２から取り外された底部側のパッケージアセンブリ５００が図示されている。最も外側の基板層５７６（“ソルダーレジスト層”と呼ばれることがある）が、隙間５７８（“ソルダーレジスト開口”と呼ばれることがある）を有するように形成され、隙間５７８内に、例えばはんだボールなどの電気ルーティング機構（例えば、１１０、２１０、３１０）が挿入され得る。
例えば図１−３に示したもののような一部の実施形態において、第一ロジックダイ（１０２、２０２、３０２）及び第２のダイ（１０４）又はキャパシタ（２３０、３３０）の双方が、複数のビルドアップ層（１０８、２０８、３０８）で埋め込まれる。しかしながら、例えば図１５に示したもののような他の実施形態において、第一ロジックダイ５０２はビルドアップ層で完全に埋め込まれ、第２のダイ５０４は、その非アクティブ面５７４がパッケージアセンブリ５００の頂面５７６と（図１５に示すように）同一平面にあるか僅かに上方にあるかであるように埋め込まれる。
特許請求に係る主題を理解するのに最も役立つように、様々な処理を順次の複数の別個の処理として説明した。しかしながら、記載の順序は、これらの処理が必然的に順序依存であることを意味するように解釈されるべきではない。本開示の実施形態は、所望のように構成するのに適した如何なるハードウェア及び／又はソフトウェアを用いてシステムに実装されてもよい。
図１６は、様々な実施形態に従ったコンピューティング装置１６００の一例を示している。ここに記載したパッケージアセンブリ１００、２００、３００及び５００は、例えばコンピューティング装置１６００などのコンピューティング装置に組み込まれ得る。例えば、図１のパッケージアセンブリ１００と図３のパッケージアセンブリ３００との組合せを含み得るパッケージアセンブリ１１００が図示されている。パッケージアセンブリ１１００は、完全に埋め込まれた第２のダイ１１０４と、第２のダイ１１０４の下方に埋め込まれた第一ロジックダイ１１０２と、これら２つのダイから横方向にオフセットされて埋め込まれたデカップリングキャパシタ１３３０とを含み得る。
様々な実施形態において、パッケージアセンブリ１１００に少なくとも１つの通信チップ１６０６が物理的且つ電気的に結合され得る。更なる実装例において、通信チップ１６０６は、例えば、パッケージアセンブリ１１００内のビルドアップ層に埋め込まれた更なるダイとして、パッケージアセンブリ１１００の一部であってもよい。様々な実施形態において、コンピューティング装置１６００はＰＣＢ１６０２を含み得る。このような実施形態では、パッケージアセンブリ１１００及び通信チップ１６０６はＰＣＢ１６０２上に配置され得る。他の実施形態においては、ＰＣＢ１６０２を使用することなく、様々なコンポーネントが結合され得る。
コンピューティング装置１６００は、その用途に応じて、他のコンポーネントを含むことができ、それら他のコンポーネントは、ＰＣＢ１６０２に物理的及び電気的に結合されたものであってもよいし、結合されていないものであってもよい。それら他のコンポーネントは、以下に限られないが、揮発性メモリ（例えば、“ＤＲＡＭ”とも呼ばれるダイナミックランダムアクセスメモリ１６０８）、不揮発性メモリ（例えば、“ＲＯＭ”とも呼ばれる読み出し専用メモリ１６１０）、フラッシュメモリ１６１２、入力／出力コントローラ１６１４、デジタル信号プロセッサ（図示せず）、暗号プロセッサ（図示せず）、グラフィックスプロセッサ１６１６、１つ以上のアンテナ１６１８、ディスプレイ（図示せず）、タッチスクリーンディスプレイ１６２０、タッチスクリーンコントローラ１６２２、バッテリー１６２４、オーディオコーデック（図示せず）、ビデオコーディック（図示せず）、グローバル・ポジショニング・システム（“ＧＰＳ”）デバイス１６２８、方位計１６３０、加速度計（図示せず）、ジャイロスコープ（図示せず）、スピーカ１６３２、カメラ１６３４、及び大容量記憶装置（例えば、ハードディスクドライブ、ソリッドステートドライブ、コンパクトディスク（“ＣＤ”）、デジタル多用途ディスク（“ＤＶＤ”））（図示せず）等を含む。様々な実施形態において、システム・オン・チップ（“ＳｏＣ”）を形成するよう、様々なコンポーネントが他のコンポーネントと集積化され得る。更なる実施形態において、例えばＤＲＡＭ１６０８などの一部のコンポーネントがパッケージアセンブリ１１００内に埋め込まれてもよい。
通信チップ１６０６は、コンピューティング装置１６００への、及びそれからのデータの伝送のための有線通信及び／又は無線（ワイヤレス）通信を可能にし得る。用語“無線（ワイヤレス）”及びその派生形は、変調された電磁放射線を用いて非固体媒体を介してデータを伝達し得る回路、装置、システム、方法、技術、通信チャネルなどを記述するために使用され得る。この用語は、関連する装置が如何なるワイヤをも含まないことを意味するものではない（一部の実施形態では、如何なるワイヤをも含まないことがあり得る）。通信チップ１６０６は、数多くある無線規格又はプロトコルのうちの何れを実装してもよい。無線規格又はプロトコルは、以下に限られないが、ＩＥＥＥ７０２．２０、ジェネラル・パケット・ラジオ・サービス（“ＧＰＲＳ”）、エボリューション・データ・オプティマイズド（“Ｅｖ−ＤＯ”）、エボルブド・ハイ・スピード・パケット・アクセス（“ＨＳＰＡ＋”）、エボルブド・ハイ・スピード・ダウンリンク・パケット・アクセス（“ＨＳＤＰＡ＋”）、エボルブド・ハイ・スピード・アップリンク・パケット・アクセス（“ＨＳＵＰＡ＋”）、グローバル・システム・フォー・モバイル・コミュニケーションズ（“ＧＳＭ（登録商標）”）、エンハンスト・データレート・フォー・ＧＳＭエボリューション（“ＥＤＧＥ”）、符号分割多重アクセス（“ＣＤＭＡ”）、時分割多重アクセス（“ＴＤＭＡ”）、デジタル・エンハンスト・コードレス・テレコミュニケーションズ（“ＤＥＣＴ”）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生形、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以降として指定されるその他の無線プロトコルを含む。コンピューティング装置１６００は複数の通信チップ１６０６を含み得る。例えば、第１の通信チップ１６０６は、例えばＷｉ−Ｆｉ及びＢｌｕｅｔｏｏｔｈ（登録商標）など、より短距離の無線通信用にされ、第２の通信チップ１６０６は、例えばＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯなど、より長距離の無線通信用にされ得る。
様々な実施形態において、コンピューティング装置１６００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、コンピューティングタブレット、携帯情報端末（“ＰＤＡ”）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、娯楽制御ユニット（例えば、ゲーム機コンソール）、デジタルカメラ、ポータブル音楽プレーヤ、又はデジタルビデオレコーダとし得る。更なる実装例において、コンピューティング装置１６００は、データを処理するその他の電子装置であってもよい。
ここに、様々な実施形態にて、パッケージアセンブリ及びその製造方法、並びにパッケージアセンブリを組み込んだシステムを説明した。パッケージアセンブリは、例えばＢＢＵＬなど、複数のビルドアップ層を有する基板を含み得る。様々な実施形態において、基板の外表面に電気ルーティング機構が配設され得る。様々な実施形態において、複数のビルドアップ層に、第一ロジックダイと第２のダイ又はキャパシタとが埋め込まれ得る。様々な実施形態において、第一ロジックダイを迂回して第２のダイ又はキャパシタと電気ルーティング機構との間で電力又はグランド信号をルーティングする電気経路が、複数のビルドアップ層内に画成され得る。
様々な実施形態において、第２のダイは、第二ロジックダイ又はメモリダイとし得る。様々な実施形態において、第一ロジックダイは、当該第一ロジックダイの第１の面と、反対側の当該第一ロジックダイの第２の面との間に、１つ以上のビアを含み得る。様々な実施形態において、上記電気経路は第１の電気経路であり、パッケージアセンブリは更に、第一ロジックダイと第二ロジックダイ又はメモリダイとの間でＩ／Ｏ信号をルーティングするため、第二ロジックダイ又はメモリダイのアクティブ面からこれら１つ以上のビアまで複数のビルドアップ層内に画成された第２の電気経路を含み得る。様々な実施形態において、第２のダイは電力管理ダイとし得る。
様々な実施形態において、第１のダイと第２のダイ又はキャパシタとが複数のビルドアップ層内に完全に埋め込まれ得る。様々な実施形態において、基板の上記外表面は第１の外表面であり、第１のダイは複数のビルドアップ層内に完全に埋め込まれ、第２のダイの一方の面が、第１の外表面とは反対側の基板の第二の外表面と同一平面にあるようにされ得る。様々な実施形態において、第一ロジックダイと第２のダイ又はキャパシタとが概して同一面上にあるようにされ得る。様々な実施形態において、第一ロジックダイは、第２のダイ又はキャパシタと電気ルーティング機構との間で複数のビルドアップ層内に埋め込まれ得る。
様々な実施形態において、電気経路は、第一ロジックダイを避けて第２のダイと電気ルーティング機構との間を通るように電力又はグランド信号をルーティングするよう、複数のビルドアップ層のうちの２つの間に導電層を含み得る。様々な実施形態において、該導電層は第１の導電層であり、電気経路は、複数のビルドアップ層のうちの２つの間に第２の導電層を含み得る。様々な実施形態において、第２の導電層は、第１の導電層と平行であり、第１の導電層よりも電気ルーティング機構に近いとし得る。
本発明の実装例の以上の説明は、要約書に記載した事項も含めて、網羅的であることや、開示そのままの形態に本発明を限定することを意図したものではない。本発明の具体的な実施形態及びその例は、例示目的でここに記載したものであり、当業者が認識するように、本発明の範囲内で様々な均等な変更が可能である。
そのような変更は、以上の詳細な説明を踏まえて本発明に対して為され得るものである。請求項中で使用される用語は、明細書及び特許請求の範囲にて開示された具体的な実装形態に本発明を限定するように解釈されるべきでない。むしろ、本発明の範囲はもっぱら、確立されたクレーム解釈の原則に則って解釈される請求項によって決定されるものである。

Claims (11)

  1. 同一のバンプレスビルドアップレイヤ（ＢＢＵＬ）基板の複数のビルドアップ層であり、ラミネート層である複数のビルドアップ層と、
    前記基板の外表面に配設された電気ルーティング機構と、
    前記複数のビルドアップ層に埋め込まれた第一ロジックダイであり、当該第一ロジックダイの第１の面と、該第１の面とは反対側の当該第一ロジックダイの第２の面との間に１つ以上のシリコン貫通ビアを含む、第一ロジックダイと、
    前記複数のビルドアップ層に埋め込まれた第２のダイと、
    前記第２のダイと前記電気ルーティング機構との間で前記複数のビルドアップ層内に画成された第１の電気経路であり、電力又はグランドをルーティングし、且つ前記第一ロジックダイを迂回している第１の電気経路と、
    前記第２のダイのアクティブ面から前記第一ロジックダイの前記１つ以上のシリコン貫通ビアまで前記複数のビルドアップ層内に画成された第２の電気経路であり、入力／出力（Ｉ／Ｏ）信号をルーティングする第２の電気経路と、
    前記第一ロジックダイの前記第１の面から前記電気ルーティング機構まで前記複数のビルドアップ層内に画成された第３の電気経路であり、前記第一ロジックダイと前記電気ルーティング機構との間でＩ／Ｏ信号をルーティングするとともに、前記第一ロジックダイと前記電気ルーティング機構との間で電力又はグランドをルーティングする第３の電気経路と
    を有し、
    前記第１の電気経路は、前記複数のビルドアップ層のうちの２つのビルドアップ層の間に配置され且つ前記第一ロジックダイの前記第２の面と直接的に物理的に結合された導電層を含み、該導電層は、前記第一ロジックダイからファンアウトするように構成され、
    前記２つのビルドアップ層は、前記第一ロジックダイが埋め込まれた第１のビルドアップ層と、前記第２のダイが埋め込まれた第２のビルドアップ層とを含み、前記第１のビルドアップ層は前記第２のビルドアップ層と接触しており、
    前記第２の電気経路は、前記第２のダイまで前記第２のビルドアップ層を貫いて形成されたインターコネクトビアを含み、該インターコネクトビアは、前記第一ロジックダイを前記第２のダイに直接的に結合し、前記第２の電気経路は完全に、前記第一ロジックダイと前記第２のダイとの間に配置され、且つ
    前記第一ロジックダイは、前記第２のダイと前記電気ルーティング機構との間に配置されている、
    パッケージアセンブリ。
  2. 前記第２のダイは第二ロジックダイ又はメモリダイを有する、請求項１に記載のパッケージアセンブリ。
  3. 前記第２のダイは電力管理ダイを有する、請求項１に記載のパッケージアセンブリ。
  4. 前記導電層は第１の導電層であり、前記第１の電気経路は、前記第１のビルドアップ層と前記複数のビルドアップ層のうちの第３のビルドアップ層との間の第２の導電層を含み、該第２の導電層は、前記第１の導電層に平行であり、且つ前記電気ルーティング機構に前記第１の導電層より近く、前記第１のビルドアップ層は前記第３のビルドアップ層と直に接触している、請求項１に記載のパッケージアセンブリ。
  5. 前記第一ロジックダイ及び前記第２のダイは、前記複数のビルドアップ層内に完全に埋め込まれている、請求項１に記載のパッケージアセンブリ。
  6. 前記基板の前記外表面は第１の外表面であり、前記第一ロジックダイは前記複数のビルドアップ層内に完全に埋め込まれており、前記第２のダイの一方の面は、前記第１の外表面とは反対側の前記基板の第２の外表面と同一平面にある、請求項１に記載のパッケージアセンブリ。
  7. 前記電気ルーティング機構は、はんだインターコネクト構造を有する、請求項１に記載のパッケージアセンブリ。
  8. 前記第１の電気経路は、前記ＢＢＵＬ基板のそれぞれのラミネート層内の複数のビアを含み、前記複数のビアのうちの第１のビアは、前記第一ロジックダイの前記第１の面に平行な方向に前記複数のビアのうちの第２のビアからオフセットされている、請求項１に記載のパッケージアセンブリ。
  9. 印刷回路基板（ＰＣＢ）；並びに
    パッケージアセンブリの外表面に配設された電気ルーティング機構により前記ＰＣＢと結合されたパッケージアセンブリ；
    を有し、
    前記パッケージアセンブリは：
    同一のバンプレスビルドアップレイヤ（ＢＢＵＬ）基板の複数のビルドアップ層であり、ラミネート層である複数のビルドアップ層と、
    前記複数のビルドアップ層に埋め込まれた第一ロジックダイであり、当該第一ロジックダイの第１の面と、該第１の面とは反対側の当該第一ロジックダイの第２の面との間に１つ以上のシリコン貫通ビアを含む、第一ロジックダイと、
    前記複数のビルドアップ層に埋め込まれた第２のダイと、
    前記第２のダイと前記電気ルーティング機構との間で前記複数のビルドアップ層内に画成された第１の電気経路であり、電力又はグランドをルーティングし、且つ前記第一ロジックダイを迂回している第１の電気経路と、
    前記第２のダイのアクティブ面から前記第一ロジックダイの前記１つ以上のシリコン貫通ビアまで前記複数のビルドアップ層内に画成された第２の電気経路であり、入力／出力（Ｉ／Ｏ）信号をルーティングする第２の電気経路と、
    前記第一ロジックダイの前記第１の面から前記電気ルーティング機構まで前記複数のビルドアップ層内に画成された第３の電気経路であり、前記第一ロジックダイと前記電気ルーティング機構との間でＩ／Ｏ信号をルーティングするとともに、前記第一ロジックダイと前記電気ルーティング機構との間で電力又はグランドをルーティングする第３の電気経路と
    を有し、
    前記第１の電気経路は、前記複数のビルドアップ層のうちの２つのビルドアップ層の間に配置され且つ前記第一ロジックダイの前記第２の面と直接的に物理的に結合された導電層を含み、該導電層は、前記第一ロジックダイからファンアウトするように構成され、
    前記２つのビルドアップ層は、前記第一ロジックダイが埋め込まれた第１のビルドアップ層と、前記第２のダイが埋め込まれた第２のビルドアップ層とを含み、前記第１のビルドアップ層は前記第２のビルドアップ層と接触しており、
    前記第２の電気経路は、前記第２のダイまで前記第２のビルドアップ層を貫いて形成されたインターコネクトビアを含み、該インターコネクトビアは、前記第一ロジックダイを前記第２のダイに直接的に結合し、前記第２の電気経路は完全に、前記第一ロジックダイと前記第２のダイとの間に配置され、且つ
    前記第一ロジックダイは、前記第２のダイと前記電気ルーティング機構との間に配置されている、
    システム。
  10. 前記ＰＣＢと結合されたタッチスクリーンディスプレイを更に有する請求項９に記載のシステム。
  11. 前記第１の電気経路は、前記ＢＢＵＬ基板のそれぞれのラミネート層内の複数のビアを含み、前記複数のビアのうちの第１のビアは、前記第一ロジックダイの前記第１の面に平行な方向に前記複数のビアのうちの第２のビアからオフセットされている、請求項９に記載のシステム。
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