KR20100126714A - 비아 디스크 제조를 위한 방법 및 장치 - Google Patents

비아 디스크 제조를 위한 방법 및 장치 Download PDF

Info

Publication number
KR20100126714A
KR20100126714A KR1020107019122A KR20107019122A KR20100126714A KR 20100126714 A KR20100126714 A KR 20100126714A KR 1020107019122 A KR1020107019122 A KR 1020107019122A KR 20107019122 A KR20107019122 A KR 20107019122A KR 20100126714 A KR20100126714 A KR 20100126714A
Authority
KR
South Korea
Prior art keywords
substrate
vias
via disk
electrically conductive
conductive material
Prior art date
Application number
KR1020107019122A
Other languages
English (en)
Inventor
덴 호이크 윌리브로더스 제라더스 마리아 반
마이클 킬켈리
댄 포크스
펠릭스 트왈프호벤
Original Assignee
이노벤트 테크놀로지스, 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이노벤트 테크놀로지스, 엘엘씨 filed Critical 이노벤트 테크놀로지스, 엘엘씨
Publication of KR20100126714A publication Critical patent/KR20100126714A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07364—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch
    • G01R1/07378—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch using an intermediate adapter, e.g. space transformers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/12—Using specific substances
    • H05K2203/128—Molten metals, e.g. casting thereof, or melting by heating and excluding molten solder
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/101—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by casting or moulding of conductive material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Measuring Leads Or Probes (AREA)

Abstract

알루미늄 충전 비아 디스크는 대응하는 개수의 그래파이트 몰드를 구비한 적층되고 상호배치된 조립체의 금속 캔 내에 위치된 복수의 천공된 기판을 이용하여 제조된다. 알루미늄 침투 잉곳은 추가되고 캔은 잉곳을 용웅시키기 위한 온도로 가열된다. 용융 알루미늄은 비아 내로 유동하도록 가압된다. 이후, 기판은 냉각되어 그래파이트 몰드들 사이에서 분리된 캔으로부터 제거되며, 편평한 표면은 충전된 비아를 노출시키기 위해 연삭 및 연마된다.

Description

비아 디스크 제조를 위한 방법 및 장치{METHOD AND APPARATUS FOR MANUFACTURE OF VIA DISK}
본 출원은 개시내용이 본 명세서에서 전체가 참고로 포함되는 2008년 1월 30일에 출원된 미국 가특허 출원 제61/024,708호에 대한 우선권을 35U.S.C.§119(e)하에서 주장한다.
세라믹 비아 디스크(via disk)는 밀접한 간격으로, 정확히 위치된 다수의 구멍 또는 비아가 관통 형성되어 있는 원형 알루미나 기판이다. 이러한 비아는 절연성 세라믹 기판을 통해 절연된 전도성 영역을 제공하기 위하여 전도성 재료로 충전된다. 디스크는 반도체 웨이퍼의 크기와 일치하도록 스케일링될 수 있다.
세라믹 비아 디스크는 특히 공간 변환을 용이하게 하기 위해, 프로브 카드(probe card) 용도에 매우 적절하다. 웨이퍼가 개별 집적 회로로 절단되고 후속적적으로 패키징되기 전에, 프로브 카드는 웨이퍼 상의 회로와 테스트 시스템 사이에 전기 신호 경로를 제공함으로써 회로의 시험과 검증을 웨이퍼 레벨에서 가능하게 하는 맞춤형 설계(custom-designed) 인터페이스이다. 프로브 카드는 일반적으로 스페이스 트랜스포머(space transformer), 인터포저(interposer) 및 PCB/보강재(stiffener)와 함께 접촉 요소 또는 프로브 조립체[니들(needle), 와이어(wire), 프로브 등]을 포함한다.
스페이스 트랜스포머의 기능은 단일 반도체 소자[다이(die)], 복수의 다이(dice) 또는 [시험중 유닛을 위해 웨이퍼 스케일 통합(wafer-scale integration)이 사용되는 경우] 전체 웨이퍼 상에서 결합 패드들 사이의 접촉을 가능하게 하여 인쇄 회로 기판 상에 형성된 단자로 전기 접속을 라우팅(route)한다.
스페이스 트랜스포머는 다중층 테이프 캐스트(tape cast) 세라믹, 박막 또는 후막 필름 축조(build-up) 기술을 이용한 단층 완전 소성(경화) 세라믹, 금속화된 관통 비아가 각 층들 사이의 연결을 제공하는 상태로 유전체와 회로 금속화의 교번층을 제공하는 축조층[예컨대, 유기적 다중층(multi-layer organic)]을 갖는 인쇄 회로 기판 또는 BT 레진(Resin) 코어를 포함하지만 이에 제한되지는 않는 다수의 형태(format)를 이용하여 구성될 수 있다.
이러한 기술과 관련된 한가지 문제점은 길이 또는 폭에서 치수가 4인치 내지 6인치를 초과하여 증가하기 때문에, 충분한 평탄도(planarity)와 표면 평행성을 유지하는 것이 불가능하다는 점이다. 또한, 두께가 증가함에 따라, 수직 라우팅은 다중 절연층의 사용을 요구하고, 전기 연속성의 유지 및 고성능 신호의 지원은 과제가 된다.
세라믹계 다중층 회로 기판은 유기적 인쇄 회로 기판에 비해 월등한 전기 특성을 제공하며 더 높은 성능 용도에 사용된다. 다중층 기판을 제조하기 위한 가장 일반적인 기술 중 하나는 동시 소성(co-fired) 테이프 캐스트 세라믹을 이용한다. 동시 소성 세라믹 구조는 완전히 소성된 이후 모놀리식 세라믹 기판이 된다. 일반적으로 고온 동시 소성 세라믹(HTCC)으로 공지되어 있는 이러한 기술의 고온 버전에 따르면, 90% 내지 95%의 알루미나(Al2O3)와 유리의 혼합물은 텅스텐 또는 몰리브덴계 금속 페이스트(paste)로 약 1,600℃에서 소성된다. 대안적으로, 일반적으로 저온 동시 소성 세라믹(LTCC)로 공지되어 있는 고 유리 농도 세라믹은 금, 은, 구리 또는 은-팔라듐(silver-palladium)계 페이스트로 약 900℃ 내지 1000℃의 저온에 서 소성된다. 일반적으로, 세라믹 분말과 유기 바인더는 혼합되고, 압출되어, 가단(malleable) 시트로 절단된다. 시트가 쉽게 가공되기 때문에, 비아는 시트를 통하여 펀칭되고 선택된 전도성 페이스트로 충전된다. 전도체 패턴은 일 측부 상에 인쇄된 스크린이다. 시트는 소결된 구성요소를 형성하기 위해 고온 및 고압 하에서 단독으로 또는 적층 구성으로 소성될 수 있다.
그러나, 캐스트 세라믹 또는 "비소성 테이프(green tape)"를 이용하는 다중층 기판의 제조는 그 자체 문제를 가져온다. 이러한 기술은 상호연결 밀도를 제한하는 전도성 패턴, 비아와 캐비티(cavity)의 정렬의 잠재적 변화 때문에 다수의 단점을 가진다. 이러한 문제는 다중층 기판이 형성되는 세라믹 재료의 개별 층들 내의 또는 그 사이에서의 차등 수축율에 의해 형성된다. 또한, 테이프 캐스트 세라믹의 표면 조도는 전기적 성능을 제한한다. 또한, 테이프 캐스트 또는 비소성 시트 세라믹이 8% 내지 40% 사이의 바인더를 포함할 수 있기 때문에, 처리된 세라믹스의 순도 레벨이 엄격하게 제어되지 않아서 전기적 성능을 훼손시킨다. 또한, 테이프 캐스트 세라믹의 고유 수축율은 비아의 충전에 영향을 미침으로써, 기판의 두께가 증가함에 따라 빈 공간(voiding) 및/또는 다른 불연속성이 더 문제가 된다. 예컨데, 본 명세서에서 개시내용 전체가 참고로 포함되는, www.smithsonianchips.si.edu/ice/cd/PKG_BK/CHAPT_l l.PDF에서 볼 수 있는, 상호 접속 회로 엔지니어링 코포레이션, Ch. 11: 상호연결 기판 기술, 1137pp 내지 1130pp 참조.
경화 세라믹 기판이 사용되는 경우, 경화 세라믹 기판은 복수의 비아를 형성하기 위해 레이저 또는 다른 적절한 방법으로 드릴링(drilled)될 수 있다. 이후, 몰리브덴 또는 텅스텐 잉크는 와이어 패턴을 인쇄하고 비아를 충전하는 양자 모두를 위해 사용될 수 있다. 그러나, 이러한 공정은 상당수의 전기적으로 비전도성 "개방(open)" 비아를 남길 수 있어 사용이 불가능해질 수 있다. 예컨대, 미국 특허 제6,114,240호, 미국 특허 제6,215,321호와 미국 특허 제6,852,627호 참조. 또한, 다른 비아 충전 공정도 기술되었다. 예컨대, 미국 특허 제6,852,627호는 비아를 충전하기 위한 비전착성(electroless) 도금 공정의 사용을 설명한다. 다른 특허, 예컨대, 미국 특허 제5,287,619와 미국 특허 제5,440,805호는 비아를 충전하기 위한 전기 도금 공정의 사용을 설명한다. 상기 6개 특허의 개시내용은 본 명세서에서 전체가 참고로 포함된다.
상기 전술된 문제점 때문에, 동시 소성 기술을 사용하여 제조된 비아 디스크는 종종 25%를 초과하지 않는 매우 낮은 생산율을 가진다. 이러한 낮은 생산율은 비용상승 뿐만 아니라 긴 리드 시간(lead time)을 초래한다.
몰리브덴 또는 텅스텐 잉크를 이용하는 경화된 세라믹의 비전도성 "개방" 비아 또는 테이프 캐스트 세라믹 제조에 수반되는 수축과 관련된 단점을 완화시키기 위하여, 비아 길이가 증가할 때에도 빈 공간 또는 다른 전기적 비연속성을 최소로 하여 비아를 충전시키는 방법과 함께 세라믹(예를 들어 알루미나, 알루미늄 질화물 등) 또는 유리 복합체 [예를 들어, 파이렉스(Pyrex) 등]와 같은 경화 재료를 사용하는 것이 제안된다. 경화 세라믹이 단단하고 안정적이기 때문에, 치수 제어, 양호한 평탄도 및 표면 마감처리를 유지하면서 더 큰 크기(웨이퍼 스케일)로 스케일링하는 능력이 중요한 이익을 제공한다. 또한, 경화 세라믹은 전기적 성능의 추가적 향상을 제공하면서, 캐스트 세라믹보다 더 높은 순도로 획득될 수 있다. 본 발명은 각각의 비아가 적절히 충전되고, 동시 소성 및 다른 종래 기술과 연계된 수축율 문제, 낮은 생산율 및 높은 비용을 방지하는 것을 보장하기 위해 가압 금속 침투 공정을 사용한다.
일 태양에서, 본 발명은 비아 디스크를 제조하는 방법과 관련되며, 상기 방법은, 적어도 2개의 비아가 관통 형성되는 대체로 비다공성 재료를 포함하는 기판을 제공하는 단계와, 전기 전도성 재료를 제공하는 단계 및, 상승된 압력과 온도의 조건 하에서 기판의 적어도 하나의 표면을 전기 전도성 재료에 노출시키는 단계를 포함하고, 상기 노출시키는 단계는 적어도 2개의 비아를 충분히 충전시키도록 전기 전도성 재료가 용융 상태로 유동하게 함으로써, 기판을 통해 적어도 2개의 전기 전도성 절연 영역을 형성한다. 상기 태양의 일 실시예에서, 기판은 알루미나를 포함하고 비아는 레이저 드릴링, 워터젯(waterjet) 드릴링 및 기계식 드릴링 중 적어도 하나에 의해 형성된다. 다른 실시예에서, 기판은 파이렉스(PYREX)를 포함한다. 또 다른 실시예에서, 전기 전도성 재료는 알루미늄, 알루미늄 합금, 금, 은, 구리 및 구리 합금일 수 있다. 또한, 다른 실시예에서, 상기 방법은 기판을 몰드에 위치시키는 단계와 가압 이전에 가열시키는 단계를 더 포함한다. 또 다른 실시예에서, 몰드는 그래파이트이다.
상기 태양의 특정 실시예에서, 상기 노출시키는 단계는 먼저 기판을 가열하고, 전기 전도성 재료를 가압하는 단계를 포함한다. 다른 실시예에서, 상기 방법은 전기 전도성 재료를 적어도 2개의 비아들 사이의 기판 표면으로부터 제거하는 단계를 더 포함한다. 다른 실시예에서, 상기 제거하는 단계는 그라인딩, 래핑, 연마, 에칭 및 이들의 조합으로 구성된 그룹으로부터 선택된다. 또 다른 실시예에서, 전기 전도성 재료를 기판의 표면으로부터 제거하는 단계는 비아 부근의 기판 표면과 대체로 동일 평면 상에 있는 비아 내의 전도성 재료의 노출된 표면을 남긴다. 다른 실시예에서, 상기 방법은 적어도 하나의 비아에 전기 접속되는 결합 패드를 제공하는 단계를 포함한다. 또 다른 실시예에서, 상기 방법은 예정된 패턴으로 기판의 일 측부 상에 전도성 금속 상호연결부의 일 층을 제공하는 단계를 포함한다. 본 발명의 다른 태양은 상기 태양의 방법에 따라 제조된 비아 디스크를 포함하는 프로브 카드 및/또는 상기 태양의 방법에 따라 제조된 비아 디스크를 포함하는 스페이스 트랜스포머에 관한 것이다.
다른 태양에서, 본 발명은 적어도 2개의 비아가 관통 형성되어 있는 대체로 비다공성 재료와 각각의 비아에 배치되는 전기 전도성 재료로 제조되는 비아 디스크에 관한 것이며, 상승된 압력과 온도의 조건 하에서 전기 전도성 재료가 용융 상태로 비아 내로 유동함으로써, 전기 전도성 재료가 적어도 2개의 비아를 대체로 충전시켜, 기판을 통해 적어도 2개의 전기 전도성 절연 영역을 형성한다. 상기 태양의 일 실시예에서, 기판은 알루미나를 포함하고 비아는 레이저 드릴링, 워터젯 드릴링 및 기계식 드릴링 중 적어도 하나에 의해 형성된다. 다른 실시예에서, 기판은 파이렉스를 포함한다. 또 다른 실시예에서, 전기 전도성 재료는 알루미늄, 알루미늄 합금, 금, 은, 구리 및 구리 합금으로 구성되는 그룹으로부터 선택된다. 또 다른 실시예에서, 적어도 2개의 비아들 사이의 기판 표면은 전기 전도성 재료가 없는 것을 특징으로 한다. 상기 태양의 다른 실시예에서, 적어도 2개의 비아들 내의 전도성 재료의 노출된 표면은 적어도 2개의 비아들 사이의 기판 표면과 대체로 동일 평면 상에 있다.
상기 태양의 특정 실시예에서, 비아 디스크는 100mm, 150mm, 200mm, 300mm 및 450mm의 공칭 직경을 갖는다. 다른 실시예에서, 비아 디스크는 약 0.5mm 내지 약 5mm의 공칭 두께를 갖는다. 다른 실시예에서, 비아 디스크는 최고 약 0.8 마이크로미터까지의 표면 조도(Ra)를 가진다. 또 다른 실시예에서, 2개의 비아는 최고 약 0.25mm까지의 공칭 직경을 갖는다. 또 다른 실시예는 약 1000:1까지의 길이 대 직경 종횡비를 포함한다. 다른 실시예는 최고 약 5mm까지의 비아 대 비아 간격을 가진 대칭 배열로 배치되는 복수의 전기 전도성 비아를 포함한다. 다른 실시예에서, 비아 디스크는 적어도 하나의 비아에 전기 접속되는 결합 패드를 포함한다. 또 다른 실시예에서, 비아 디스크는 예정된 패턴으로 기판의 일 측부 상에 배치되는 전도성 금속 상호연결부의 일 층을 포함한다. 다른 실시예에서, 적어도 하나의 비아에 배치되는 전기 전도성 재료는 기판 부근의 감소된 전도성 영역을 나타낸다. 본 발명의 다른 태양은 상기 태양의 비아 디스크를 포함하는 프로브 카드 및/또는 상기 태양의 비아 디스크를 포함하는 스페이스 트랜스포머에 관한 것이다.
본 발명의 상업적 생산 방법의 일 실시예에 따르면, 복수의 천공된 기판(예를 들면, 알루미나 또는 알루미늄 질화물)은 대응하는 수의 그래파이트 몰드와 적층 및 간삽된 조립체로 금속 캔 내에 위치된다. 알루미늄 침투 잉곳(ingot)이 또한 추가된다. 캔은 잉곳을 융해시키기 위해 대략 700℃의 온도로 가열된다. 이후, 캔은 용기에 배치되고 부분 진공이 가해진다. 이후, 용융 알루미늄은 비아를 충전시키도록 20분 내지 30분 동안 대략 1,000psi(6.89MPa)에서 가압되어, 용융 알루미늄이 몰드 내로 가압된다. 이후, 기판은 냉각되어 캔으로부터 제거된다. 기판은 그래파이트 몰드들 사이로부터 분리되고 평평한 표면은 충전된 비아를 노출시키도록 연삭 및 연마된다. 이후, 전기적 배선 패턴의 하나 이상의 층은 접착제, 시드층, 라우팅 층 등(예를 들면, 특정한 비아를 전기적으로 연결시키기 위한 전도성 구리 또는 다른 금속 충전 잉크)을 이용하여 기판에 도포된다. 결합 패드는 반대 측면에 부착될 수 있다. 박막 또는 후막 필름 증착이 대신 사용될 수 있다. 마지막으로, 전도성 핀이 추가됨으로써, 프로브 카드는 웨이퍼 상의 회로 접촉 패드 및 테스트 시스템과 전기 접속될 수 있다.
본 발명 자체 뿐 아니라, 본 발명의 다른 특징 및 장점은 다음의 첨부 도면을 참조할 때 다음의 다양한 실시예의 설명으로부터 더욱 잘 이해될 것이다.
도 1은 본 발명의 실시예에 따른 비아 디스크용 피치(pitch) 패턴의 개략적인 평면도이며,
도 2는 본 발명의 실시예에 따른 몰드 조립체의 개략적인 분해 사시도이며,
도 3은 본 발명의 실시예에 따른 그래파이트 몰드의 개략적인 사시도이며,
도 4는 도 3의 그래파이트 몰드 조립체의 개략적인 부분 단면도이며,
도 5는 도 2의 몰드 조립체의 개략적인 사시도이며,
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 제조 공정의 개략도이며,
도 7은 상호연결부를 구비한, 본 발명의 실시예에 따라 제조된 비아 디스크의 일부의 개략적인 부분 평면도이며,
도 8은 도 7의 비아 디스크의 개략적인 부분 단면도이다.
전도성 재료를 다공성 재료에 침투시키기 위한 특정 방법이 쿡(Cook)에게 모두 허여된 미국 특허 제5,111,870호 및 제5,111,871호에 설명되며, 이 개시내용은 본 명세서에서 전체가 참고로 포함된다. 또한, 코믹(Comic)에게 허여된 미국 특허 제5,322,109호 및 코믹 등(Comic et al.)에게 허여된 미국 특허 제6,148,899호는 그 개시내용이 전체가 본 명세서에서 참고로 포함되며, 대체로 몰드 캐비티를 진공화시키는 것 및 몰드와 용침재 모두를 예비가열시키는 것을 설명한다. 이러한 특허는 전체적으로 용침재로 충전된 제품을 설명한다. 이러한 완전히 침투된 제품은 기판을 통한 개별 위치에서의 전도성 요소를 요구하는 반도체 장치 및 프로브 카드 적용예에 사용하기엔 적절하지 않다.
알루미늄 충전 비아 디스크("AVD")와 같은, 본 발명에 따른 기판을 제조하기 위한 공정은 비전도성, 비다공성, 세라믹 재료의 디스크 또는 기판으로 시작한다. 일 실시예에서, 디스크는 99.5% 순도의 알루미나(alumina)인, 데라녹스(Deranox) 995 재료로부터 모건 세라믹스사(Morgan Ceramics)에 의해 제조될 수 있다. 또한, 약 96% 내지 약 99.6% 순도의 알루미나 디스크, 질화알루미늄(aluminum nitride) 디스크 또는 비세라믹 디스크와 같이, 다른 재료로 제조된 다른 디스크가 활용될 수 있다. 또한, 브랜드명 파이렉스(PYREX) 하에서 제조된 유리 또는 재료와 같이 비세라믹 기판이 사용될 수 있다. 다른 바람직한 기판 재료는 실리콘과 유사한 열 팽창 계수(CTE) 및 침투 온도보다 높은 용융 온도[유리의 경우, 유리 전이 온도(Tg)]를 가진 절연 재료를 포함함으로써, 기판이 침투 공정 동안 변형되지 않을 수 있다. 또한, 기판은 디스크로서 형성될 필요는 없다. 직사각형, 타원형 및 다른 형상이 고려된다.
다양한 세라믹 기판은 100mm, 150mm, 200mm, 300mm 및 450mm의 공칭 직경을 가진 디스크를 포함하는 공정에서 활용될 수 있다. 상업적으로 바람직한 디스크의 몇몇 예는 1mm±0.076 두께를 가진 Ø300mm+0.25/-0; 1mm±0.076 두께를 가진 Ø100mm+0.25/-0 및 1.5mm±0.076 두께를 가진 Ø150mm+0.25/-0을 포함한다. 다른 크기, 기판 형상 및 치수도 고려된다. 예컨대, 디스크 직경에도 불구하고, 약 0.5mm 내지 약 5.0mm의 두께가 본 발명에 활용될 수 있다. 더 큰 두께의 디스크는 기판의 총 두께로 인해, 침투 공정 동안 평탄도를 더욱 용이하게 유지할 수 있으며, 또한, 덜 엄격한 공차 하에서 (후술되는 바와 같이) 연마될 수 있다. 또한, 디스크는 전술된 것보다 크거나 작은 직경을 가질 수 있으며, 예컨대, Ø50mm 및 그 이하의 디스크, 그리고 Ø450mm 및 그 이상의 디스크가 사용될 수 있다. 침투 및 연마 이전에, 디스크는 약 0.8 마이크로미터까지의 평균 조도 Ra 또는 이보다 큰 초기 표면 조도 공차를 가질 수 있다.
세라믹 디스크는 이미 형성된 하나 이상의 비아를 구비한 상태로 소스로부터 획득될 수 있으며, 또는, 디스크를 드릴링시키는 단계가 공정의 제1 단계일 수 있다. 세라믹에서의 레이저, 워터젯, 기계적 또는 다른 드릴링에 대한 기술이 공지되어 있다. 예컨대, CO2 레이저는 사각 1mm 피치 패턴 상에 구멍을 뚫는데 사용될 수 있다. 전형적으로, 구멍은 입구로부터 출구 구멍을 향해 좁아지는 약간의 테이퍼(taper)를 구비하지만, 레이저 드릴링 공정은 대체로 원통형 치수를 가진 비아를 생산할 수 있다. 대략 0.25mm의 공칭 직경을 가진 비아가 활용될 수 있다. 일반적으로, 본 명세서에서 설명된 침투 공정에 의해 충전될 수 있는 비아의 치수에는 제한이 없다. 특히 바람직한 비아 직경은 약 0.1mm 내지 약 0.15mm 범위일 수 있다. 약 0.25mm 까지 범위의 직경 또는 약 0.76mm 까지 범위의 직경을 가진 비아는 특정 적용예에 바람직할 수 있다. 또한, 약 4:1까지, 약 10:1까지, 약 20:1까지 및 약 1000:1까지의 길이 대 직경 종횡비는 몇몇 적용예에 특정 장점을 제공할 수 있다. 특정 실시예에서, 1mm 두께 기판을 통과하는 약 0.13mm 직경이므로 약 8:1의 종횡비를 가지는 비아는 본 발명의 방법을 사용하여 완전히 충전될 수 있다. 다른 비아 디스크의 실시예는 약 5mm 두께의 기판을 통과하는 약 0.2mm 직경이므로 25:1의 종횡비를 가지는 비아를 포함한다. 본 발명은 1000:1의 종횡비를 위해 약 10mm 두께까지의 세라믹 기판 및 약 0.01mm까지 작아지는 직경 구멍으로 비아를 효과적으로 충전시킨다.
테이퍼진 비아를 갖는 디스크의 일 실시예에서, 각 비아의 입구는 약 0.16mm의 직경이며, 각 비아의 출구는 약 0.12mm의 직경이다. 또한, 모래시계 형상의 단면을 갖는 비아 및 비원형 주연을 갖는 비아를 포함하는, 다른 비아 형상이 고려된다. 모래시계 형상 단면은 침투 이후에 충전된 비아의 이탈을 방지하는 것을 도울 수 있다. 비아가 테이퍼지고, 원통형 또는 다른 형상인지와 관계없이, 드릴링 이후에, 디스크는 임의의 슬래그를 제거하기 위하여 비드 블라스팅(bead-blasted)될 수 있으며, 또한, 비아에서의 임의의 잔여물(remaining debris)을 제거하기 위하여 약 15분 동안 시트리졸 용액(Citrisol solution)에서 초음파로 세척될 수 있다. 시트리졸은 플로리다주 젠슨 비치 소재의 모닝 스타 인더스트리사(Morning Star Industries)에 의해 제조된다.
레이저 드릴링 외에, 비아는 비소성 상태(green state)의 세라믹에 펀칭되거나 기계가공되어 소성(fire)될 수 있으며, 또는 소성 세라믹에 기계가공되거나 워터젯 커팅(water jet-cut)될 수 있다. 또한, 1.5mm 두께 기판에서 100㎛보다 작은(예컨대, 약 20㎛ 내지 30㎛ 정도로 작은) 구멍을 뚫을 수 있는 엑시머 레이저 툴이 활용될 수 있다. 기판 재료를 통과하는 완전한 비아를 보장하기 위해, 레이저로 비아를 드릴링할 때, 주의가 필요하다. 매우 작은 직경의 비아는 기판의 전방 및 후방으로부터 드릴링될 수 있다. 이러한 경우, 비아는 기판 두께의 약 1/2의 깊이로 드릴링된다. 이후, 기판은 뒤집어져 다른 면 상의 정확히 동일한 좌표에서 또다른 구멍이 드릴링된다. 기계 정렬 공차는 전형적으로 약 +/-2.5㎛보다 좋으며 약 +/-0.5㎛만큼 작을 수 있다. 또한, 두꺼운 기판은 이러한 드릴링 절차로부터 유익할 수 있다. 이러한 공차로 인해, 오정렬이 구멍 크기를 현저히 증가시키지 않는다. 기계적 드릴링은 더 큰(예컨대, 300㎛ 내지 500㎛보다 큰) 직경 구멍에 사용될 수 있다. 또한, 용도 또는 설계 조건에 따라, 피치(즉, 비아들 사이의 거리)가 변할 수 있다. 예컨대, 약 0.5mm 피치(즉, 비아 대 비아 간격)를 갖는 대칭 사각형 배열과 같이 구성되는 패턴의 비아는 특정 용도에 유용할 수 있다.
대표적인 비아 배치는 도 1에 도시되며, 도 1은 기판 표면(12)을 구비한 기판(10) 및 이를 통한 복수의 비아(14)를 도시한다. 이 실시예에서, Ø0.13mm의 비아들이 엇갈림식(staggered) 대칭 사각형 배열로 배치되며, 각각 인접하는 열(row)의 비아들이 오프셋된다. 도시된 배치는 인접한 열들 사이에서 0.25mm의 피치, 인접하지 않은 열들 사이에서 0.5mm의 피치를 갖는다. 또한, 비균일 패턴, 반복 패턴 및 사각형 배열 외의 다른 패턴[예컨대, 중첩 원형 과녁(nested circular bullseye) 패턴]과 같은 다른 통상의 피치 및 비아 직경도 고려된다.
일단, 비아가 세라믹 디스크에 형성되면, 디스크는 침투 공정을 위해 그래파이트 몰드 내로 적재된다. 이러한 몰드(30)의 분해도가 도 2에 제시된다. 몰드는 단부판(32) 뿐만 아니라 측부 클램프판(34)도 포함한다. 측부 클램프판(34)은 제조 공정 동안, 용침재의 분배를 돕는 복수의 유동 채널(36)을 포함한다. 몰드판(52)은 도 3에 상세히 도시된 바와 같이, 디스크(10)를 보유하는 원형 리세스를 구비한 바를로(Barlo) B-325 그래파이트 사각판일 수 있다. 단일 디스크 몰드판(52a) 및 멀티 디스크 몰드판(52b) 모두가 활용될 수 있다. 도 3은 단일 디스크(10a)를 수용하는 크기로 된 몰드판(52a)의 분해도를 도시한다. 디스크 용량과는 관계없이, 몰드판(52)은 대체로 하우징(66)을 포함하고, 로킹 요소(58)에 의해 제 위치에 유지되는 보유 링(56)을 구비한 외부 에지 주위의 장소에 디스크(10)를 보유하는 크기로 되며, 더 큰 디스크(예컨대, 약 300mm 및 그 이상)의 경우, 디스크(10)의 중심부 또는 그 근처에서 받침대(60)에 의해 지지된다. 또한, 몰드판(52)은 인접한 몰드판과 정합되도록 정합 표면(62)을 포함할 수 있다. 몰드판(52)은 캐비티(64)를 제공하기 위해 디스크로부터 이격되며, 캐비티를 통해 용융된 알루미늄이 유동하여 임의의 수축된 빈 공간을 충전시키고 비아의 적절한 충전을 허용한다.
한 쌍의 몰드판(52) 및 이로 인한 캐비티(64)가 도 4에 도시된다. 몰드판 하우징(66)은 각 측부 상의 디스크(10) 면과 몰드판(52) 사이에 약 0.18mm 간극을 제공할 수 있지만, 다른 간극도 고려된다. 하나 이상의 입구(68)는 공정 동안 침투의 도입을 허용한다. 또한, 미시건주 포트 휴런 소재의 애치슨 콜로이드사(Acheson Colloids Co.)에 의해 모두 제조된 DAG137 또는 프로닥(ProDag)과 같은 이형제가 그래파이트 몰드의 표면에 도포될 수 있다. 일 구성에서, 몰드 조립체를 형성하기 위하여 세라믹 디스크가 한 쌍의 몰드판들 사이에서 샌드위치되며 그래파이트 클램프를 이용하여 조립된다. 도 2의 몰드 조립체의 조립도가 도 5에 도시된다.
침투 시스템(100) 자체 뿐만 아니라, 용침재를 몰드 조립체에 침투시키는 일 공정이 도 6a 내지 도 6d에 도시된다. 그래파이트 몰드 조립체(30)는 몰드 조립체(30) 주위의 공간(104)을 최소화하는 크기로 된 강철 박스 또는 캔(102) 내에 위치된다. 이후, 몰드 조립체(30) 및 캔(102)은 침투 온도(즉, 전도성 재료가 액화되는 온도)로 예비가열된다. 별개로, 용침재의 잉곳은 용융 상태(108)로 도달될 때까지 도가니(106) 내에서 가열된다. 캔(102)은 시일(seal; 110)로 밀봉되고, 공기 통로(112)를 통한 공기의 제거로 부분 압력 환경이 내부에 형성된다. 충전 튜브(114)는 용융 용침재(108) 내로 위치되고 충전 튜브 상의 게이트 밸브(116)가 개방된다. 이와 달리, 용해 캡(melt cap)이 충전 튜브의 개구에 제공될 수 있다. 밀봉된 캔(102) 내의 진공은 용침재(108)를 캔(102) 내로 신속히 끌어당길 수 있으며, 도 6B에 도시된 바와 같이, 몰드 조립체(50)의 상부를 가로질러 확산된다. 일단, 충분한 양의 용융된 용침재(108)가 캔(102) 내로 발출되면, 시일이 (도 6c에 도시된 바와 같이) 제거될 수 있으며, (도 6d에 도시된 바와 같이) 캔(102), 몰드 조립체(30) 및 용융된 용침재(108)가 오토클레이브(autoclave; 118) 내에 위치된다. 이후, 오토클레이브(118)는 비아의 완전 충전을 보장하기 위하여 약 850psi 내지 약 1000psi까지의 범위로 가압 유입구(120)를 통해 가압된다. 침투는 용융 용침재(108)가 유입구(68)를 통해, 몰드 조립체(30) 내로 가압될 때 발생한다. 관련 공정은 개시내용 전체가 본 명세서에서 참조로 포함되는 미국 특허 제6,148,899호에서 더욱 상세히 기술된다.
일 실시예에서, A356.2 알루미늄 합금을 전도성 재료로 사용하여, 합금이 약 1000psi의 압력과 대략 700℃의 온도에서 몰드의 상부로 침투된다. 대안적으로, 용융 413.0-F 알루미늄 합금이 이용될 수 있다. 다른 실시예에서, 알루미늄, 구리, 금, 은, 구리합금 또는 다른 금속 또는 합금과 같은, 다른 전도성 재료가 알루미늄 합금 대신에 이용될 수 있다. 구리가 이용되는 경우, 몰드 조립체는 대략 1200℃로 예열될 수 있다. 대안적인 프로세스는 먼저, 잉곳과 캔을 가열시키기 전에, 몰드의 상부 상에, 침투 재료 잉곳을 캔에 위치시키는 것을 포함한다. 잉곳이 용융 상태를 획득하고 캔이 충분히 가열된 후, 캔, 몰드 조립체 및 용융 용침재는 오토클레이브에 위치되고 가압 공정이 수행된다. 다른 온도 및 침투 온도는 만족스러운 결과에 의해 활용될 수 있다. 예를 들면, A356.2 알루미늄 합금은 약 850psi 내지 약 1500psi까지의 압력에서 몰드 내로 침투될 수 있다. 다른 실시예에서, 침투 압력은 약 1000psi 내지 약 1400psi, 및 약 1100psi 내지 약 1300psi 범위이다. 또한, A356.2 알루미늄 합금에 있어서, 약 700℃ 내지 약 800℃, 약 725℃ 내지 약 775℃의, 및 약 740℃ 내지 약 760℃의 침투 온도가 고려된다. 침투 온도와 압력은 과압과 함께 일어날 수도 있는 디스크에 대한 손상 없이, 용침재의 용융과 비아의 충전을 보장하는 것을 돕기에 충분하여야 한다. 침투 온도는 사용되는 특정 용침재에 따라 다를 수 있다.
용융 전도성 재료가 몰드 조립체(30)를 통하여 이동할 때, 디스크(10)의 표면은 디스크(10)와 그래파이트 몰드 판(52) 사이의 간극으로 용융 재료(108)에 노출된다. 그러므로, 비아는 디스크(10)의 양 측부로부터 충전된다. 몰드 조립체의 다른 실시예는 디스크의 일 측부로부터만 용융 전도성 재료를 도입할 수 있다. 용융 재료의 가압 때문에, 매우 높은 침투율이 달성될 수 있다. 또한, 가압 때문에, 침투 공정은 매우 빠르며, 비아를 통해, 종횡비에 상관없이, 완전히 또는 대체로 완전히 용침재로 충전될 수 있다. 일반적으로, 침투의 양을 제한할 수 있는 인자는 비아 내에 남는 잔여물, 고체 상태로부터 용융 상태까지의 금속의 상 변화를 야기하는 불충분한 온도 또는 몰드 조립체 내 용융 재료의 불충분한 가압을 포함한다. 특정 실시예에서, 침투 공정은 대략 한 시간이 걸린다. 다른 침투 시간은 예를 들면, 약 20분 내지 약 4시간, 약 30분 내지 약 3시간, 그리고 약 한 시간 내지 약 2시간이 고려된다. 상승 온도에서 침투 후, 온도는 감소되고 용침재는 굳어지기 시작한다. 일단, 온도가 고체화 온도 아래로 떨어지면, 몰드는 오토클레이브에서 제거되고, 특정 실시예에서, 이형 이전에 최고 24시간까지 천천히 냉각되게 된다. 냉각 시간은 약 8시간 내지 24시간 이상 까지, 약 10시간 내지 약 22시간까지, 약 12시간 내지 약 20시간까지, 그리고 약 14시간 내지 약 18시간까지 변할 수 있다. 냉각 시간은 또한 활성 냉각(active chilling) 요소 또는 시스템을 이용함으로써 감소될 수 있다. 증가된 침투 시간과 냉각 시간은 전체 제조 시간이 증가되기 때문에 바람직하지 않지만 비아의 완전 충전을 보장하는 것을 도울 수 있다.
용융 알루미늄의 저장소는 냉각 공정 동안의 수축으로 인해 손실된 특정 체적을 다시 충전하기 위하여 몰드 조립체(50) 상에 유지될 수 있다. 다른 실시예에서, 몰드는 1000psi의 사출압과 같은 상승된 압력 하에서 냉각될 수 있다. 냉각 동안의 다른 압력이 또한 고려된다. 침투 시간과 냉각 시간은 물론, 디스크의 크기, 캔 내 디스크의 개수, 활용되는 전도성 재료 등에 따라 변할 수 있다. 일단, 충분히 냉각되면, 침투된 디스크는 몰드 조립체로부터 꺼내진다(pried). 그래파이트 몰드가 손상되지 않으면, 재사용될 수 있다. 침투 공정은 메사추세츠주의 월섬 소재의 메탈 매트릭스 캐스트 컴포지트사(Metal Matrix Cast Composites)에 의해 수행될 수 있다.
침투 이후, 과잉 알루미늄은 디스크를 마감처리(finish)하고 알루미늄 충전 비아를 노출시킨 채로 남겨두기 위해 디스크의 표면으로부터 제거될 수 있다. 일반적으로, 과잉 알루미늄의 양은 디스크와 인접한 그래파이트 몰드 사이의 캐비티의 깊이와 일치하여야 한다. 이 과잉 알루미늄은 하나 이상의 그라인딩(grinding), 래핑(lapping), 연마 및 에칭(etching) 공정에 의해 제거될 수 있다. 예시적인 일 공정에서, 대부분의 과잉 재료는 블랜차드(Blanchard) 그라인딩 공정 동안 그라인딩 휠을 사용하여 제거될 수 있다. 이후, 디스크는 예컨대, 유성 슬러리(oil-based slurry)를 가진 단일면 랩(single-sided lap)을 이용하여 래핑(lapped)될 수 있다. 최종 연마 단계는 재료 마감처리 요건을 달성하는데 사용되고, 탈이온수와 콜로이달 실리카의 슬러리를 이용할 수 있다. 마감처리 공정 동안 특정 지점에서, 기계적 또는 열 응력의 결과인 균열을 위해 부분들이 점검될 수 있다. 과잉 재료 제거 공정 이후의 표면 조도는 약 0.9μm Ra까지 높을 수 있다. 또한, 다른 실시예에서, 0.9μm Ra를 초과하는 표면 조도가 고려된다. 래핑은 공칭 0.8μm Ra 표면 조도를 제공할 수 있고, 특정 연마 기술이 특별한 연마 기술로 매우 낮은 표면 조도(몇몇의 경우에 약 0.05 μm Ra를 달성할 수 있다.
과잉 재료 제거 공정 완료시, 충전된 비아는 노출되고, 디스크를 통하여 전기 전도성 절연 영역을 형성한다. 일반적으로, 과잉 재료 제거 공정은 비아에 근접한 기판과 대체로 동일 평면의 레벨로 충전된 비아의 표면을 노출시킨다. 충전된 비아들 사이의 디스크의 영역이 단지 비전도성 세라믹을 포함하기 때문에, 충전된 비아는 인접 비아들로부터의 분리된 전도성 영역을 형성한다. 본 명세서에서 설명된 AVD를 제조하는 방법은 제조 시간을 매우 감소시키고, 표준 캐스트 방법으로부터 획득된 생산량에 비해 최고 약 95%까지 생산량을 증가시킨다.
도 7은 그 위에 상호연결부를 구비한 본 발명에 따라 제조된 비아 디스크의 일부를 도시한다. 도 8은 도 7의 비아 디스크를 통한 대표 단면을 도시한다. 비아 디스크(300)는 상부 표면(302) 및 바닥 표면(304)을 구비한다. 디스크(300)는 상부 표면(302)과 바닥 표면(304) 사이에서 연장되는 복수의 비아들(306)에 의해 관통된다. 전기 전도성 패드(308) 또는 트레이스(trace)는 비아(306)의 말단 표면 상에 위치할 수 있다. 하나 이상의 전기 전도성 상호연결부(308)(예컨대, 알루미늄, 구리 또는 다른 전도성 재료로 제조된)는 상부 표면(302) 또는 바닥 표면(304)상에 존재할 수 있다. 업계에 공지되어 있는 하나 이상의 점착층, 시드층(seed layer) 및 다른 층(미도시)이 또한 전도성 상호연결부를 탑재하기 전에 요구되거나 필요하기 때문에 포함될 수 있다. 일 실시예에서, 배선 패턴은 패턴을 규정하기 위해 포토리소그래피(photolithography)와 같은 표준 반도체 제조 기술을 사용하고, 전도성 재료로 개구를 충전하기 위해 전기도금하여 형성된다. 대안적으로, 물리적 증기 증착은 전도성 재료를 증착시키기 위하여 활용될 수 있고, 포토리소그래피 및 습식 케미컬 또는 플라즈마 에칭이 전도성 재료를 패턴화하는데 사용될 수 있다.
이러한 상호연결부(308)는 (308a로 도시된 바와 같이) 하나의 비아를 제2 비아에 연결시킬 수 있거나, 하나의 비아로부터 패드(308)를 접촉시키는 테스트 프로브(310)와 같은 다른 전기 전도성 상호연결부 재료에 연결시킬 수 있다. 비아 디스크(300)는 또한 연결부가 이용되지 않는 경우, 접촉 패드를 구비하지 않은 충전된 비아(306)를 포함할 수 있다. 팬-인(fan-in) 및 팬-아웃 라우팅(fan-out routing)과 같은, 공지되어 있는 상호연결 라우팅 공정이 본 발명에 따라 제조된 비아 디스크 상에서 활용될 수 있다. 또한, 전기적 상호연결부는 기판 상에서 직접 또는 박막 또는 후막 필름 기술을 이용하여 라우팅될 수 있다. 이후, 마감 처리된 AVD는 스페이스 트랜스포머(space transformer)와 프로브 카드로, 공지된 공정에 의해, 조립될 수 있다.
예시
Ø100mm AVD가 본 발명의 교시에 따라 제조되었으며, 특히, 천공된 세라믹 디스크는 몰드에 위치되고, 약 700℃로 가열되며 대략 30분 동안 약 1000psi의 압력으로 A356.2 알루미늄 합금 용침재로 가압되었다. 몰드는 주위 온도에 도달할 때까지 주위 압력으로 냉각되었다. 과잉 재료를 제거하는 공정 이후, 다양한 시험이 AVD의 성능 특성을 결정하기 위해 수행되었다. 이러한 시험의 결과는 아래 기술된다.
비아가 신호 경로의 일부를 형성한 이후, 비아가 저 저항값을 나타내는 것이 바람직하다. 충전된 비아의 저항을 시험하기 위해, 5개의 비아가 준비 샘플 상의 다양한 위치에서의 측정을 위해 선택되었다. 저항은 1볼트와 5 볼트 모두에서 측정되었다. 결과는 아래 표 1에 도시되었다.
Figure pct00001
표 1 : 비아 저항 시험 결과
비아를 통한 전기 저항은 1.25mohm보다 크지 않게 측정되었으며 이는 본 적용예에 있어서 양호하다. 시험된 알루미늄 비아의 저항성은 유사 텅스텐 비아의 대략 10분의 일 정도다.
인접한 알루미늄 비아들 사이에 절연 저항(isolation resistance)도 또한 측정되었다. 이 데이터는 다양한 전기 신호가 다양한 비아를 통과할 것이기 때문에 중요하다. 따라서, 이러한 비아는 전기적으로 서로 절연되어야 한다. 불완전 절연은 데이터 라인(data line) 상에 노이즈(noise)를 생성할 수 있거나, 신호가 단락되도록(shorted out) 야기할 수 있다. 시험은 아래 기술된 것처럼 다수의 비아 상에서 수행되었다. 절연 누출(isolation leakage) 측정을 위해 선택된 5개의 제1 비아 위치는 기판 샘플을 가로질러 분포되었다. 소량의 알루미늄 자국(smearing)이 현미경으로 보일 수 있기 때문에 제6 비아 위치가 선택되었다. 이 자국은 비아로부터 인근 세라믹 표면 영역으로 연성 알루미늄 재료를 재분배하는 연마 공정의 표식일 수 있다. 이는 이 공정을 최적화시키거나 소량의 알루미늄을 에칭하는 후연마 세척(post-polishing clean)을 구현시킴으로써 방지될 수 있다.
Figure pct00002
표 2 : 비아 대 비아 절연 시험 결과, 부분 1
또한, 절연 저항은 AVD의 두번째 부분 상에서 측정되었다. 이 경우에, 3개의 비아가 샘플편을 가로질러 분산되게 선택되었으며, 중심 비아와 8개의 인접 비아 사이에서 누설 전류가 측정되었다. 결과가 아래의 표 3에 있다.
Figure pct00003
표 3 : 비아 대 비아 절연 시험 결과, 부분 2
두 표에서 볼 수 있는 바와 같이, 비아 대 비아 절연 저항은 인접한 비아들 사이에서 우수한 전기 절연을 나타내는, 매우 큰 측정값인 기가-옴(giga-ohm) 값이다. 모든 비아들 사이의 추가적 측정은 전체 AVD를 위한 충분한 절연을 보장하기 위해 수행될 수 있다. 이러한 시험은 자동화된 장비의 사용을 수반할 수 있다.
또한, 표면 조도도 고려사항이다. AVD 제조 공정의 후속 단계에서, 결합 패드 및 상호연결부는 디스크의 일 면 또는 양 면 상에 존재할 수 있다. 거친 디스크 표면은 상호연결부와 패드의 치수를 제어하는 어려움을 증가시킨다. 최적화된 연마 공정은 디스크가 바람직한 조도를 달성하게 한다. 표면 조도는 샘플의 중심 부근의 2개의 개별 위치에서 측정되었고, 0.11μm(4.4μin)와 0.15μm(6μin)에서 Ra값을 가지는, 랩핑되고 연마되는 알루미나와 일치한다. 이러한 수는 더 많은 연마 공정 및 더 적은 침투 공정을 반영하지만, 이는 본 발명에 따라 제조된 AVD가 종래의 디스크와 유사한 조도로 연마될 수 있음을 설명한다.
연마 이후, 또한, 비아의 상부 노출 표면이 기판의 상부 표면과 대체로 동일한 것을 보장하기 위하여 시험이 수행되었다. 표면측정계는 연마 이후 세라믹 표면 하부의 알루미늄 플러그의 리세스된 깊이를 시험하는데 사용되었다. 이 도구는 기판을 넘어 이동하는 다이아몬드 팁을 이용하면서, 팁이 기판, 이후 비아를 접촉할 때 수직 변위를 기록한다. 리세스, 또는 "단차부"가 클수록, 기판의 표면과 비아의 표면 사이의 차이가 더 커진다. 더 높은 단차부는 비아를 구비한 세라믹 표면 상에 연속 금속 트레이스를 놓는 능력에 악영향을 미칠 수 있다. 단차부가 너무 높으면, 예를 들면, 약 5-10μm보다 큰, 세라믹 상의 금속 트레이스는 리세스된 비아로부터 연결해제될 수 있었다. 이러한 시험이 아래 포함된다.
Figure pct00004
표 4 : 조도 및 단면 치수를 위해 측정된 비아
표면 평탄도와 평행성(즉, 기판의 상부면과 바닥면 사이의 상대 변형)은 프로브 카드 적용예에 중요하다. 프로브 카드의 준비 동안, 핀은 시험 동안 웨이퍼를 반도체 소자와 접촉시키도록 배열된다. 그러나, 이러한 핀은 z축에서 순응도(compliance)를 제한했다. 불완전한 평탄도와 평행성은 적절한 작동에 악영향을 초래할 수 있는, 모든 핀이 반도체 소자의 모든 고려되는 패드와 접촉하는 것을 방지할 수 있다.
평탄성은 디스크의 두 수직 차원을 가로질러 모두 측정되었다. 80.11μm/68mm(1.18mil/인치)와 11.47μm/36mm(0.32mil/인치)가 측정되었다. 프로브 카드 제조에 있어서, z-방향에서의 핀의 순응도가 소수 밀리리터(mil)로 일반적으로 제한되기 때문에, 약 1-2밀리리터의 평탄도가 대체로 바람직하다. 또한, 평탄도는 결합 패드와의 접촉을 보장하는 것이 바람직하다.
이러한 샘플을 위해, 평행성은 1.35밀리리터에서 측정되었다. 이 측정은 기판이 내부에 머물러야만 하는 윈도우(상부와 하부가 평행한 판들)를 제공하는 것에 기초한다. 평행성 측정의 결과는 아래 표 5에 있다.
Figure pct00005
표 5 : 기판 평행성
프로브 팁이 충전된 금속 비아로부터 약 25μm 내에 위치될 때, 저항 판독이 실패한다(약 1 옴 내지 완전 개방 접촉). 이후, 프로브가 비아 상에서 중심에 놓여 재시험되면, 값이 저저항 값으로 다시 떨어져서, 금속/세라믹 인터페이스에서, 구멍의 에지에 근접한 고 저항성 환형부(annulus)가 있는 것을 나타낸다. 이 고 저항성 환형부가 용융 금속과 세라믹 디스크 사이의 금속 결합 반응에 기인한다는 것이 결정되었다. 용융 알루미늄이 알루미늄 산화 화합물을 형성하면서, 알루미나 기판과 반응함을 알 수 있다. 이 알루미늄 산화 화합물은 그라인딩, 래핑 및 연마 공정 동안 디스크의 표면으로부터 제거되지만, 알루미나 기판과 알루미늄 비아 사이에 환형층으로 남게된다. 이러한 결합 반응은, 표면 층 금속 제거 동안 금속 이형(pull-out)의 가능성을 감소시키면서, 세라믹 디스크 내 금속 비아의 유지력(retention strength)을 증가시키기 때문에, 바람직하다. 또한, 이러한 반응층 없이, 알루미나와 알루미늄 사이의 열 팽창 부정합 계수는 알루미나 기판에 비해 알루미늄의 더 높은 수축율 때문에, 알루미늄 플러그가 냉각시 기판으로부터 떨어지도록 야기할 수 있다.
환형부가 전체 비아 영역 중 작은 영역, 약 25μm 두께만을 나타내기 때문에, 고 저항성 환형부는 비아의 전도성에 대해 악영향을 미치는 것으로 보이지 않는다. 매우 작은 직경의 비아에서, 비전도성 또는 낮은 전도성 층이 비아의 전체 직경을 통하여 확장할 수 있다는 것이 이론상으로 가능하다. 그러나, 레이저 드릴링의 제한이 비아의 크기에 가해지는 가장 공통된 제한이며, 비전도성 환형부의 형성으로 인한 제한은 달성가능한 비아 직경 및 피치 패턴이 주어진 이러한 디스크에 대한 상업적 적용 분야에 심각한 문제를 야기시킬 것으로 예상되지 않는 것으로 보인다. 비전도성 환형부의 조성이 알루미늄에 근접한 매우 낮은 산소량으로부터 알루미나 기판에 근접한 알루미나 화학량까지 변화할 수 있다는 것이 예상된다. 비아들 사이의 매우 작은 간격, 즉, 25㎛이하인 경우에, 이러한 고 저항성 환형부가 인접한 비아들 사이의 전기 절연성을 절충할 수 있다는 것이 이론상으로 가능하다. 이는 달성가능한/바람직한 비아 직경 및 피치 패턴이 주어진, 이러한 디스크에 대한 상업적 적용 분야에 심각한 문제를 야기시킬 것으로 예상되지 않는다.
제조 공정 동안, 디스크는 뒤틀림을 겪을 수 있으며, 특정 상황 하에서, 실질적인 균열이 극도의 뒤틀림 때문에 발생할 수 있다. 디스크가 뒤틀림과 균열을 겪게 되는 이유에 관한 두가지 이론이 존재한다. 첫째로, 뒤틀림과 균열은 AVD 디스크의 양 측면 상의 고형화된 알루미늄의 두께 차이의 결과일 수 있다. 용융 알루미늄이 디스크 주위로 퍼져 비아에 침투될 때, 더 많은 알루미늄이 디스크의 일 측면 상에 존재할 수도 있다. 알루미늄이 냉각됨에 따라, 두께의 차이는 디스크의 뒤틀림 또는 심지어 균열도 초래할 수 있다. 두번째 이론은 침투 이전에, 디스크의 초기 조도를 고려한다. 표면이 (현미경 레벨에서) 완전히 평활하지 않기 때문에, 디스크가 진공 하에서 침투를 겪는 동안 알루미늄이 디스크의 표면의 극미세 균열에 침투하는 것이 가능하다. 후속 가압 및 알루미늄의 경화 동안, 표면 균열에 침입한 알루미늄은 디스크에서 왜곡력(distorting force)(또는, 극단적인 경우, 균열)을 초래하면서, 이러한 균열 상에 압력을 가한다. 이러한 잠재적인 문제점을 다루기 위해, 몰드 설계는 디스크의 양측 상의 간극 공간들을 최소화시키고 동일하게 하기 위해 개선될 수 있다. 두번째 접근은 액체 알루미늄이 가압 이전에, 몰드의 양측을 완전히 침입하는 것을 보장하기 위하여 총 침투 시간을 증가시키는 것이다.
본 명세서에서 본 발명의 예시적이며 양호한 실시예가 설명되었지만, 본 발명의 다른 변형예도 본 명세서의 교시로부터 당업자에게 명백하게 될 것이다. 본 명세서에서 기술된 제조 및 구조의 특정 방법은 기본적으로 예시적이며, 제한하려는 것이 아니다. 따라서, 본 발명의 정신과 범위 내에 포함되는 이러한 모든 변형예들은 첨부되는 청구항에 속하는 것이 바람직하다. 따라서, 다음의 청구항에서 규정되고 구별되는 본 발명은 특허증에 의해 보장받는 것이 바람직하다.
청구항은 다음과 같다.

Claims (31)

  1. 적어도 2개의 비아가 관통 형성되는 대체로 비다공성 재료를 포함하는 기판을 제공하는 단계와,
    전기 전도성 재료를 제공하는 단계 및,
    상승된 압력과 온도의 조건 하에서 기판의 적어도 하나의 표면을 전기 전도성 재료에 노출시키는 단계를 포함하고,
    상기 노출시키는 단계는 적어도 2개의 비아를 충분히 충전시키도록 전기 전도성 재료가 용융 상태로 유동하게 하여, 기판을 통해 적어도 2개의 전기 전도성 절연 영역을 형성하는
    비아 디스크 제조 방법.
  2. 제1항에 있어서, 기판은 알루미나를 포함하고 비아는 레이저 드릴링, 워터젯 드릴링 및 기계식 드릴링 중 적어도 하나에 의해 형성되는
    비아 디스크 제조 방법.
  3. 제1항에 있어서, 기판은 파이렉스를 포함하는
    비아 디스크 제조 방법.
  4. 제1항에 있어서, 전기 전도성 재료는 알루미늄, 알루미늄 합금, 금, 은, 구리 및 구리 합금으로 구성되는 그룹으로부터 선택되는
    비아 디스크 제조 방법.
  5. 제1항에 있어서, 가열 및 가압 이전에 기판과 전기 전도성 재료를 몰드에 위치시키는 단계를 더 포함하는
    비아 디스크 제조 방법.
  6. 제5항에 있어서, 몰드는 그래파이트를 포함하는
    비아 디스크 제조 방법.
  7. 제1항에 있어서, 상기 노출시키는 단계는 전기 전도성 재료를 먼저 가열하고 이후 가압하는 단계를 포함하는
    비아 디스크 제조 방법.
  8. 제1항에 있어서, 적어도 2개의 비아들 사이의 기판 표면으로부터 전기 전도성 재료를 제거하는 단계를 더 포함하는
    비아 디스크 제조 방법.
  9. 제8항에 있어서, 상기 제거하는 단계는 그라인딩, 래핑, 연마, 에칭 및 이들의 조합으로 구성된 그룹으로부터 선택되는
    비아 디스크 제조 방법.
  10. 제8항에 있어서, 전기 전도성 재료를 기판의 표면으로부터 제거하는 단계는 비아 부근의 기판 표면과 대체로 동일 평면 상에 있는 비아 내의 전도성 재료의 노출된 표면을 남기는
    비아 디스크 제조 방법.
  11. 제8항에 있어서, 적어도 하나의 비아에 전기 접속되는 결합 패드를 제공하는 단계를 더 포함하는
    비아 디스크 제조 방법.
  12. 제8항에 있어서, 예정된 패턴으로 기판의 일 측부 상에 전도성 금속 상호연결부의 일 층을 제공하는 단계를 더 포함하는
    비아 디스크 제조 방법.
  13. 제1항의 방법에 따라 제조된 비아 디스크를 포함하는 프로브 카드.
  14. 제1항의 방법에 따라 제조된 비아 디스크를 포함하는 스페이스 트랜스포머.
  15. 대체로 비다공성 재료를 포함하고 적어도 2개의 비아가 관통 형성되는 기판 및,
    각각의 비아에 배치되는 전기 전도성 재료를 포함하는 비아 디스크이며,
    상승된 압력과 온도의 조건 하에서 전기 전도성 재료가 용융 상태로 비아 내로 유동함으로써, 전기 전도성 재료가 적어도 2개의 비아를 대체로 충전시켜, 기판을 통해 적어도 2개의 전기 전도성 절연 영역을 형성하는
    비아 디스크.
  16. 제15항에 있어서, 기판은 알루미나를 포함하고 비아는 레이저 드릴링, 워터젯 드릴링 및 기계식 드릴링 중 적어도 하나에 의해 형성되는
    비아 디스크.
  17. 제15항에 있어서, 기판은 파이렉스를 포함하는
    비아 디스크.
  18. 제15항에 있어서, 전기 전도성 재료는 알루미늄, 알루미늄 합금, 금, 은, 구리 및 구리 합금으로 구성되는 그룹으로부터 선택되는
    비아 디스크.
  19. 제15항에 있어서, 적어도 2개의 비아들 사이의 기판 표면은 전기 전도성 재료가 없는 것을 특징으로 하는
    비아 디스크.
  20. 제19항에 있어서, 적어도 2개의 비아들 내에 전도성 재료의 노출된 표면이 적어도 2개의 비아들 사이의 기판 표면과 대체로 동일 평면 상에 있는
    비아 디스크.
  21. 제15항에 있어서, 100mm, 150mm, 200mm, 300mm 및 450mm로 구성되는 그룹으로부터 선택되는 공칭 직경을 갖는
    비아 디스크.
  22. 제15항에 있어서, 약 0.5mm 내지 약 5mm의 공칭 두께를 가지는
    비아 디스크.
  23. 제15항에 있어서, 비아 디스크는 최고 약 0.8 마이크로미터까지의 표면 조도(Ra)를 가지는
    비아 디스크.
  24. 제15항에 있어서, 적어도 2개의 비아는 최고 약 0.25mm까지의 공칭 직경을 갖는
    비아 디스크.
  25. 제15항에 있어서, 적어도 2개의 비아는 약 1000:1까지의 길이 대 직경 종횡비를 갖는
    비아 디스크.
  26. 제15항에 있어서, 최고 약 5mm까지의 비아 대 비아 간격을 가진 대칭 배열로 배치되는 복수의 전기 전도성 비아를 더 포함하는
    비아 디스크.
  27. 제15항에 있어서, 적어도 하나의 비아에 전기 접속되는 결합 패드를 더 포함하는
    비아 디스크.
  28. 제15항에 있어서, 예정된 패턴으로 기판의 일 측부 상에 배치되는 전도성 금속 상호연결부의 일 층을 더 포함하는
    비아 디스크.
  29. 제15항에 있어서, 적어도 하나의 비아에 배치되는 전기 전도성 재료는 기판 부근의 감소된 전도성 영역을 나타내는
    비아 디스크.
  30. 제14항의 비아 디스크를 포함하는 프로브 카드.
  31. 제14항의 비아 디스크를 포함하는 스페이스 트랜스포머.
KR1020107019122A 2008-01-30 2009-01-30 비아 디스크 제조를 위한 방법 및 장치 KR20100126714A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US2470808P 2008-01-30 2008-01-30
US61/024,708 2008-01-30

Publications (1)

Publication Number Publication Date
KR20100126714A true KR20100126714A (ko) 2010-12-02

Family

ID=40674076

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107019122A KR20100126714A (ko) 2008-01-30 2009-01-30 비아 디스크 제조를 위한 방법 및 장치

Country Status (5)

Country Link
US (1) US8242382B2 (ko)
EP (1) EP2238612B1 (ko)
JP (1) JP2011517365A (ko)
KR (1) KR20100126714A (ko)
WO (1) WO2009097489A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496211B2 (en) * 2012-11-21 2016-11-15 Intel Corporation Logic die and other components embedded in build-up layers
US9609749B2 (en) * 2014-11-14 2017-03-28 Mediatek Inc. Printed circuit board having power/ground ball pad array
WO2018063292A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Data storage system using wafer-level packaging
WO2021158241A1 (en) * 2020-02-07 2021-08-12 Innovent Technologies, Llc Method and apparatus for the manufacture of silicon via substrate
US20220013446A1 (en) 2020-07-07 2022-01-13 Menlo Microsystems, Inc. High Temperature Barrier Film For Molten Wafer Infusion

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3852877A (en) 1969-08-06 1974-12-10 Ibm Multilayer circuits
US4828008A (en) 1987-05-13 1989-05-09 Lanxide Technology Company, Lp Metal matrix composites
US5011725A (en) 1987-05-22 1991-04-30 Ceramics Process Systems Corp. Substrates with dense metal vias produced as co-sintered and porous back-filled vias
US4861641A (en) 1987-05-22 1989-08-29 Ceramics Process Systems Corporation Substrates with dense metal vias
US4828808A (en) 1987-09-02 1989-05-09 The United States Of America As Represented By The United States Department Of Energy Apparatus for silicon web growth of higher output and improved growth stability
US4942076A (en) 1988-11-03 1990-07-17 Micro Substrates, Inc. Ceramic substrate with metal filled via holes for hybrid microcircuits and method of making the same
US5111871B1 (en) 1989-03-17 1993-12-28 J. Cook Arnold Method of vacuum casting
US5046238A (en) 1990-03-15 1991-09-10 Rogers Corporation Method of manufacturing a multilayer circuit board
US5071359A (en) 1990-04-27 1991-12-10 Rogers Corporation Array connector
US5111870A (en) 1990-10-11 1992-05-12 Pcast Equipment Corporation Top fill casting
US5287619A (en) 1992-03-09 1994-02-22 Rogers Corporation Method of manufacture multichip module substrate
US5440805A (en) 1992-03-09 1995-08-15 Rogers Corporation Method of manufacturing a multilayer circuit
US5340947A (en) 1992-06-22 1994-08-23 Cirqon Technologies Corporation Ceramic substrates with highly conductive metal vias
US5329695A (en) 1992-09-01 1994-07-19 Rogers Corporation Method of manufacturing a multilayer circuit board
JPH06325322A (ja) * 1993-03-16 1994-11-25 Sharp Corp 薄膜磁気ヘッドおよびその製造方法
US5285570A (en) 1993-04-28 1994-02-15 Stratedge Corporation Process for fabricating microwave and millimeter wave stripline filters
US5322109A (en) 1993-05-10 1994-06-21 Massachusetts Institute Of Technology, A Massachusetts Corp. Method for pressure infiltration casting using a vent tube
US5707575A (en) 1994-07-28 1998-01-13 Micro Substrates Corporation Method for filling vias in ceramic substrates with composite metallic paste
US6050829A (en) 1996-08-28 2000-04-18 Formfactor, Inc. Making discrete power connections to a space transformer of a probe card assembly
US6101846A (en) * 1997-02-06 2000-08-15 Micron Technology, Inc. Differential pressure process for fabricating a flat-panel display face plate with integral spacer support structures
JPH11160356A (ja) 1997-11-25 1999-06-18 Matsushita Electric Ind Co Ltd ウェハ一括型測定検査用プローブカードおよびセラミック多層配線基板ならびにそれらの製造方法
US6114240A (en) 1997-12-18 2000-09-05 Micron Technology, Inc. Method for fabricating semiconductor components using focused laser beam
US6620731B1 (en) 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
US6148899A (en) 1998-01-29 2000-11-21 Metal Matrix Cast Composites, Inc. Methods of high throughput pressure infiltration casting
US6583058B1 (en) 1998-06-05 2003-06-24 Texas Instruments Incorporated Solid hermetic via and bump fabrication
US6812718B1 (en) 1999-05-27 2004-11-02 Nanonexus, Inc. Massively parallel interface for electronic circuits
US6355340B1 (en) 1999-08-20 2002-03-12 M Cubed Technologies, Inc. Low expansion metal matrix composites
US7244034B1 (en) 1999-08-20 2007-07-17 M Cubed Technologies, Inc. Low CTE metal-ceramic composite articles, and methods for making same
US7169465B1 (en) 1999-08-20 2007-01-30 Karandikar Prashant G Low expansion metal-ceramic composite bodies, and methods for making same
WO2002009169A1 (fr) 2000-07-25 2002-01-31 Ibiden Co., Ltd. Dispositif d'inspection et carte sonde
JP2002203942A (ja) * 2000-12-28 2002-07-19 Fuji Electric Co Ltd パワー半導体モジュール
US6498381B2 (en) 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
US20030146019A1 (en) * 2001-11-22 2003-08-07 Hiroyuki Hirai Board and ink used for forming conductive pattern, and method using thereof
JP4270792B2 (ja) * 2002-01-23 2009-06-03 富士通株式会社 導電性材料及びビアホールの充填方法
TW565529B (en) 2002-01-24 2003-12-11 Scs Hightech Inc Probe card and method for testing the proceed function or speed of electronic devices
US6624003B1 (en) 2002-02-06 2003-09-23 Teravicta Technologies, Inc. Integrated MEMS device and package
US20030150640A1 (en) * 2002-02-14 2003-08-14 Crippen Warren Stuart Silicon space transformer and method of manufacturing same
JP4057399B2 (ja) * 2002-11-07 2008-03-05 株式会社フジクラ 微細孔への金属充填方法
US6852627B2 (en) 2003-03-05 2005-02-08 Micron Technology, Inc. Conductive through wafer vias
US6946859B2 (en) * 2003-03-12 2005-09-20 Celerity Research, Inc. Probe structures using clamped substrates with compliant interconnectors
KR100523745B1 (ko) 2003-03-24 2005-10-25 주식회사 유니테스트 전자소자 검사용 마이크로 프로브 및 그 제조 방법
US7345350B2 (en) 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
US7131565B2 (en) * 2003-11-25 2006-11-07 International Business Machines Corporation Feed devices and methods for injection molded solder systems
MY148655A (en) * 2003-11-27 2013-05-15 Fuji Photo Film Co Ltd Metal pattern forming method, metal pattern obtained by the same, printed wiring board, conductive film forming method, and conductive film obtained by the same
US7276787B2 (en) 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same

Also Published As

Publication number Publication date
JP2011517365A (ja) 2011-06-02
WO2009097489A1 (en) 2009-08-06
US8242382B2 (en) 2012-08-14
US20090188707A1 (en) 2009-07-30
EP2238612B1 (en) 2013-03-13
EP2238612A1 (en) 2010-10-13

Similar Documents

Publication Publication Date Title
US4954313A (en) Method and apparatus for filling high density vias
US4753694A (en) Process for forming multilayered ceramic substrate having solid metal conductors
CN110678434B (zh) 多层陶瓷基板及其制造方法
TWI522622B (zh) 用於微電子接觸器總成之探針頭及其形成方法
US4879156A (en) Multilayered ceramic substrate having solid non-porous metal conductors
EP1435658B1 (en) Substrates and method for producing the same
US9006028B2 (en) Methods for forming ceramic substrates with via studs
KR101555379B1 (ko) 전기검사용 기판 및 그 제조방법
EP2238612B1 (en) Method and apparatus for manufacture of via disk
US6020750A (en) Wafer test and burn-in platform using ceramic tile supports
JP2013083620A (ja) プローブカード及びその製造方法
US20170338127A1 (en) Methods for Forming Ceramic Substrates with Via Studs
JP5145089B2 (ja) 電気特性測定用配線基板、及び電気特性測定用配線基板の製造方法
JP6835540B2 (ja) セラミック配線基板、プローブ基板およびプローブカード
JP2008071843A (ja) 多層セラミック基板及びその製造方法
JP4789675B2 (ja) 貫通孔を有する配線基板、その製造方法、ならびに該配線基板を有するプローブカード。
JP2015025812A (ja) 半導体素子検査用基板
WO2010030962A2 (en) Structures and methods for wafer packages, and probes
JP7093227B2 (ja) セラミック配線基板、プローブ基板およびプローブカード
JP2004165291A (ja) ビアホール付きセラミック基板及びその製造方法
JP2008241594A (ja) プローブカード・アセンブリ用基板およびそれを用いたプローブカード
JPH06196863A (ja) 多層セラミック配線基板及びその製造方法
JP2005322812A (ja) 複数のピンの支持構造、複数のピンを有する治具、打ち抜き金型、配線基板の製造方法
JPH05315751A (ja) 多層セラミック回路基板の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid