TWI587495B - 關於電容感器（ｃａｐｄｕｃｔｏｒ）組合之技術與組態 - Google Patents

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麥可 希爾
喀拉達 瑞達克里斯能
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Description

關於電容感器(capductor)組合之技術與組態
本發明揭示的實施例通常相關於積體電路的領域，且更明確地相關於與電容感器組合關聯的技術及組態。
積集電壓調整器(IVR)可需要電感器及電容器二者以正確地進行電壓調整工作。在本技術的目前狀態下，電壓調整器的電感器及電容器可競爭相同的封裝基板空間。因此，可需要在電感器及電容器二者上妥協。例如，在本技術的目前狀態下，為產生可用於電容器的空間，可將電感器的覆蓋區縮減，同時可將電容器的數量限制成保持足夠用於電感器的空間。由於此等妥協，IVR效率、可靠性、或瞬間回應可被影響。
本文提供的先前技術描述通常用於呈現本揭示發明的背景。除非本文另外指明，於此部分描述的該等教示不係此申請案中之申請專利範圍的先前技術，也不藉由包括在此部分中而被承認為係先前技術。
100‧‧‧積體電路(IC)組合
102‧‧‧晶粒
104、812‧‧‧封裝基板
106‧‧‧晶粒互連結構
108‧‧‧晶粒焊墊
110‧‧‧觸點
112‧‧‧焊球
114、302、304‧‧‧焊墊
116‧‧‧電路板
118‧‧‧插塊
120、620、A-L‧‧‧電感器
122‧‧‧基板
124、216、614、M-O‧‧‧電容器
210、615‧‧‧晶圓
212‧‧‧圖案
214‧‧‧側
218、612‧‧‧電容感器組合
306、308‧‧‧電終端
400‧‧‧處理流程
500‧‧‧製程
600‧‧‧封裝組合
602‧‧‧金屬層
604‧‧‧電絕緣層
606‧‧‧穿孔
608‧‧‧載體
610‧‧‧開口
616、618‧‧‧終端
622‧‧‧密封材料
624‧‧‧增層
626‧‧‧絕緣層
628、634、640、642‧‧‧金屬特徵
630、632、636、638‧‧‧電佈線特徵
700‧‧‧組合處理
800‧‧‧計算裝置
802‧‧‧主機板
804‧‧‧處理器
806‧‧‧通訊晶片
808‧‧‧動態隨機存取記憶體(DRAM)
810‧‧‧唯讀記憶體(ROM)
實施例將藉由結合隨附圖式的以下詳細描述而輕易地理解。為協助此描述，相似參考數字指定相似的結構元件。實施例係經由例示方式而非限制方式在隨附圖式的圖中說明。
圖1根據本揭示發明的各種實施例示意地描繪範例積體電路(IC)組合的橫剖面側視圖。
圖2係電容感器的組合處理之各種視圖的說明代表。
圖3係根據本揭示發明之各種實施例經由描畫於圖2中的處理產生之電容感器組合的說明視圖。
圖4係根據本揭示發明的各種實施例之範例電容感器組合處理的說明流程圖。
圖5係根據本揭示發明的各種實施例之用於產生具有嵌入於其中的電容感器組合之封裝基板的製程的說明流程圖。
圖6根據本揭示發明的各種實施例提供說明圖5之封裝基板製程中的階段之經選擇操作的橫剖面視圖。
圖7係根據本揭示發明的實施例使用封裝基板之組合處理的說明流程圖。
圖8根據本揭示發明的各種實施例示意地描繪包括具有電容感器組合之封裝基板的計算裝置。
【發明內容及實施方式】
本揭示發明的實施例描述與電容感器組合關聯的技術 及組態，其可係具有積集電容器及電感器的積體電路(IC)組合。在以下描述中，說明實作的各種樣態將使用為熟悉本技術的人士常使用的術語描述，以將申請者工作的實質內容表達給熟悉本技術的人士。然而，本揭示發明的實施例可僅使用部分已描述的樣態實踐對熟悉本技術的人士將係明顯的。為了解釋，陳述特定數字、材料、及組態以提供對說明實作的徹底瞭解。然而，可不使用該等具體細節實踐本揭示發明的實施例對熟悉本發明之人士將係明顯的。在其他實例中，省略或簡化已為人熟知的特性，以不混淆該等說明實作。
在以下實施方式中，參考形成本文之一部分的隨附圖式，其中相似數字通篇指定相似部分，並經由將本揭示發明之主題內容實踐於其中的說明實施例的方式顯示於其中。待理解可使用其他實施例並可產生結構或邏輯改變而不脫離本揭示發明的範圍。因此，下文的詳細描述並不採用限制方式，且實施例的範圍係藉由隨附的申請專利範圍及其等效範圍界定。
針對本揭示發明的目的，片語「A及/或B」的意義係(A)、(B)、或(A及B)。針對本揭示發明的目的，片語「A、B、及/或C」的意義係(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B、及C)。
本描述可使用觀點為基的描述，諸如，頂/底、內/外、及上/下等。此種描述只用於協助討論且未企圖將本文描述的實施例應用限制在任何特定定向上。
本描述可使用片語「在一實施例中」或「在實施例中」，彼等各者可指一或多個相同或不同實施例。再者，術語「包含」、「包括」、及「具有」等，如關於本揭示發明之實施例所使用的，係同義的。
術語「耦接有」連同彼等的衍生字可在本文中使用。「耦接」可意謂著下列一或多者。「耦接」可意謂著二或多個元件直接實體接觸或電性接觸。然而，「耦接」也可意謂著二或多個元件彼此間接接觸，但仍彼此合作或互動，並可意謂著一或多個其他元件耦接或連接在稱為彼此耦接的該等元件之間。術語「直接耦接」可能意謂著二或多個元件直接接觸。
在各種實施例中，片語「形成、沈積、或另外設置在第二特徵上的第一特徵」可能意謂著該第一特徵形成、沈積、或設置在該第二特徵上方，且至少部分的第一特徵可能與至少部分的第二特徵直接接觸(例如，直接實體及/或電接觸)或間接接觸(例如，在第一特徵及第二特徵之間具有一或多個其他特徵)。
如本文所使用的，術語「模組」可指執行一或多個軟體或韌體程式的特定應用積體電路(ASIC)、電子電路、系統單晶片(SoC)、處理器(共享、專用、或成組)及/或記憶體(共享、專用、或成組)、組合邏輯電路、及/或提供所描述功能之其他合適組件的一部分，或包括彼等。
圖1示意地描繪範例積體電路(IC)組合100的橫剖面側視圖。如所能看到的，在部分實施例中，IC組合100 可包括與封裝基板104電性及/或實體耦接的一或多顆晶粒(例如，IC晶粒102)。如所能看到的，封裝基板104可更與電路板116電耦接。
晶粒102可根據各式各樣的合適組態，如所描畫的，包括覆晶組態，或其他組態，諸如，嵌入在封裝基板104中或以焊線配置組態，附接至封裝基板104。在覆晶組態中，晶粒102可經由晶粒互連結構106，諸如，凸塊、柱、或也可將晶粒102與封裝基板104電耦接的其他合適結構，附接至封裝基板104的表面。
在部分實施例中，晶粒102可代表從半導體材料製造的分離晶片或可係、可包括處理器、記憶體、或ASIC，或可係彼等的一部分。在部分實施例中，電絕緣材料，諸如，成型化合物或底膠材料(未圖示)可部分地密封晶粒102及/或互連結構106的一部分。晶粒互連結構106可組態成在晶粒102及封裝基板104之間路由電信號。
封裝基板104可包括組態成將電信號路由至晶粒102或路由來自其之電信號的電佈線特徵。電佈線特徵可包括，例如，設置在封裝基板104之一或多個表面上的軌，及/或內部佈線特徵，諸如，溝槽、穿孔、或其他互連結構，以通過封裝基板104路由電信號。例如，在部分實施例中，封裝基板104可包括組態成接收晶粒互連結構106及在晶粒102及封裝基板104之間路由電信號的電佈線特徵(諸如，晶粒焊墊108)。在實施例中，封裝基板104可包括積集於其中的一或多個電容感器組合，諸如，藉由插 塊118所描畫的。插塊118描畫具有設置在基板122的一側上之一或多個電感器120及設置在基板122的相對側上之一或多個電容器124的電容感器組合。在部分實施例中，此種電容感器組合可嵌入在具有形成於其中之電佈線特徵的許多增層中。此種實施例於下文參考圖5及6更詳細地討論。電佈線特徵可組態成在一或多個電感器120及晶粒102之間以及在一或多個電容器124及晶粒102之間路由電信號。在實施例中，電容感器模組可係積集至封裝基板104中之電壓調整器電路的一部分。電容感器組合的各種實施例於下文更詳細地討論。在部分實施例中，封裝基板104係具有核心及/或增層，諸如，味之素增層膜(ABF)基板，之以環氧樹脂為底質的層壓基板。
電路板116可係由電絕緣材料，諸如，環氧樹脂層壓板，組成的印刷電路板(PCB)。例如，電路板116可包括由材料，諸如，聚四氟乙烯、酚醛棉紙材料，諸如，阻燃劑4(FR-4)、FR-1、棉紙及環氧樹脂材料，諸如，CEM-1或CEM-3、或使用環氧樹脂預浸材料層壓在一起的玻璃織物材料組成的電絕緣層。結構(未圖示)，例如，穿孔，可通過電絕緣層形成以將晶粒102的電信號路由通過電路板116。在其他實施例中，電路板116可由其他合適材料組成。在部分實施例中，電路板116係主機板(例如，圖8之主機板802)。
封裝級互連，諸如，焊球112或觸點柵格陣列(LGA)結構可耦接至封裝基板104上的一或多個觸點(在下文中 稱為「觸點110」)及電路板116上的一或多個焊墊114以形成組態成更在封裝基板104及電路板116之間路由電信號的對應焊點。可在其他實施例中使用將封裝基板104與電路板116實體及/或電耦接的其他合適技術。
圖2係根據本揭示發明的各種實施例之電容感器組合的組合處理之各種視圖的說明代表。組合處理可在方塊202開始，其中可將複數個電感器形成在晶圓210的一側上。在其他實施例中，晶圓可設有已形成於其上的複數個電感器。晶圓可由任何合適電絕緣材料組成，諸如，矽、玻璃等。所形成的電感器可係任何種類的習知電感器，包括，但未受限於，磁芯電感器(MCI)、空氣芯電感器(ACI)、或其之任何組合。此種電感器可用與個別種類之電感器關聯的任何習知方式製造。電感器可用針對稍後單切的圖案形成，諸如，描畫於212中的圖案。
組合處理然後可前進至方塊204，其中可翻轉晶圓210以暴露晶圓210的側214。在方塊206，電容器(例如，電容器216)可形成在晶圓的側214上。此等電容器可包括，但未受限於，離散陶瓷電容器、金屬-絕緣體-金屬(MIM)電容器等，其可用任何習知方式製造。該處理然後可前進至方塊208，其中個別電容感器組合可藉由鋸或其他合適機制單切為離散晶片(例如，電容感器組合218)。此單切可跟隨水平及垂直虛線，也稱為劃片道或切割道。
圖3係根據本揭示發明的各種實施例之圖2的電容感器組合218的更詳細視圖。電容感器組合218的各電感器 可藉由形成在電容感器組合之表面中的二金屬焊墊(例如，焊墊302及焊墊304)與電容感器組合的表面電耦接。焊墊302及304可代表連接至電感器A的正及負電連接。如所能看到的，總共描畫有十二個電感器，電感器A-L；然而，將理解此電感器量僅為說明的目的而選擇且可將任何數量的電感器積集至電容感器組合218中而不脫離此揭示發明的範圍。
在電感器A-L的相對側上，可將許多電容器形成在電容感器組合218上。電容器可具有形成在電容感器組合之表面中的電終端(例如，電終端306及308)。電終端306及308可代表連接至電容器M的正及負電連接。如所能看到的，總共描畫有三個電容器，電容器M-O；然而，與電感器A-L一樣，將理解此電容器量僅為說明的目的而選擇且可將任何數量的電容器積集至電容感器組合218中而不脫離此揭示發明的範圍。
圖4係根據本揭示發明之各種實施例的電容感器組合處理之經選擇程序的說明處理流程400。處理400可在可提供晶圓的方塊402開始。例如，在實施例中，晶圓可係包括矽或玻璃晶圓之任何種類的半導體晶圓。在方塊404，可將複數個電感器形成在晶圓的第一側上。如上文討論的，電感器可係任何種類的電感器，包括，但未受限於，磁芯電感器(MCI)或空氣芯電感器(ACI)。此等電感器可經由任何習知處理形成。
在方塊406，可將電絕緣材料層形成在在方塊404形 成之複數個電感器的表面上方。電絕緣材料可係任何種類的介電材料。在方塊408，可形成將電感器與電容感器組合之表面電耦接的互連結構。在實施例中，此可包括雷射鑽孔通過電絕緣材料以露出電感器之金屬接頭的穿孔及金屬化穿孔以形成焊墊(例如，焊墊302及304)以電耦接電感器之金屬接頭與電容感器組合的表面。
在部分實施例中，在方塊410，可將黏合層形成在與晶圓的第一側相對之晶圓的第二側上。此種黏合層可係環氧樹脂黏合劑、雙面膠帶、或其他合適黏合劑。之後，在方塊412，可針對稍後的單切，將電容器定位在黏合層上以與形成在晶圓的相對側上之電感器的區塊對準。一旦電容器已定位在黏合層上，在單切之前，可允許在方塊414將黏合劑固化。藉由方塊410-414描畫的程序可應用至使用其可在將電容器應用至電容感器組合之前形成的預製造電容器，諸如，離散陶瓷電容器，之本揭示發明的實施例。在此種實施例中，貼片機或其他相似裝置可用於將電容器定位在電容感器組合上。在其他實施例中，諸如，使用金屬-絕緣體-金屬(MIM)電容器，電容器可在晶圓之第二側上的適當位置形成。在此種實施例中，方塊410-414可為用於形成MIM電容器的可應用程序所取代。該處理然後可前進至可將電容感器組合單切的方塊416。
雖然處理流程400描畫在電容器在晶圓的第二側上形成之前將電感器形成在晶圓的第一側上，將理解此僅用於說明目的。此等形成的次序並未解釋為本揭示發明的限制 且此等形成可顛倒為在形成電感器之前形成電容器而不脫離本揭示發明的範圍。在部分實施例中，此等電感器可係可藉由使用與上文討論之用於附接離散電容器的相同方法將離散電感器附接至晶圓而形成在晶圓上的離散電感器。
圖5係用於產生具有嵌入於其中之電容感器組合的封裝基板，諸如，圖1的封裝基板104，之製程500的說明流程圖。圖6根據說明實施例提供說明封裝基板製程500中的階段之經選擇操作的橫剖面視圖。結果，圖5及圖6將結合彼此描述。為協助此描述，將在圖5中實施的操作參考為在圖6中之操作間移動的箭號。另外，為不使描畫過度複雜，不係所有參考數字均描畫在圖6的每個操作中。
處理500可在可提供封裝組合(例如，圖6之已部分製造的封裝組合600，在下文中為了簡明稱為「封裝組合600」)的操作502開始。在實施例中，封裝組合600可包括許多增層。此等增層可包括複數個金屬層602。金屬層602可藉由電絕緣層604分隔。在部分實施例中，金屬層602可經由形成在絕緣層604中的穿孔(例如，穿孔606)彼此電耦接。在部分實施例中，封裝組合可與載體608耦接。載體608可係，例如，玻璃或陶瓷載體，組態成在製程期間提供扭轉剛度給封裝組合。
在操作504，可將開口610形成在封裝組合600中。例如，此種開口可使用雷射或其他合適機制形成。可將開口610形成為大至足以接受將電容感器組合放置於其中。 在操作506，電容感器組合612可放置在開口610中。電容感器組合612可包括設置在晶圓615之一側上的一或多個電容器(例如，電容器614)。在實施例中，電容器614可具有組態成將電信號路由進及路由出電容器614的終端616及618。電容感器組合612也可包括設置在晶圓615之相對側上的一或多個電感器(例如，電感器620)。
在操作508，可將密封材料622沈積至圍繞電容感器組合612的區域中。密封材料622可係任何合適的電絕緣材料，諸如，成型化合物、底膠材料、或封裝絕緣體材料。一旦密封材料622已硬化，可將載體608從封裝組合去耦接。在操作510，可形成在此處描畫為額外增層624的電容器佈線特徵以將電容器614的終端616及618與封裝組合的電佈線特徵電耦接，以將電信號路由至封裝組合的側及路由來自其的電信號。在部分實施例中，封裝組合的此種側可係封裝組合的晶粒側。
在部分實施例中，在操作512，可形成額外絕緣層626以絕緣電感器620之表面上電連接(例如，圖3的焊墊302及304)。然後可將額外金屬特徵628、634、640、及642形成在絕緣層626的表面上以將晶粒側電連接提供至封裝組合600中的電感器620及電容器614二者。如所描畫的，額外金屬特徵640及642可直接將一或多個電感器與封裝組合的晶粒側耦接，同時額外金屬特徵628及634可分別藉由電佈線特徵630/632及636/638將電容器614及封裝組合的晶粒側耦接。一或多個電感器及一或多個電 容器二者與封裝組合之晶粒側的電耦接可致能晶粒(例如，圖1的晶粒102)及一或多個電感器之間及晶粒及一或多個電容器之間的電連接。在操作512之後，封裝組合可具有在其上實施的額外增層處理以形成封裝基板(例如，圖1的封裝基板104)。在部分實施例中，操作510及操作512可平行實施。在參考封裝於上文討論的同時，上述操作或其等效實例也能針對將電容感器組合612嵌入至主機板中實行。
圖7係根據本揭示發明的各種實施例之使用具有嵌入於其中的電容感器組合之封裝基板，諸如，圖1的封裝基板104，的組合處理700的說明流程圖。此種封裝基板可參考圖5及6如上文討論地製造。
組合處理700以在預定基板連接點接收具有暴露表面修飾之封裝基板(例如，圖1之封裝基板104)的操作701開始。因此，在說明實施例中，在將晶片耦接至封裝基板之前，沒有阻焊劑存在於封裝基板的表面上且沒有焊料放置在表面修飾上。
在操作702，可用設置在晶粒連接點上的焊塊接收IC晶粒。在IC晶粒通常可係任何習知種類的同時，在特定實施例中，IC晶粒可係具有大I/O腳數的處理器，諸如，微處理器。在操作710，IC晶粒可與表面經修飾基板對準以具有與表面經修飾基板連接點對準的焊接IC晶粒連接點。然後晶粒側焊料在操作720熔接以將晶粒黏貼至基板連接點，其在操作730完成封裝。
可將本揭示發明的實施例實作在使用任何合適硬體及/或軟體的系統中，以依需要組態。圖8根據部分實施例示意地描繪包括如本文描述之晶粒的計算裝置。計算裝置800可收容板，諸如，主機板802。主機板802可包括許多組件，包括但未受限於處理器804及至少一通訊晶片806。處理器804可實體及電耦接至主機板802。在部分實作中，也可將至少一通訊晶片806實體及電耦接至主機板802。在其他實作中，通訊晶片806可係處理器804的一部分。
取決於其應用，計算裝置800可包括可能或可能不實體及電耦接至主機板802的其他組件。此等其他組件可包括，但未受限於，揮發性記憶體(例如，動態隨機存取記憶體(DRAM)808)、非揮發性記憶體(例如，唯讀記憶體(ROM)810)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋氏計數器、加速度計、迴轉儀、揚聲器、照相機、及大量儲存裝置(諸如，硬碟驅動器、光碟(CD)、及數位多樣化光碟(DVD)等)。
通訊晶片806可致能用於將資料轉移至計算裝置800或自其轉移資料的無線通訊。術語「無線」及其衍生術語可用於描述可透過非實質媒體經由使用調變電磁輻射通訊資料的電路、裝置、系統、方法、技術、通信頻道等。該 術語未暗示該等關聯裝置不包含任何線路，雖然在部分實施例中彼等可不含。通訊晶片806可實作任何數量的無線標準或協定，包括但未受限於，國際電機電子工程師學會(IEEE)標準，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16標準(例如，IEEE 802.16-2005年修正版)、長期演進技術(LTE)計劃以及任何修正、更新、及/或修訂(例如，先進LTE計劃、超行動寬頻(UMB)計劃(也稱為「3GPP2」)等)。IEEE 802.16相容的寬頻無線存取(BWA)網路有時稱為WiMAX網路，代表全球互通微波存取的首字母縮寫，其係用於通過IEEE 802.16標準之合格及互通性測試之產品的認證標記。通訊晶片806可根據全球行動通信系統(GSM)、通用封包無線電服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進HSPA(EHSPA)、或LTE網路操作。通訊晶片806可根據GSM增強數據演進(EDGE)、GSM EDGE無線電存取網路(GERAN)、通用地面無線電存取網路(UTRAN)、或演進UTRAN(E-UTRAN)操作。通訊晶片806可根據分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強無線電信(DECT)、演進資料最佳化(EV-DO)、彼等的衍生、以及指定為3G、4G、5G、及之後的任何其他無線協定操作。在其他實施例中，通訊晶片806可依據其他無線協定操作。
計算裝置800可包括複數個通信晶片806。例如，第一通信晶片806可能專用於較短範圍的無線通訊，諸如，Wi-Fi及藍牙，且第二通信晶片806可能專用於較長範圍 的無線通訊，諸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、及其他。
計算裝置800的處理器804可封裝在包括如本文描述之封裝基板812的IC組合(例如，圖1的IC組合100)中。例如，圖1的電路板116可係主機板802且處理器804可係載置在其可係如本文描述的封裝基板104之封裝基板812上的晶粒102。封裝基板812及主機板802可使用如本文所述的封裝級互連耦接在一起。術語「處理器」可指處理來自暫存器及/或記憶體之電子資料以將該電子資料轉移為可儲存在暫存器及/或記憶體中之其他電子資料的任何裝置或裝置之一部分。
通訊晶片806也可包括可封裝在包括如本文描述之封裝基板104之IC組合(例如，圖1之IC組合100)中的晶粒(例如，圖1的晶粒102)。在其他實作中，收容在計算裝置800內的其他組件(例如，記憶體裝置或其他積體電路裝置)可包括可封裝在包括如本文描述之封裝基板104之IC組合(例如，圖1之IC組合100)中的晶粒(例如，圖1之晶粒102)。
另外，計算裝置800可包括一或多個電腦可讀媒體，諸如，DRAM 808或ROM 810。此等電腦可讀媒體可具有儲存於其上的指令，當其由處理器804執行時可導致計算裝置800實施本文描述的任何處理，諸如，參考圖2於上文描述的處理。
在各種實作中，計算裝置800可係膝上型電腦、易網 機、筆記型電腦、超輕薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位視訊錄影機。在其他實作中，計算裝置800可係處理資料的任何其他電子裝置。
範例
根據各種實施例，本揭示發明描述許多範例。範例1係一種積體電路(IC)組合，包含：半導體晶圓；複數個電感器，設置在該半導體晶圓的第一側上，其中該複數個電感器至少部分地嵌入在電絕緣材料中；第一複數個互連結構，設置在該電絕緣材料的表面上，其中該複數個互連結構電耦接至該複數個電感器並組態成電耦接該複數個電感器至晶粒；複數個電容器，設置在該晶圓的第二側上，該晶圓的該第二側設置成與該晶圓的該第一側相對，其中該複數個電容器與組態成將該複數電容器與該晶粒電耦接的第二複數個互連結構電耦接。
範例2可包括範例1的主題內容，其中該複數個電感器係選自下列各項所組成的群組：磁芯電感器(MCI)或空氣芯電感器(ACI)。
範例3可包括範例1的主題內容，其中該複數個電容器設置在將該等電容器與該晶圓實體地耦接的黏合層上。
範例4可包括範例3的主題內容，其中該複數個電容 器包含離散陶瓷電容器，且該第二複數個互連結構包含該等離散陶瓷電容器的金屬終端。
範例5可包括範例1的主題內容，其中該電絕緣材料係第一電絕緣材料，且其中該複數個電容器包含金屬-絕緣體-金屬(MIM)電容器，且其中該第二複數個互連結構設置在其設置在該複數個電容器上方之第二電絕緣材料的表面中。
範例6可包括範例1-5之任一者的主題內容，其中該晶粒係處理器。
範例7係一種形成模組的方法，包含：提供晶圓；形成複數個電感器在該晶圓的第一側上；沈積電絕緣材料在該複數個電感器上方以至少部分地將該等電感器嵌入在該電絕緣材料中；形成第一複數個互連結構在該電絕緣材料的表面上，其中該第一複數個互連結構電耦接至該複數個電感器，且其中該第一複數個互連結構組態成電耦接該複數個電感器至晶粒；形成複數個電容器在該晶圓的第二側上，其中該晶圓的該第二側設置成與該晶圓的該第一側相對，且其中該複數個電容器具有形成在該複數個電容器上的第二複數個互連結構以電耦接該複數個電容器至該晶粒。
範例8可包括範例7的主題內容，其中該複數個電感器係選自下列各項所組成的群組：磁芯電感器(MCI)或空氣芯電感器(ACI)。
範例9可包括第7的主題內容，其中形成該複數個電 容器在該晶圓的該第二側上更包含：沈積黏合層在該晶圓的該第二側上；及沈積該複數個電容器至該黏合層上。
範例10可包括範例9的主題內容，其中該複數個電容器係離散陶瓷電容器，且該第二複數個互連結構係該等離散陶瓷電容器的金屬終端。
範例11可包括範例7的主題內容，其中該電絕緣材料係第一電絕緣材料，且其中形成該複數個電容器在該晶圓的該第二側上更包含：形成複數個金屬-絕緣體-金屬(MIM)電容器在該晶圓的該第二側上；沈積第二電絕緣材料在該MIM電容器上方以至少部分地將該等MIM電容器嵌入在該第二電絕緣材料中；及形成該第二複數個互連結構在該第二電絕緣材料的表面中。
範例12可包括範例7-11之任一者的主題內容，其中該晶圓係半導體晶圓。
範例13可包括範例7-11之任一者的主題內容，其中該晶粒係處理器。
範例14係一種設備，包含：複數個增層，具有複數個電佈線特徵及積體電路(IC)組合嵌入於其中，其中該IC組合包括：複數個電感器，設置在半導體晶圓的第一側上並至少部分地嵌入在電絕緣材料中；第一複數個互連結構，與該複數個電感器電耦接並設置在該電絕緣材料的表面上，其中該複數個電佈線特徵的第一子集在第一複數個互連結構及該設備之側間路由電信號；及複數個電容器，設置在該晶圓的第二側上，該晶圓的該第二側設置成與該 晶圓的該第一側相對，其中該複數個電容器與第二複數個互連結構電耦接，且其中該複數個電佈線特徵的第二子集在該第二複數個互連結構及該設備之該側間路由電信號。
範例15可包括範例14的主題內容，其中該複數個電感器係選自下列各項所組成的群組：磁芯電感器(MCI)或空氣芯電感器(ACI)。
範例16可包括範例14的主題內容，其中該複數個電容器設置在將該等電容器與該晶圓實體地耦接的黏合層上。
範例17可包括範例16的主題內容，其中該複數個電容器包含離散陶瓷電容器，且該第二複數個互連結構包含該等離散陶瓷電容器的金屬終端。
範例18可包括範例14的主題內容，其中該電絕緣材料係第一電絕緣材料，且其中該複數個電容器包含金屬-絕緣體-金屬(MIM)電容器，且其中該第二複數個互連結構設置在其設置在該複數個電容器上方之第二電絕緣材料的表面中。
範例19可包括範例14-18之任一者的主題內容，其中該IC組合係積集電壓調整器的被動部分，並更包含主動電壓調整電路以調整提供至該封裝核心之晶粒側的電壓，其中該主動電壓調整電路與該IC組合電耦接。
範例20可包括範例14-18之任一者的主題內容，其中該設備係封裝組合且該設備的該側係該封裝組合的晶粒側。
範例21可包括範例14-18之任一者的主題內容，其中該設備係主機板。
範例22係一種形成封裝的方法，包含：提供封裝核心；將空洞雷射形成在該封裝核心中；將具有設置在半導體晶圓之第一側上的複數個電感器及設置在該半導體晶圓之與該第一側相對的第二側上的複數個電容器的組合沈積在該空洞中；將密封材料沈積在該組合上方以將該組合嵌入該封裝中；形成電容器佈線特徵以將該複數個電容器與該封裝核心的晶粒側電耦接；及形成電感器佈線特徵以將該複數個電感器與該封裝核心的該晶粒側電耦接。
範例23可包括範例22的主題內容，其中該複數個電感器係選自下列各項所組成的群組：磁芯電感器(MCI)或空氣芯電感器(ACI)。
範例24可包括範例22的主題內容，該複數個電容器包含離散陶瓷電容器。
各種實施例可包括上述實施例的任何合適組合，上述實施例包括上文以結合形式(及)描述之實施例的替代(或)實施例(例如，「及」可包括「及/或」)。另外，部分實施例可包括具有儲存於其上之指令的一或多個製品(例如，非暫態電腦可讀媒體)，當執行指令時，導致任何上述實施例的行動。再者，部分實施例可包括具有用於實行上述實施例的各種操作之任何合適機構的設備或系統。
針對此描述的目的，電腦可用或電腦可讀媒體能係能包含、儲存、通訊、傳播、或傳輸由指令執行系統、設 備、或裝置使用的程式或結合彼等使用之程式的任何設備。該媒體能係電子、磁性、光學、電磁、紅外線、或半導體系統(或設備或裝置)、或傳播媒體。電腦可讀媒體的範例包括半導體或固態記憶體、磁帶、可移除電腦磁碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬式磁硬、及光碟。光碟的目前包括包括光碟唯讀記憶體(CD-ROM)、可讀/寫光碟(CD-R/W)、及DVD。
已說明實作的以上描述，包括描述在發明摘要中的內容，並未企圖成為徹底揭示或將本揭示發明之實施例限制在所揭示的精確形式。在具體實作及範例係為了說明目的而於本文描述的同時，如熟悉本技術的人士將認知的，在本揭示發明的範圍內可能有各種等效修改。
可根據以上實施方式對本揭示發明的實施例產生此等修改。使用在以下申請專利範圍中的術語不應理解為將本揭示發明的各種實施例限制在揭示於本說明書及申請專利範圍中的具體實作。更確切地說，該範圍待藉由以下申請專利範圍完全地決定，其待依據申請專利範圍解釋的既定原則理解。
100‧‧‧積體電路(IC)組合
102‧‧‧晶粒
104‧‧‧封裝基板
106‧‧‧晶粒互連結構
108‧‧‧晶粒焊墊
110‧‧‧觸點
112‧‧‧焊球
114‧‧‧焊墊
116‧‧‧電路板
118‧‧‧插塊
120‧‧‧電感器
122‧‧‧基板
124‧‧‧電容器

Claims (24)

  1. 一種積體電路(IC)組合，包含：半導體晶圓；複數個電感器，設置在該半導體晶圓的第一側上，其中該複數個電感器至少部分地嵌入在電絕緣材料中；第一複數個互連結構，設置在該電絕緣材料的表面上，其中該複數個互連結構電耦接至該複數個電感器並組態成電耦接該複數個電感器至晶粒；複數個電容器，設置在該晶圓的第二側上，該晶圓的該第二側設置成與該晶圓的該第一側相對，其中該複數個電容器與組態成將該複數電容器與該晶粒電耦接的第二複數個互連結構電耦接。
  2. 如申請專利範圍第1項的IC組合，其中該複數個電感器係選自下列各項所組成的群組：磁芯電感器(MCI)或空氣芯電感器(ACI)。
  3. 如申請專利範圍第1項的IC組合，其中該複數個電容器設置在將該等電容器與該晶圓實體地耦接的黏合層上。
  4. 如申請專利範圍第3項的IC組合，其中該複數個電容器包含離散陶瓷電容器，且該第二複數個互連結構包含該等離散陶瓷電容器的金屬終端。
  5. 如申請專利範圍第1項的IC組合，其中該電絕緣材料係第一電絕緣材料，且其中該複數個電容器包含金屬-絕緣體-金屬(MIM)電容器，且其中該第二複數個互連結 構設置在其設置在該複數個電容器上方之第二電絕緣材料的表面中。
  6. 如申請專利範圍第1項的IC組合，其中該晶粒係處理器。
  7. 一種形成積體電路(IC)模組的方法，包含：提供晶圓；形成複數個電感器在該晶圓的第一側上；沈積電絕緣材料在該複數個電感器上方以至少部分地將該等電感器嵌入在該電絕緣材料中；形成第一複數個互連結構在該電絕緣材料的表面上，其中該第一複數個互連結構電耦接至該複數個電感器，且其中該第一複數個互連結構組態成電耦接該複數個電感器至晶粒；形成複數個電容器在該晶圓的第二側上，其中該晶圓的該第二側設置成與該晶圓的該第一側相對，且其中該複數個電容器具有形成在該複數個電容器上的第二複數個互連結構以電耦接該複數個電容器至該晶粒。
  8. 如申請專利範圍第7項的方法，其中該複數個電感器係選自下列各項所組成的群組：磁芯電感器(MCI)或空氣芯電感器(ACI)。
  9. 如申請專利範圍第7項的方法，其中形成該複數個電容器在該晶圓的該第二側上更包含：沈積黏合層在該晶圓的該第二側上；及沈積該複數個電容器至該黏合層上。
  10. 如申請專利範圍第9項的方法，其中該複數個電容器係離散陶瓷電容器，且該第二複數個互連結構係該等離散陶瓷電容器的金屬終端。
  11. 如申請專利範圍第7項的方法，其中該電絕緣材料係第一電絕緣材料，且其中形成該複數個電容器在該晶圓的該第二側上更包含：形成複數個金屬-絕緣體-金屬(MIM)電容器在該晶圓的該第二側上；沈積第二電絕緣材料在該MIM電容器上方以至少部分地將該等MIM電容器嵌入在該第二電絕緣材料中；及形成該第二複數個互連結構在該第二電絕緣材料的表面中。
  12. 如申請專利範圍第7項的方法，其中該晶圓係半導體晶圓。
  13. 如申請專利範圍第7項的方法，其中該晶粒係處理器。
  14. 一種積體電路(IC)設備，包含：複數個增層，具有複數個電佈線特徵及積體電路(IC)組合嵌入於其中，其中該IC組合包括：複數個電感器，設置在半導體晶圓的第一側上並至少部分地嵌入在電絕緣材料中；第一複數個互連結構，與該複數個電感器電耦接並設置在該電絕緣材料的表面上，其中該複數個電佈線特徵的第一子集在第一複數個互連結構及該設備之側間路由電信 號；及複數個電容器，設置在該晶圓的第二側上，該晶圓的該第二側設置成與該晶圓的該第一側相對，其中該複數個電容器與第二複數個互連結構電耦接，且其中該複數個電佈線特徵的第二子集在該第二複數個互連結構及該設備之該側間路由電信號。
  15. 如申請專利範圍第14項的設備，其中該複數個電感器係選自下列各項所組成的群組：磁芯電感器(MCI)或空氣芯電感器(ACI)。
  16. 如申請專利範圍第14項的設備，其中該複數個電容器設置在將該等電容器與該晶圓實體地耦接的黏合層上。
  17. 如申請專利範圍第16項的設備，其中該複數個電容器包含離散陶瓷電容器，且該第二複數個互連結構包含該等離散陶瓷電容器的金屬終端。
  18. 如申請專利範圍第14項的設備，其中該電絕緣材料係第一電絕緣材料，且其中該複數個電容器包含金屬-絕緣體-金屬(MIM)電容器，且其中該第二複數個互連結構設置在其設置在該複數個電容器上方之第二電絕緣材料的表面中。
  19. 如申請專利範圍第14項的設備，其中該IC組合係積集電壓調整器的被動部分，並更包含主動電壓調整電路以調整提供至該封裝核心之晶粒側的電壓，其中該主動電壓調整電路與該IC組合電耦接。
  20. 如申請專利範圍第14項的設備，其中該設備係封裝組合且該設備的該側係該封裝組合的晶粒側。
  21. 如申請專利範圍第14項的設備，其中該設備係主機板。
  22. 一種形成積體電路(IC)封裝的方法，包含：提供封裝核心；將空洞雷射形成在該封裝核心中；將具有設置在半導體晶圓之第一側上的複數個電感器及設置在該半導體晶圓之與該第一側相對的第二側上的複數個電容器的組合沈積在該空洞中；將密封材料沈積在該組合上方以將該組合嵌入該封裝中；形成電容器佈線特徵以將該複數個電容器與該封裝核心的晶粒側電耦接；及形成電感器佈線特徵以將該複數個電感器與該封裝核心的該晶粒側電耦接。
  23. 如申請專利範圍第22項的方法，其中該複數個電感器係選自下列各項所組成的群組：磁芯電感器(MCI)或空氣芯電感器(ACI)。
  24. 如申請專利範圍第22項的方法，其中該複數個電容器包含離散陶瓷電容器。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9935076B1 (en) 2015-09-30 2018-04-03 Apple Inc. Structure and method for fabricating a computing system with an integrated voltage regulator module
US11315843B2 (en) * 2016-12-28 2022-04-26 Intel Corporation Embedded component and methods of making the same
US10332832B2 (en) * 2017-08-07 2019-06-25 General Electric Company Method of manufacturing an electronics package using device-last or device-almost last placement
US11437346B2 (en) * 2018-07-02 2022-09-06 Intel Corporation Package structure having substrate thermal vent structures for inductor cooling
US20220302033A1 (en) * 2019-08-30 2022-09-22 Intel Corporation Molded silicon interconnects in bridges for integrated-circuit packages
WO2021061246A1 (en) * 2019-09-25 2021-04-01 Intel Corporation Molded interconnects in bridges for integrated-circuit packages
EP4156874A4 (en) * 2020-07-07 2024-02-14 Shennan Circuits Co Ltd PRINTED CIRCUIT BOARD AND METHOD FOR MANUFACTURING SAME
KR20220144107A (ko) * 2021-04-19 2022-10-26 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200924092A (en) * 2007-11-29 2009-06-01 Stats Chippac Ltd Semiconductor device and method for forming passive curcuit elements with through silicon vias to backside interconnect structures
US20100065942A1 (en) * 2008-09-17 2010-03-18 Stats Chippac, Ltd. Semiconductor Device and Method of Forming High-Frequency Circuit Structure and Method Thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3809053B2 (ja) * 2000-01-20 2006-08-16 新光電気工業株式会社 電子部品パッケージ
JP2007019292A (ja) * 2005-07-08 2007-01-25 Tdk Corp 電子部品モジュール用積層基板および電子部品モジュール
JP2007311649A (ja) * 2006-05-19 2007-11-29 Fuji Electric Systems Co Ltd シリコンインターポーザ基板を用いた高周波回路モジュール装置
JP2009111261A (ja) * 2007-10-31 2009-05-21 Fujikura Ltd 多層プリント配線板
US9048112B2 (en) * 2010-06-29 2015-06-02 Qualcomm Incorporated Integrated voltage regulator with embedded passive device(s) for a stacked IC

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200924092A (en) * 2007-11-29 2009-06-01 Stats Chippac Ltd Semiconductor device and method for forming passive curcuit elements with through silicon vias to backside interconnect structures
US20100065942A1 (en) * 2008-09-17 2010-03-18 Stats Chippac, Ltd. Semiconductor Device and Method of Forming High-Frequency Circuit Structure and Method Thereof

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