JP6130880B2 - キャプダクタアセンブリに関連する技術及び構成 - Google Patents

キャプダクタアセンブリに関連する技術及び構成 Download PDF

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Description

本開示の複数の実施形態は、概して、集積回路の分野、とりわけ、キャプダクタアセンブリに関連する技術及び構成に関連する。
統合電圧レギュレータ（ＩＶＲ）は、電圧レギュレーションデューティを適切に実行すべく、複数のインダクタ及び複数のコンデンサの双方を必要とし得る。現在の最高水準下では、複数の電圧レギュレータの複数のインダクタ及び複数のコンデンサは、パッケージ基板の同一の空間のために競い得る。その結果として、複数のインダクタ及び複数のコンデンサの双方に関して妥協することが必要であろう。例えば、現在の最高水準下では、複数のインダクタ用の十分な空間を維持すべく、複数のコンデンサの数が限定され得る一方で、複数のコンデンサに利用できる空間を作るために、複数のインダクタの設置面積が減少され得る。これらの妥協の結果として、ＩＶＲ効率、信頼性、又は過渡応答に強い影響が与えられ得る。
本明細書にて提供される背景技術の説明は、本開示の背景を概して示す目的で成される。本明細書において別途示されない限り、このセクションに記載される複数の内容は、本願の特許請求の範囲に対する先行技術ではなく、このセクションへの挿入によって先行技術と認められることはない。
複数の実施形態は、添付の図面と関連して、以下の詳細な説明によって容易に理解されるであろう。この説明を容易にするために、同様の参照番号は、同様の構造要素を示す。複数の実施形態は、例示として示されており、添付の図面の形態に限定されるものではない。
本開示の様々な実施形態による、例示の集積回路（ＩＣ）アセンブリの断側面図を概略的に例示する。 複数のキャプダクタアセンブリのアセンブリ工程の様々な表示の実例となる表現である。 本開示の様々な実施形態による、図２に示されるプロセスを通じて製造されるキャプダクタアセンブリの実例となる図である。 本開示の様々な実施形態による、例示のキャプダクタアセンブリ工程の実例となるフロー図である。 本開示の様々な実施形態による、その中に埋め込まれたキャプダクタアセンブリを有するパッケージ基板を製造するための製造工程の実例となるフロー図である。 本開示の様々な実施形態による、図５のパッケージ基板製造工程における段階を例示する選択動作の複数の断面図を提供する。 本開示の実施形態による、パッケージ基板を利用するアセンブリ工程の実例となるフロー図である。 本開示の様々な実施形態による、キャプダクタアセンブリを有するパッケージ基板を含むコンピューティングデバイスを概略的に例示する。
本開示の複数の実施形態は、一体化コンデンサ及びインダクタを有する集積回路（ＩＣ）アセンブリであろうキャプダクタアセンブリに関連する技術及び構成を説明する。以下の説明において、例示の複数の実装の様々な態様は、当業者が他の当業者に研究の本質を伝達すべく、一般に用いられる用語を用いて説明されるであろう。しかしながら、本開示の実施形態は、説明する態様のうちの幾つかのみを用いて実施することができることが当業者には明らかであろう。説明を目的として、実例となる実装の完全な理解を提供するために、特定の数、材料、及び構成を明らかにする。しかしながら、本開示の実施形態は具体的な詳細がなくても実施することができることが当業者には明らかであろう。他の例では、周知の特徴は、実例となる実装を不明確にしないために、省略され又は簡略化される。
以下の詳細な説明において、この一部を形成する添付の図面が参照され、そこで全体を通して同様の数表示は同様の部分を示し、実例の実施形態を通じて示され、本開示の内容が実施され得る。他の複数の実施形態が用いられてよく、構造的又は論理的変更が、本開示の範囲を逸脱することなく成されうることが理解されるであろう。従って、以下の詳細な説明は限定的意味に解釈されるべきではなく、複数の実施形態の範囲は、添付の特許請求の範囲及びそれらの均等物によって画される。
本開示の目的のため、「Ａ及び／又はＢ」という表現は、（Ａ）、（Ｂ）又は（Ａ及びＢ）を意味する。本開示の目的のため、「Ａ、Ｂ及び／又はＣ」の文言は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）又は（Ａ、Ｂ及びＣ）を意味する。
説明は、上／下、内／外、上方／下方などのような視点に基づく説明を使用する場合がある。このような説明は、ただ議論を容易化するために使用されるのであり、本明細書に記載の実施形態の応用を何らかの特定の方向に限定することは意図されない。
説明は「一実施形態において」又は「複数の実施形態において」という表現を使用する可能性があるが、これらはそれぞれ、１又は複数の同一又は異なる実施形態を指して良い。さらに、「備える」、「含む」、「有する」等の用語は、本開示の実施形態に関して用いられるように、同義である。
「連結する」という用語は、その派生に沿って、本明細書で用いられ得る。「連結」は、以下のうち１又は複数を意味し得る。「連結」は２又は３以上の要素が、直接物理的又は電気的に接触することを意味しうる。しかしながら、「連結」は、２又は３以上の要素が互いに間接的に接触するが、未だ互いに協働又は相互作用することも意味し得、且つ、１又は複数の他の要素が互いに連結されるといわれている複数の要素間に連結され、又は接続されることを意味し得る。「直接に連結」という用語は、２又は３以上の要素が直に接触していることを意味してよい。
様々な実施形態では、「第２の特徴部上に形成、堆積、又は別の方法で配置された第１の特徴部」という語句は、第１の特徴部が第２の特徴部の上方に形成、堆積、又は配置され、第１の特徴部の少なくとも一部が、第２の特徴部の少なくとも一部と直接的に接触（例えば、直接物理的及び／又は電気的に接触）する場合もあるし、間接的に接触する（例えば、第１の特徴部と第２の特徴部との間に１又は複数の他の特徴部を有する）場合もあることを意味することができる。
本明細書で用いられるように、特定用途向け集積回路（ＡＳＩＣ）、電子回路、システムオンチップ（ＳｏＣ）、プロセッサ（共有、専用又はグループ）、及び／又は、１又は複数のソフトウェア又はファームウェアプログラムを実行するメモリ（共有、専用、又はグループ）、組み合わせ論理回路、及び／又は、記載の機能性を提供する他の適切な構成部品の一部又はこれらを含むものを「モジュール」という用語で呼ぶ。
図１は、例示の集積回路（ＩＣ）アセンブリ１００の断側面図を概略的に例示する。いくつかの実施形態において、ＩＣアセンブリ１００は、図に示すように、パッケージ基板１０４に電気的に及び／又は物理的に連結される１又は複数のダイ（例えば、ＩＣダイ１０２）を含んでよい。パッケージ基板１０４は、図に示すように、更に、回路基板１１６に電気的に連結され得る。
ダイ１０２は、示されるように、フリップチップ構成、若しくは、例えば、パッケージ基板１０４に埋め込まれており、又はワイヤボンディング配置に構成されているような他の構成を含む様々な適切な構成に関するパッケージ基板１０４に取り付けられ得る。フリップチップ構成において、ダイ１０２をパッケージ基板１０４に電気的にも連結させ得る複数のバンプ、複数のピラー、又は他の適切な構造のようなダイ相互接続構造１０６を介して、ダイ１０２がパッケージ基板１０４の表面に取り付けられ得る。
ダイ１０２は、半導体材料からなるディスクリートチップを表し得、そして、いくつかの実施形態において、プロセッサ、メモリ、又はＡＳＩＣを含み得、又はそれらの一部であり得る。いくつかの実施形態において、例えば、成形材料又はアンダーフィル材料（不図示）のような電気絶縁性材料は、ダイ１０２及び／又は相互接続構造１０６の一部を部分的に封入し得る。ダイ相互接続構造１０６は、ダイ１０２とパッケージ基板１０４との間で電気信号を送るために構成され得る。
パッケージ基板１０４は、ダイ１０２へ又はダイ１０２から電気信号を送るために構成される電気配線特徴部を含み得る。電気配線特徴部は、例えば、パッケージ基板１０４の１又は複数の表面上に配置される複数の配線、及び／又は、パッケージ基板１０４を介して電気信号を送る。例えば、複数のトレンチ、複数のビア若しくは他の相互接続構造のような内部配線特徴部を含み得る。例えば、いくつかの実施形態において、パッケージ基板１０４は、ダイ相互接続構造１０６を受け取り、ダイ１０２とパッケージ基板１０４との間の電気信号を送るように構成される（複数のダイボンドパッド１０８などの）電気配線特徴部を含み得る。複数の実施形態において、パッケージ基板１０４は、差し込み図の１１８により示されるような、その中に一体化される１又は複数のキャプダクタアセンブリを含み得る。差し込み図の１１８は、基板１２２の片側に配置される１又は複数のインダクタ１２０、及び基板１２２の反対側に配置される１又は複数のコンデンサ１２４を有するキャプダクタアセンブリを図示する。いくつかの実施形態において、そのようなキャプダクタアセンブリは、その中に形成される電気配線特徴部を有する多数のビルドアップ層に埋め込まれ得る。そのような実施形態は、以下に、図５及び図６を参照してより詳細に述べられる。電気配線特徴部は、１又は複数のインダクタ１２０とダイ１０２との間、並びに、１又は複数のコンデンサ１２４とダイ１０２との間で電気信号を送るように構成され得る。複数の実施形態において、キャプダクタモジュールは、パッケージ基板１０４内に一体化される電圧調整回路の一部になり得る。キャプダクタアセンブリの様々な実施形態は、以下に、より詳細に述べられる。いくつかの実施形態において、パッケージ基板１０４は、例えば、味の素ビルドアップフィルム（ＡＢＦ）基板などのコア及び／又は複数のビルドアップ層を有するエポキシベース積層基板である。
回路基板１１６は、エポキシ積層板などの電気絶縁性材料で構成されたプリント回路基板（ＰＣＢ）であってよい。例えば、回路基板１１６は、例えば、ポリテトラフルオロエチレン、Ｆｌａｍｅ Ｒｅｔａｒｄａｎｔ ４（ＦＲ−４）、ＦＲ−１、コットン紙などのフェノールコットン紙材料、及び、ＣＥＭ−１、又はＣＥＭ−３などのエポキシ材料、又はエポキシ樹脂プレプレグ材料を用いて共に積層される織物ガラス材料などの材料から成る電気絶縁層を含み得る。構造（不図示）、例えば、複数のビアは、回路基板１１６を介してダイ１０２の電気信号を送るために、複数の電気絶縁層を介して形成され得る。回路基板１１６は、他の複数の実施形態において、他の適切な複数の材料から構成され得る。いくつかの実施形態において、回路基板１１６は、マザーボード（例えば、図８のマザーボード８０２）である。
例えば、複数の半田ボール１１２又はランドグリッドアレイ（ＬＧＡ）構造などのパッケージレベル相互接続は、パッケージ基板１０４と回路基板１１６との間に電気信号を更に送るために構成される対応する半田接合を形成すべく、パッケージ基板１０４上の１又は複数のランド（以下、「複数のランド１１０」）及び回路基板１１６上の１又は複数のパッド１１４に連結され得る。物理的及び／又は電気的に、パッケージ基板１０４を回路基板１１６に連結する他の適切な技術は、他の複数の実施形態において用いられ得る。
図２は、本開示の様々な実施形態による、複数のキャプダクタアセンブリのアセンブリ工程の様々な表示の実例となる表現である。アセンブリ工程は、複数のインダクタがウェハ２１０の片側に形成され得るブロック２０２で開始し得る。他の複数の実施形態において、ウェハは、その上に既に形成された複数のインダクタを提供され得る。ウェハは、シリコン、ガラスなどの任意の適当な電気絶縁性材料で構成され得る。形成される複数のインダクタは、複数の磁心インダクタ（ＭＣＩ）、複数の空心インダクタ（ＡＣＩ）、又はこれらの任意の組み合わせを含む任意の種類の従来のインダクタであってよいが、これに限られない。そのような複数のインダクタは、それぞれの種類のインダクタに関連する任意の従来の方法において製造され得る。複数のインダクタは、後に単体化するための、２１２において示されるパターンのような複数のパターンによって形成され得る。
次に、アセンブリ工程は、ウェハ２１０がウェハ２１０の面２１４を露出すべくフリップされ得るブロック２０４に進み得る。ブロック２０６において、複数のコンデンサ（例えば、コンデンサ２１６）は、ウェハの面２１４上に形成され得る。これらのコンデンサは、任意の従来の方法において製造され得る、複数のディスクリートセラミックコンデンサ、複数の金属−絶縁体−金属（ＭＩＭ）コンデンサなどを含み得るが、これに限られない。それから、プロセスは、ブロック２０８に進み得、そこでは、のこぎり又は他の適切な機構によって、個別の複数のキャプダクタアセンブリが複数のディスクリートチップ（例えば、キャプダクタアセンブリ２１８）に個片化され得る。この単体化は、のこぎり道又はケガキ線としても知られる、水平及び鉛直な破線に従い得る。
図３は、本開示の様々な実施形態による、図２のキャプダクタアセンブリ２１８のより詳細な図である。キャプダクタアセンブリ２１８の各インダクタは、キャプダクタアセンブリの表面に形成される２つの金属パッド（例えば、複数のパッド３０２及び３０４）によって、キャプダクタアセンブリの表面と電気的に連結され得る。複数のパッド３０２及び３０４は、インダクタＡへの正と負の電気接続を表し得る。図に示すように、インダクタＡ−Ｌといった合計１２個のインダクタが示されるが、複数のインダクタのこの量が単に例示を目的として選択されており、本開示の範囲から逸脱することなく、任意の数のインダクタがキャプダクタアセンブリ２１８内に一体化され得ることが理解されよう。
複数のインダクタＡ−Ｌと対向する側において、多数のコンデンサがキャプダクタアセンブリ２１８上に形成され得る。複数のコンデンサは、キャプダクタアセンブリの表面に形成される複数の電気端子（例えば、複数の電気端子３０６及び３０８）を有し得る。複数の電気端子３０６及び３０８がコンデンサＭへの正と負の電気接続を表し得る。図に示すように、合計３つのコンデンサであるコンデンサＭ−Ｏが描かれるが、複数のインダクタＡ−Ｌと同様に、複数のコンデンサのこの量が単に例示の目的のために選択されており、本開示の範囲から逸脱することなく、任意の数のコンデンサがキャプダクタアセンブリ２１８に一体化され得ることが理解されよう。
図４は、本開示の様々な実施形態による、キャプダクタアセンブリ工程の選択された手順の実例となるプロセスフロー４００である。プロセス４００は、ウェハが提供され得るブロック４０２において開始し得る。複数の実施形態において、例えば、ウェハは、シリコン又はガラスウェハを含む任意の種類の半導体ウェハであり得る。ブロック４０４において、複数のインダクタがウェハの第１面上に形成され得る。上述の通り、複数のインダクタは、複数の磁心インダクタ（ＭＣＩ）又は複数の空心インダクタ（ＡＣＩ）を含む任意の種類のインダクタであってよいが、これに限られない。これらのインダクタは、任意の従来のプロセスを介して形成され得る。
ブロック４０６において、電気絶縁性材料の層は、ブロック４０４で形成される複数のインダクタの表面の上方に形成され得る。電気絶縁性材料は、任意の種類の誘電材料であってよい。ブロック４０８において、複数のインダクタをキャプダクタアセンブリの表面と電気的に連結する相互接続構造が形成され得る。複数の実施形態において、これは複数のインダクタの複数の金属コンタクトを暴露させるための電気絶縁性材料を介して複数のビアを開け、複数のインダクタの複数の金属コンタクトをキャプダクタアセンブリの表面と電気的に連結する複数のパッド（例えば、複数のパッド３０２及び３０４）を形成するために複数のビアを金属化するレーザを含んでよい。
いくつかの実施形態において、ブロック４１０では、接着層が、ウェハの第１面と反対側のウェハの第２面上に形成され得る。そのような接着層は、エポキシ接着剤、両面テープ、又は他の適切な接着剤であってよい。その後、ブロック４１２では、複数のコンデンサが接着層上に配置され、レーザ単体化のためのウェハの反対側上に形成された複数のインダクタのブロックに沿って並ぶ。一度、複数のコンデンサが接着層上に配置されると、ブロック４１４では、単体化に先立って接着剤をキュアすることが可能となる。ブロック４１０―４１４により示される手順は、キャプダクタアセンブリへの複数のコンデンサの適用に先立って形成されるであろう、複数のディスクリートセラミックコンデンサなどの、作製済みの複数のコンデンサを利用する本開示の複数の実施形態に適用され得る。そのような複数の実施形態において、チップシュータ、又は他の同様の装置は、キャプダクタアセンブリ上の複数のコンデンサの位置決めのために利用され得る。他の複数の実施形態において、金属−絶縁体−金属（ＭＩＭ）コンデンサを有するような複数のコンデンサがウェハの第２面上の所定の位置に形成され得る。そのような複数の実施形態において、ブロック４１０―４１４が複数のＭＩＭコンデンサの形成用に適用できる手順に置き換えられ得る。次に、そのプロセスは、複数のキャプダクタアセンブリが個片化され得るブロック４１６に進むであろう。
プロセスフロー４００がウェハの第２面上の複数のコンデンサの形成に先立って、ウェハの第１面上の複数のインダクタの形成を示す一方で、これは単に例示の目的のためであり得ることが理解されよう。これらの形成の順序は、本開示を限定するものとして解釈されず、これらの形成は、本開示の範囲から逸脱することなく複数のインダクタの形成に先立って、複数のコンデンサを形成するために入れ替えられ得る。いくつかの実施形態において、これらのインダクタは、上述の複数のディスクリートコンデンサを取り付けるべく利用される同一の方法を利用し、複数のディスクリートインダクタをウェハに取り付けることによって、ウェハ上に形成され得る複数のディスクリートインダクタとなり得る。
図５は、図１のパッケージ基板１０４などの、その中に埋め込まれたキャプダクタアセンブリを有するパッケージ基板を製造するための製造工程５００の実例となるフロー図である。図６は、実例の実施形態による、パッケージ基板製造工程５００における段階を例示する選択動作の複数の断面図を提供する。結果として、図５及び図６は、相互に関連して記載されるであろう。この説明を助けるために、図５で実行される動作は、図６の動作から動作へ移動する矢印を参照する。さらに、表現を過度に複雑にしないために、全ての参照番号が図６の動作毎に示されるわけではない。
プロセス５００は、パッケージアセンブリ（例えば、図６の部分的に製造されパッケージアセンブリ６００であり、簡単のため本明細書で後に「パッケージアセンブリ６００」と称する）が提供され得る動作５０２において開始し得る。複数の実施形態において、パッケージアセンブリ６００が多数のビルドアップ層を含み得る。これらのビルドアップ層が複数の金属層６０２を含み得る。複数の金属層６０２が複数の電気絶縁性層６０４によって分離され得る。いくつかの実施形態において、複数の金属層６０２が、複数の絶縁層６０４に形成された複数のビア（例えば、ビア６０６）によって相互に電気的に連結され得る。いくつかの実施形態において、パッケージアセンブリがキャリア６０８に連結され得る。例えば、キャリア６０８は、製造工程中にパッケージアセンブリへのねじれ剛性を提供するために構成されたガラス又はセラミックキャリアであってよい。
動作５０４では、開口６１０がパッケージアセンブリ６００内に形成され得る。例えば、そのような開口がレーザ又は他の適切な機構を利用して形成され得る。開口６１０がその中にキャプダクタアセンブリを配置できるのに十分な大きさに形成され得る。動作５０６では、キャプダクタアセンブリ６１２が開口６１０内に配置され得る。キャプダクタアセンブリ６１２は、ウェハ６１５の片側に配置された１又は複数のコンデンサ（例えば、コンデンサ６１４）を含み得る。複数の実施形態において、コンデンサ６１４がコンデンサ６１４の中、及び、コンデンサ６１４の外に電気信号を送るために構成される複数の端子６１６及び６１８を有し得る。キャプダクタアセンブリ６１２がウェハ６１５の反対側に配置される１又は複数のインダクタ（例えば、インダクタ６２０）も含み得る。
動作５０８では、封止材料６２２がキャプダクタアセンブリ６１２を取り囲む領域内に堆積され得る。封止材料６２２が成形材料、アンダーフィル材料、又はパッケージ絶縁体材料などの任意の適した電気絶縁性材料であってよい。一度封止材料６２２が硬化されると、キャリア６０８がパッケージアセンブリから切り離され得る。動作５１０では、本明細書に追加のビルドアップ層６２４として示される、複数のコンデンサ配線特徴部が、パッケージアセンブリの面へ及びパッケージアセンブリの面から電気信号を送るためにパッケージアセンブリの電気配線特徴部と、コンデンサ６１４の複数の端子６１６及び６１８を電気的に連結するために形成され得る。いくつかの実施形態において、そのようなパッケージアセンブリの面がパッケージアセンブリのダイ面となり得る。
いくつかの実施形態において、動作５１２において、追加の絶縁性層６２６がインダクタ６２０（例えば、図３の複数のパッド３０２及び３０４）の表面上の電気接続を絶縁するために形成され得る。それから、パッケージアセンブリ６００のインダクタ６２０及びコンデンサ６１４の両方に電気接続したダイ面を提供するために、追加の金属特徴部６２８、６３４、６４０及び６４２が、絶縁性層６２６の表面に形成され得る。示されるように、追加の金属特徴部６４０及び６４２が、１又は複数のインダクタと、パッケージアセンブリのダイ面とを直接連結し得る一方で、追加の金属特徴部６２８及び６３４が、それぞれ、電気配線特徴部６３０／６３２及び６３６／６３８を通じて、コンデンサ６１４と、パッケージアセンブリのダイ面とを連結し得る。１又は複数のインダクタと、１又は複数のコンデンサの両方の、パッケージアセンブリのダイ面との電気的な連結は、ダイ（例えば、図１のダイ１０２）と１又は複数のインダクタとの間、及び、ダイと１又は複数のコンデンサとの間の電気接続を可能にし得る。動作５１２の後、パッケージアセンブリは、パッケージ基板（例えば、図１のパッケージ基板１０４）を形成すべく、その上に実行される追加の積層プロセスを有し得る。いくつかの実施形態において、動作５１０及び動作５１２が並列に実行され得る。パッケージを参照して上述した一方で、上記の複数の動作、又はこれらの同等のものは、マザーボードにキャプダクタアセンブリ６１２を埋め込むべく実行されてもよい。
図７は、本開示の様々な実施形態による、図１のパッケージ基板１０４などの、その中に埋め込まれたキャプダクタアセンブリを有するパッケージ基板を利用するためのアセンブリ工程７００の実例となるフロー図である。そのようなパッケージ基板は、図５及び図６を参照して上述した通り製造され得る。
アセンブリ工程７００が、予め定められた複数の基板接続点での露出面仕上げの、パッケージ基板（例えば、図１のパッケージ基板１０４）を受け取り、動作７０１において開始する。そのように、実例となる複数の実施形態において、パッケージ基板の表面に半田レジストが存在せず、パッケージ基板へチップを連結するのに先立って、半田が面仕上げ上に配置されない。
動作７０２において、ＩＣダイが複数のダイ接続点上に配置された複数の半田バンプに受け取られ得る。ＩＣダイが、概して、任意の従来の種類であり得る一方で、特定の実施形態において、ＩＣダイが大きなＩ／Ｏカウントを有するマイクロプロセッサなどのプロセッサであってよい。動作７１０では、複数の面仕上げ基板接続点に整合された複数の半田付きのＩＣダイ接続点を有するべく、ＩＣダイが面仕上げ基板と整合される。それから、複数の基板接続点にダイを張り付けるべくダイ面の半田が動作７２０で合金化され、動作７３０でパッケージを完成させる。
本開示の複数の実施形態は、任意の適切なハードウェア及び／又はソフトウェアを使用して所望通りに構成したシステムに実装され得る。図８は、いくつかの実施形態による、本明細書で記載されるようなダイを含むコンピューティングデバイスを概略的に例示する。コンピューティングデバイス８００は、マザーボード８０２などの基板を収容し得る。マザーボード８０２は、限定されるものではないが、プロセッサ８０４及び少なくとも１つの通信チップ８０６を含む多数の構成部品を含み得る。プロセッサ８０４は、マザーボード８０２に物理的及び電気的に連結され得る。いくつかの実装において、少なくとも１つの通信チップ８０６も物理的及び電気的にマザーボード８０２に連結してよい。更なる複数の実装において、通信チップ８０６は、プロセッサ８０４の一部であってよい。
その適用に応じて、コンピューティングデバイス８００は、マザーボード８０２に物理的及び電気的に連結され得、又は連結され得ない他の複数の構成部品を含み得る。これらの他の複数の構成部品は、限定されないが、揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）８０８、不揮発性メモリ（例えば、リードオンリメモリ（ＲＯＭ）８１０）、フラッシュメモリ、グラフィクスプロセッサ、デジタル信号プロセッサ、クリプトプロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、グローバルポジショニングシステム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、カメラ及び大容量記憶装置（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多目的ディスク（ＤＶＤ）、及びその他のものなど）を含んでよい。
通信チップ８０６は、コンピューティングデバイス８００への及びコンピューティングデバイス８００からのデータ送信用の無線通信を可能にし得る。「無線」及びその派生の用語は、非固体媒体を介した変調電磁放射の利用を通じてデータを通信し得る、回路、装置、システム、方法、技術、通信チャネル等を説明するために使用され得る。その用語は、いくつかの実施形態において有線を含まないであろうが、関連付けられた複数のデバイスが有線を何ら含まないことを暗示するものではない。通信チップ８０６は、限定されないが、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１系）、ＩＥＥＥ ８０２．１６規格（例えば、ＩＥＥＥ ８０２．１６−２００５修正）、任意の修正、更新、及び／又は改訂（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも称する）、等）を伴うロングタームエボリューション（ＬＴＥ）プロジェクトを含む米国電気電子学会（ＩＥＥＥ）規格を含む、多数の無線規格又はプロトコルの内のいずれかを実行してよい。ＩＥＥＥ８０２．１６準拠の広帯域無線アクセス（ＢＷＡ）ネットワークは、ＩＥＥＥ８０２．１６規格用の順守テスト及び相互運用テストを通過する製品用の認証マークである、ワールドワイドインターオペラビリティフォーマイクロウェーブアクセスを表す頭文字である、ＷｉＭＡＸネットワークと概して称される。通信チップ８０６は、移動通信用のグローバルシステム（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、発展ＨＳＰＡ（Ｅ−ＨＳＰＡ）、又はＬＴＥネットワークに従って動作してよい。通信チップ８０６は、ＧＳＭ（登録商標）エボリューション用の発展データ（ＥＤＧＥ）、ＧＳＭ（登録商標） ＥＤＧＥ無線−アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサルテレストリアル無線−アクセスネットワーク（ＵＴＲＡＮ）、又は発展ＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従い動作してよい。通信チップ８０６は、符号分割多重アクセス（ＣＤＭＡ）、時分割多元接続（ＴＤＭＡ）、デジタルエンハンストコードレス電話（ＤＥＣＴ）、エボリューションデータオプティマイズド（ＥＶ−ＤＯ）、これらの派生したもの、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以降として設計された任意の他の無線プロトコルに従い動作し得る。通信チップ８０６は、他の複数の実施形態における他の無線プロトコルに従って、動作し得る。
コンピューティングデバイス８００は、複数の通信チップ８０６を含み得る。例えば、第１通信チップ８０６は、Ｗｉ−Ｆｉ及びブルートゥースのような近距離無線通信に専用化されてよいし、第２通信チップ８０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ−ＤＯ、及びその他のような長距離無線通信に専用化されてよい。
コンピューティングデバイス８００のプロセッサ８０４は、本明細書に記載したようなパッケージ基板８１２を含むＩＣアセンブリ（例えば、図１のＩＣアセンブリ１００）内にパッケージングされ得る。例えば、図１の回路基板１１６がマザーボード８０２であってよい。そして、プロセッサ８０４が、本明細書に記載したようなパッケージ基板１０４であり得るパッケージ基板８１２上に取り付けられたダイ１０２であってよい。パッケージ基板８１２及びマザーボード８０２は、本明細書で記載された通り、パッケージレベル相互接続を用いて共に連結され得る。「プロセッサ」という用語は、レジスタ及び／又はメモリからの電子データを処理し、電子データをレジスタ及び／又はメモリに格納され得る他の電子データに変換する任意のデバイス、又はデバイスの一部を指し得る。
通信チップ８０６も本明細書に記載されるようなパッケージ基板１０４を含むＩＣアセンブリ（例えば、図１のＩＣアセンブリ１００）内にパッケージングされ得るダイ（例えば、図１のダイ１０２）を含んでよい。更なる実装において、コンピューティングデバイス８００内に収容される他の構成部品（例えば、メモリデバイス又は他の集積回路デバイス）は、本明細書に記載されるようなパッケージ基板１０４を含むＩＣアセンブリ（例えば、図１のＩＣアセンブリ１００）にパッケージングされ得るダイ（例えば、図１のダイ１０２）を含み得る。
さらに、コンピューティングデバイス８００がＤＲＡＭ８０８又はＲＯＭ８１０などの１又は複数のコンピュータ可読媒体を含み得る。これらのコンピュータ可読媒体がそこに格納された命令を有してよい。これは、プロセッサ８０４によって実行された場合に、上記の、図２を参照して記載されるプロセスなどの、本明細書に記載される任意のプロセスをコンピューティングデバイス８００に実行させ得る。
様々な実装において、コンピューティングデバイス８００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯用情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、モバイルフォン、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメント制御部、デジタルカメラ、ポータブル音楽プレイヤ、又はデジタルビデオレコーダであってよい。更なる複数の実装において、コンピューティングデバイス８００は、データを処理する任意の他の電子デバイスであってよい。
例様々な実施形態に従い、本開示は、多数の例を開示する。例１は、半導体ウェハと、半導体ウェハの第１面上に配置され、少なくとも部分的に電気絶縁性材料に埋め込まれた複数のインダクタと、電気絶縁性材料の表面上に配置され、複数のインダクタに電気的に連結され、複数のインダクタをダイに電気的に連結するべく構成される第１の複数の相互接続構造と、ウェハの第１面に対向するウェハの第２面上に配置される複数のコンデンサとを備え、複数のコンデンサをダイに電気的に連結するべく構成される第２の複数の相互接続構造に複数のコンデンサが電気的に連結される集積回路（ＩＣ）アセンブリである。
例２は、例１の内容を含み得、複数のインダクタは、複数の磁心インダクタ（ＭＣＩ）又は複数の空心インダクタ（ＡＣＩ）からなる群から選択される。
例３は、例１の内容を含み得、複数のコンデンサは、複数のコンデンサをウェハに物理的に連結する接着層上に配置される。
例４は、例３の内容を含み得、複数のコンデンサは、複数のディスクリートセラミックコンデンサを含み、第２の複数の相互接続構造は、複数のディスクリートセラミックコンデンサの複数の金属端子を含む。
例５は、例１の内容を含み得、電気絶縁性材料が第１の電気絶縁性材料であり、複数のコンデンサが複数の金属−絶縁体−金属（ＭＩＭ）コンデンサを含み、第２の複数の相互接続構造が複数のコンデンサの上方に配置される第２の電気絶縁性材料の表面に配置される。
例６は、例１−５のいずれかの内容を含み得、ダイがプロセッサである。
例７は、ウェハを提供する段階と、ウェハの第１面上に複数のインダクタを形成する段階と、複数のインダクタの上方に電気絶縁性材料を堆積し、少なくとも部分的に複数のインダクタを電気絶縁性材料に埋め込む段階と、第１の複数の相互接続構造を電気絶縁性材料の表面上に形成する段階であり、第１の複数の相互接続構造が複数のインダクタに電気的に連結し、第１の複数の相互接続構造が複数のインダクタをダイに電気的に連結させる段階と、ウェハの第１面と対向して配置されるウェハの第２面上に、複数のコンデンサを形成する段階とを備え、複数のコンデンサは、複数のコンデンサ上に形成され、複数のコンデンサをダイに電気的に連結するべく構成される第２の複数の相互接続構造を有するモジュールの製造方法である。
例８は、例７の内容を含み得、複数のインダクタは、複数の磁心インダクタ（ＭＣＩ）又は複数の空心インダクタ（ＡＣＩ）からなる群から選択される。
例９は、例７の内容を含み得、ウェハの第２面上に複数のコンデンサを形成する段階は、ウェハの第２面上に接着層を堆積する段階と、接着層上に複数のコンデンサを堆積する段階とを更に備える。
例１０は、例９の内容を含み得、複数のコンデンサは、複数のディスクリートセラミックコンデンサであり、第２の複数の相互接続構造は、複数のディスクリートセラミックコンデンサの複数の金属端子である。
例１１は、例７の内容を含み得、電気絶縁性材料が第１の電気絶縁性材料であり、ウェハの第２面上に複数のコンデンサを形成する段階は、ウェハの第２面上に複数の金属−絶縁体−金属（ＭＩＭ）コンデンサを形成する段階と、複数のＭＩＭコンデンサの上方に第２の電気絶縁性材料を堆積し、複数のＭＩＭコンデンサを第２の電気絶縁性材料に少なくとも部分的に埋め込む段階と、第２の電気絶縁性材料の表面に第２の複数の相互接続構造を形成する段階とを更に備える。
例１２は、例７―１１のいずれかの内容を含み得、ウェハが半導体ウェハである。
例１３は、例７―１１のいずれかの内容を含み得、ダイがプロセッサである。
例１４は、複数の電気配線特徴部、及び中に埋め込んだ集積回路（ＩＣ）アセンブリを有する複数のビルドアップ層を含み、ＩＣアセンブリは、半導体ウェハの第１面上に配置され、電気絶縁性材料に少なくとも部分的に埋め込まれた複数のインダクタと、複数のインダクタに電気的に連結され、且つ、電気絶縁性材料の表面上に配置される第１の複数の相互接続構造と、ウェハの第１面に対向して配置されるウェハの第２面上に配置される複数のコンデンサであり、第２の複数の相互接続構造に電気的に連結される複数のコンデンサとを含み、複数の電気配線特徴部の第１サブセットが第１の複数の相互接続構造と、装置の面との間に複数の電気信号を送り、複数の電気配線特徴部の第２サブセットが第２の複数の相互接続構造と、装置の面との間に複数の電気信号を送る装置である。
例１５は、例１４の内容を含み得、複数のインダクタは、複数の磁心インダクタ（ＭＣＩ）又は複数の空心インダクタ（ＡＣＩ）からなる群から選択される。
例１６は、例１４の内容を含み得、複数のコンデンサは、複数のコンデンサをウェハに物理的に連結する接着層上に配置される。
例１７は、例１６の内容を含み得、複数のコンデンサは、複数のディスクリートセラミックコンデンサを含み、第２の複数の相互接続構造は、複数のディスクリートセラミックコンデンサの複数の金属端子を含む。
例１８は、例１４の内容を含み得、電気絶縁性材料が第１の電気絶縁性材料であり、複数のコンデンサが複数の金属−絶縁体−金属（ＭＩＭ）コンデンサを含み、第２の複数の相互接続構造が複数のコンデンサの上方に配置される第２の電気絶縁性材料の表面に配置される。
例１９は、例１４―１８のいずれかの内容を含み得、ＩＣアセンブリが統合電圧レギュレータの受動部分であり、パッケージコアのダイ面に提供される電圧を規制するための有効電圧調整回路を更に含み、有効電圧調整回路は、ＩＣアセンブリに電気的に連結される。
例２０は、例１４―１８のいずれかの内容を含み得、装置がパッケージアセンブリであり、装置の面がパッケージアセンブリのダイ面である。
例２１は、例１４―１８のいずれかの内容を含み得、装置がマザーボードである。
例２２は、パッケージコアを提供する段階と、パッケージコア内に孔をレーザ形成する段階と、半導体ウェハの第１面上に配置される複数のインダクタと、半導体ウェハの第１面と対向する第２面上に配置される複数のコンデンサとを有するアセンブリを孔内に置く段階と、アセンブリの上方に封止材料を堆積し、アセンブリをパッケージ内に埋め込む段階と、複数のコンデンサをパッケージコアのダイ面と電気的に連結するためのコンデンサ配線特徴部を形成する段階と、複数のインダクタをパッケージコアのダイ面と電気的に連結するためのインダクタ配線特徴部を形成する段階とを備えるパッケージの製造方法である。
例２３は、例２２の内容を含み得、複数のインダクタは、複数の磁心インダクタ（ＭＣＩ）又は複数の空心インダクタ（ＡＣＩ）からなる群から選択される。
例２４は、例２２の内容を含み得、複数のコンデンサが複数のディスクリートセラミックコンデンサを有する。
様々な実施形態は、上述の接続形（及び）（例えば、「及び」は、「及び／又は」であってよい）に開示された複数の実施形態の代替的な（又は）複数の実施形態を含む上記に開示された複数の実施形態の任意の適当な組み合わせを含んでよい。さらに、いくつかの実施形態は、実行した場合に、結果的に上述の複数の実施形態のいずれかの動作となる、そこに格納された命令を有する１又は複数の製造品（例えば、固定コンピュータ可読媒体）を含んでよい。その上、いくつかの実施形態は、上述の複数の実施形態の様々な操作を実行する任意の好適な手段を有する複数の装置又は複数のシステムを含んでよい。
この説明の目的のために、コンピュータ使用可能、又はコンピュータ可読媒体は、命令実行システム、装置又はデバイスによる、又はこれらに関する用途のためのプログラムを含み、格納し、通信し、伝播し、又は輸送する任意の装置であり得る。媒体は、電子、磁気、光、電磁、赤外線、又は半導体システム（又は装置又はデバイス）又は伝播媒体であってよい。コンピュータ可読媒体の複数の例は、半導体又は固体メモリ、磁気テープ、取り外し可能なフロッピー（登録商標）ディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、剛性磁気ディスク、及び光ディスクを含む。光ディスクの現在の例は、コンパクトディスクリードオンリメモリ（ＣＤ−ＲＯＭ）、コンパクトディスク−リード／ライト（ＣＤ−Ｒ／Ｗ）及びＤＶＤを含む。
説明された実装の上記の説明は、要約に説明されたものを含み、本開示の複数の実施形態を開示された詳細な形態に限定し、又は、包括的なものとすることを意図するものではない。特定の実装及び例が例示の目的のために本明細書に記載される一方で、当業者が認めるであろうように、本開示の範囲内で、様々に均等な変形が可能である。
これらの変形は、上記の詳細な説明を考慮して、本開示の複数の実施形態に施されてよい。以下の請求項において使用された用語は、本開示の様々な実施形態を、明細書及び請求項に開示された特定の実装に限定して解釈されるべきでない。むしろ、範囲は、下記の請求項によって全体的に決定され、クレーム解釈の認められた原則に従い解釈されるべきである。

Claims (24)

  1. 集積回路アセンブリ（ＩＣアセンブリ）であって、
    開口を有する複数のビルドアップ層と、
    半導体ウェハと、前記半導体ウェハの第１面上に配置され、少なくとも部分的に電気絶縁性材料に埋め込まれた複数のインダクタと、前記半導体ウェハの前記第１面に対向する前記半導体ウェハの第２面上に配置される複数のコンデンサとを有し、前記開口内に配置される、ディスクリートチップであるアセンブリと、
    前記電気絶縁性材料の表面上に配置され、前記複数のインダクタに電気的に連結される第１の複数の相互接続構造であって、前記複数のインダクタを前記第１の複数の相互接続構造上に配置されるダイに電気的に連結する第１の複数の相互接続構造と、
    前記複数のコンデンサを前記ダイに電気的に連結する第２の複数の相互接続構造と
    を備え、
    前記第２の複数の相互接続構造は、前記複数のビルドアップ層の複数のビアと、前記複数のコンデンサの複数の端子とを電気的に連結する追加のビルドアップ層を含む
    ＩＣアセンブリ。
  2. 前記複数のインダクタは、複数の磁心インダクタ（ＭＣＩ）又は複数の空心インダクタ（ＡＣＩ）からなる群から選択される
    請求項１に記載のＩＣアセンブリ。
  3. 前記複数のコンデンサは、前記複数のコンデンサを前記半導体ウェハに物理的に連結する接着層上に配置される
    請求項１に記載のＩＣアセンブリ。
  4. 前記複数のコンデンサは、複数のディスクリートセラミックコンデンサを含み、前記第２の複数の相互接続構造は、前記複数のディスクリートセラミックコンデンサの複数の金属端子を含む
    請求項３に記載のＩＣアセンブリ。
  5. 前記電気絶縁性材料が第１の電気絶縁性材料であり、前記複数のコンデンサが複数の金属−絶縁体−金属コンデンサ（複数のＭＩＭコンデンサ）を含み、前記第２の複数の相互接続構造が前記複数のコンデンサの上方に配置される第２の電気絶縁性材料の表面に配置される
    請求項１に記載のＩＣアセンブリ。
  6. 前記ダイはプロセッサである
    請求項１から５のいずれか一項に記載のＩＣアセンブリ。
  7. モジュールの製造方法であって、
    ウェハを提供する段階と、前記ウェハの第１面上に複数のインダクタを形成する段階と、前記複数のインダクタの上方に電気絶縁性材料を堆積し、少なくとも部分的に前記複数のインダクタを前記電気絶縁性材料に埋め込む段階と、前記ウェハの前記第１面と対向して配置される前記ウェハの第２面上に、複数のコンデンサを形成する段階とにより、ディスクリートチップであるアセンブリを提供する段階と、
    複数のビルドアップ層を提供する段階と、
    前記複数のビルドアップ層に開口を形成する段階と、
    前記開口内に前記アセンブリを配置する段階と、
    前記電気絶縁性材料の表面上に配置され、前記複数のインダクタに電気的に連結される第１の複数の相互接続構造であって、前記複数のインダクタを前記第１の複数の相互接続構造上に配置されるダイに電気的に連結する第１の複数の相互接続構造を形成する段階と、
    前記複数のビルドアップ層の複数のビアと、前記複数のコンデンサの複数の端子とを電気的に連結する追加のビルドアップ層を含み、前記複数のコンデンサを前記ダイに電気的に連結する第２の複数の相互接続構造を形成する段階と
    を備える
    方法。
  8. 前記複数のインダクタは、複数の磁心インダクタ（ＭＣＩ）又は複数の空心インダクタ（ＡＣＩ）からなる群から選択される
    請求項７に記載の方法。
  9. 前記ウェハの前記第２面上に前記複数のコンデンサを形成する段階は、
    前記ウェハの前記第２面上に接着層を堆積する段階と、
    前記接着層上に前記複数のコンデンサを堆積する段階と
    を更に備える請求項７に記載の方法。
  10. 前記複数のコンデンサが複数のディスクリートセラミックコンデンサであり、前記第２の複数の相互接続構造が前記複数のディスクリートセラミックコンデンサの複数の金属端子である
    請求項９に記載の方法。
  11. 前記電気絶縁性材料が第１の電気絶縁性材料であり、前記ウェハの前記第２面上に前記複数のコンデンサを形成する段階は、
    前記ウェハの前記第２面上に複数の金属−絶縁体−金属コンデンサ（複数のＭＩＭコンデンサ）を形成する段階と、
    前記複数のＭＩＭコンデンサの上方に第２の電気絶縁性材料を堆積し、前記複数のＭＩＭコンデンサを前記第２の電気絶縁性材料に少なくとも部分的に埋め込む段階と
    を更に備え、
    前記第２の複数の相互接続構造を形成する段階は、前記第２の電気絶縁性材料の表面に前記第２の複数の相互接続構造を形成する段階を含む、請求項７に記載の方法。
  12. 前記ウェハは半導体ウェハである
    請求項７から１１のいずれか一項に記載の方法。
  13. 前記ダイはプロセッサである
    請求項７から１１のいずれか一項に記載の方法。
  14. 装置であって、
    複数の電気配線特徴部、及び中に埋め込んだ集積回路アセンブリ（ＩＣアセンブリ）を有する複数のビルドアップ層を含み、
    前記ＩＣアセンブリは、
    半導体ウェハの第１面上に配置され、電気絶縁性材料に少なくとも部分的に埋め込まれた複数のインダクタと、前記ウェハの前記第１面に対向して配置される前記ウェハの第２面上に配置される複数のコンデンサとを有する、ディスクリートチップであるアセンブリと、
    前記複数のインダクタに電気的に連結され、且つ、前記電気絶縁性材料の表面上に配置される第１の複数の相互接続構造と、
    前記複数のビルドアップ層の複数のビアと、前記複数のコンデンサの複数の端子とを電気的に連結する追加のビルドアップ層を含む第２の複数の相互接続構造と
    を含み、
    前記複数の電気配線特徴部の第１サブセットが前記第１の複数の相互接続構造と、前記装置の面との間に複数の電気信号を送り、
    前記複数の電気配線特徴部の第２サブセットに含まれる前記複数のビアが前記第２の複数の相互接続構造と、前記装置の前記面との間に複数の電気信号を送る
    装置。
  15. 前記複数のインダクタは、複数の磁心インダクタ（ＭＣＩ）又は複数の空心インダクタ（ＡＣＩ）からなる群から選択される
    請求項１４に記載の装置。
  16. 前記複数のコンデンサは、前記複数のコンデンサを前記ウェハに物理的に連結する接着層上に配置される
    請求項１４に記載の装置。
  17. 前記複数のコンデンサが複数のディスクリートセラミックコンデンサを含み、前記第２の複数の相互接続構造が前記複数のディスクリートセラミックコンデンサの複数の金属端子を含む
    請求項１６に記載の装置。
  18. 前記電気絶縁性材料が第１の電気絶縁性材料であり、前記複数のコンデンサが複数の金属−絶縁体−金属コンデンサ（複数のＭＩＭコンデンサ）を有し、前記第２の複数の相互接続構造が前記複数のコンデンサの上方に配置される第２の電気絶縁性材料の表面に配置される
    請求項１４に記載の装置。
  19. 前記ＩＣアセンブリが統合電圧レギュレータの受動部分であり、パッケージコアのダイ面に提供される電圧を規制するための有効電圧調整回路を更に含み、前記有効電圧調整回路は、前記ＩＣアセンブリに電気的に連結される
    請求項１４から１８のいずれか一項に記載の装置。
  20. 前記装置がパッケージアセンブリであり、前記装置の前記面が前記パッケージアセンブリのダイ面である
    請求項１４から１８のいずれか一項に記載の装置。
  21. 前記装置はマザーボードである
    請求項１４から１８のいずれか一項に記載の装置。
  22. パッケージコアを提供する段階と、
    前記パッケージコア内に孔をレーザ形成する段階と、
    半導体ウェハの第１面上に配置される複数のインダクタと、前記半導体ウェハの前記第１面と反対側の第２面上に配置される複数のコンデンサとを有する、ディスクリートチップであるアセンブリを前記孔内に置く段階と、
    前記アセンブリの上方に封止材料を堆積し、前記アセンブリを前記パッケージ内に埋め込む段階と、
    前記複数のコンデンサを前記パッケージコアのダイ面と電気的に連結するためのコンデンサ配線特徴部を形成する段階と、
    前記複数のインダクタを前記パッケージコアの前記ダイ面と電気的に連結するためのインダクタ配線特徴部を形成する段階と
    を備え、
    前記コンデンサ配線特徴部は、前記パッケージコアの複数のビアと、前記複数のコンデンサの複数の端子とを電気的に連結するビルドアップ層を含む、パッケージの製造方法。
  23. 前記複数のインダクタは、複数の磁心インダクタ（ＭＣＩ）又は複数の空心インダクタ（ＡＣＩ）からなる群から選択される
    請求項２２に記載の方法。
  24. 前記複数のコンデンサは複数のディスクリートセラミックコンデンサを含む
    請求項２２に記載の方法。
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