DE112014003166B4 - Gestapelte Halbleitervorrichtungsbaugruppe mit einer verbesserten Verbindungsbandbreite und Verfahren zur Herstellung einer solchen Baugruppe - Google Patents

Gestapelte Halbleitervorrichtungsbaugruppe mit einer verbesserten Verbindungsbandbreite und Verfahren zur Herstellung einer solchen Baugruppe Download PDF

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    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
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Abstract

Gestapelte Halbleitervorrichtungsbaugruppe, welche Folgendes umfasst:ein Substrat (102) mit einer ersten Seite (102a) und einer der ersten Seite entgegengesetzten zweiten Seite (102b), wobei die erste Seite (102a) mehrere Kontaktstellen (102e) aufweist und die zweite Seite (102b) mehrere Kontaktstellen (102f) aufweist, einschließlich Kontaktstellen in einem Fan-out-Bereich (102g) der zweiten Seite (102b), wobei das Substrat (102) elektrische Leitungswegmerkmale (102c) aufweist, die dafür ausgelegt sind, Kontaktstellen von den mehreren Kontaktstellen (102e) auf der ersten Seite (102a) mit Kontaktstellen von den mehreren Kontaktstellen (102f) auf der zweiten Seite (102b), einschließlich der Kontaktstellen des Fan-out-Bereichs (102g) der zweiten Seite (102b), elektrisch zu koppeln,eine erste Halbleitervorrichtung (104) mit einer ersten Vorrichtungskontaktstellenseite (104f), die mit einer Kontaktstelle von den mehreren Kontaktstellen (102e) auf der ersten Seite (102a) des Substrats (102) gekoppelt ist,eine zweite Halbleitervorrichtung (106) mit einer dem Substrat (102) gegenüberstehenden zweiten Vorrichtungskontaktstellenseite (106f), die mit einer Kontaktstelle von den mehreren Kontaktstellen (120f) auf der zweiten Seite (102b) des Substrats (102) gekoppelt ist, wobei die erste Halbleitervorrichtung (104), die zweite Halbleitervorrichtung (106) und Kontaktstellen des Fan-out-Bereichs (102g) über das Substrat (102) durch die elektrischen Leitungswegmerkmale (102c) elektrisch miteinander gekoppelt sind, undeine dielektrische Schicht (108) mit einer ersten Seite (108a), die mit der zweiten Seite (102b) des Substrats (102) gekoppelt ist und die zweite Halbleitervorrichtung (106) kapselt, wobei die dielektrische Schicht (108) mehrere leitende Durchkontaktierungen (108c) aufweist, die elektrisch mit den Kontaktstellen im Fan-out-Bereich (102g) der zweiten Seite (102b) gekoppelt sind und dafür ausgelegt sind, elektrische Signale der ersten Halbleitervorrichtung (104) und der zweiten Halbleitervorrichtung (106) zwischen der ersten Seite (108a) der dielektrischen Schicht (108) und einer zweiten Seite (108b) der dielektrischen Schicht (108) zu leiten, wobei die zweite Seite (108b) der dielektrischen Schicht (108) der ersten Seite (108a) der dielektrischen Schicht (108) entgegengesetzt ist.

Description

  • Gebiet
  • Ausführungsformen der vorliegenden Offenbarung betreffen allgemein das Gebiet der Baugruppenbildung für Halbleitervorrichtungen und insbesondere eine gestapelte Halbleitervorrichtungsbaugruppe mit einer verbesserten Verbindungsbandbreite.
  • Hintergrund
  • Halbleitervorrichtungsbaugruppen mit einem verringerten Formfaktor (planare und z-Richtung), einer niedrigeren Leistungsaufnahme und geringeren Kosten für tragbare und mobile Anwendungen führen zu einer Vielzahl von Herausforderungen. Beispielsweise sind eine 3D-Chip-Stapelung und eine Baugruppe-auf-Baugruppe-Stapelung typische Lösungen für das Verringern des planaren Formfaktors (in x,y-Richtung). Diese Stapelungsansätze können jedoch zu Herausforderungen an den Produktentwurf in z-Richtung führen. Als ein anderes Beispiel kann ein reduzierter Leistungsverbrauch durch breite Ein-/Ausgabespeicher, die als obere Baugruppe konfiguriert sind, im Gegensatz zur Verwendung von Standardspeicheransätzen erhalten werden. Dieser Stapelungsansatz benötigt im Allgemeinen eine hohe Verbindungsbandbreite zwischen oberen und unteren Baugruppen. Die Bandbreite kann unter Verwendung von Silicium-Durchkontaktierungen (TSV) für die Chip-Stapelungsansatze oder Form-Durchkontaktierungen (TMV) und Durchkontaktierungsbalken für Baugruppe-auf-Baugruppe-Ansätze erreicht werden. TSV sind jedoch im Allgemeinen kostspielig, und TMV und Durchkontaktierungsbalken in einem Fan-out-Bereich haben im Allgemeinen eine begrenzte Verbindungsbandbreite. Dementsprechend können Ansätze für eine Bildung gestapelter Halbleiterbaugruppen wünschenswert sein, wodurch die Kosten, die Höhe in z-Richtung, der Leistungsverbrauch und die planare Auflagefläche verringert werden, während eine hohe Anzahl von Zwischenverbindungen beibehalten wird, die für eine Verbindung mit einer gedruckten Leiterplatte (PCB) verfügbar sind.
  • Aus der US 2014/0217604 A1 ist bekannt eine Halbleitervorrichtung umfassend einen ersten Chip mit einer ersten aktiven Oberfläche und einer ersten Rückseite gegenüber der ersten aktiven Oberfläche, einen zweiten Chip mit einer zweiten aktiven Oberfläche und einer zweiten Rückseite gegenüber der zweiten aktiven Oberfläche und einen Interposer, wobei der erste Chip elektrisch mit einer ersten Seite des Interposers gekoppelt ist, wobei die zweite aktive Oberfläche des zweiten Chips elektrisch mit einer zweiten Seite des Interposers gekoppelt ist. Die Halbleitervorrichtung umfasst auch einen ersten Verbinder über dem Interposer, ein erstes Einkapselungsmaterial, das den zweiten Chip umgibt, das erste Einkapselungsmaterial mit einer ersten Oberfläche über dem Interposer und eine elektrische Überkopplung des ersten Verbinders und des Interposers. Ein erstes Ende der Durchkontaktierung ist im Wesentlichen koplanar mit der ersten Oberfläche des ersten Einkapselungsmaterials.
  • Die US 2014/0091471 A1 beschreibt ein Komponentenpaket und ein Umformverfahren. Ein erstes Komponentenpaket kann eine erste Halbleitervorrichtung mit einem Paar von Interposern enthalten, die an gegenüberliegenden Seiten der ersten Halbleitervorrichtung angebracht sind. Jeder Interposer kann darin gebildete leitende Spuren enthalten, um eine elektrische Kopplung mit leitenden Merkmalen bereitzustellen, die auf den Oberflächen der jeweiligen Interposer gebildet sind. Eine Vielzahl von Durchkontaktierungen kann dafür sorgen, dass die Interposer elektrisch miteinander verbunden werden. Ein erster Interposer kann elektrische Verbindungen zu einer Leiterplatte oder einer nachfolgenden Halbleitervorrichtung bereitstellen. Ein zweiter Interposer kann elektrische Verbindungen zu einer zweiten Halbleitervorrichtung und einem zweiten Komponentenpaket bereitstellen. Das erste und das zweite Komponentenpaket können kombiniert werden, um eine PoP-Struktur (Package-on-Package) zu bilden.
  • In US 2014/0185264 A1 ist ein Verfahren und eine für eine Vorrichtung Packung oder eine Package-on-Package (PoP) -Vorrichtung beschrieben. Ein IC-Gehäuse oder eine PoP-Vorrichtung kann einen elektrischen Pfad umfassen, der einen Chip und einen Entkopplungskondensator verbindet, wobei der elektrische Pfad eine Breite in einem Bereich von ungefähr 8 µm bis ungefähr 44 µm und eine Länge in einem Bereich von ungefähr 10 µm bis ungefähr 650 µm haben kann. Der Entkopplungskondensator und der Chip können in demselben Gehäuse oder in verschiedenen Gehäusen innerhalb einer PoP-Vorrichtung enthalten sein, die durch Kontaktflächen, Umverteilungsschichten (RDLs) und Verbinder verbunden sind.
  • Figurenliste
  • Anhand der folgenden detaillierten Beschreibung in Zusammenhang mit der anliegenden Zeichnung werden Ausführungsformen leicht verstanden werden. Zur Erleichterung dieser Beschreibung bezeichnen gleiche Bezugszahlen gleiche Strukturelemente. Ausführungsformen werden in den Figuren der anliegenden Zeichnung beispielhaft und nicht einschränkend dargestellt.
  • Es zeigen:
    • 1 schematisch eine seitliche Schnittansicht einer als Beispiel dienenden gestapelten Halbleitervorrichtungsbaugruppe gemäß einigen Ausführungsformen,
    • 2 schematisch eine seitliche Schnittansicht einer als Beispiel dienenden gestapelten Halbleitervorrichtungsbaugruppe als eine integrierte Schaltungs-(IC)-Anordnung gemäß einigen Ausführungsformen,
    • 3 schematisch eine seitliche Schnittansicht einer als Beispiel dienenden gestapelten Halbleitervorrichtungsbaugruppe mit einer dritten Halbleitervorrichtung gemäß einigen Ausführungsformen,
    • 4 schematisch eine seitliche Schnittansicht einer als Beispiel dienenden gestapelten Halbleitervorrichtungsbaugruppe mit einem zusätzlichen Flip-Chip-Die und einer gestapelten Baugruppe-auf-einer-Baugruppe, die durch Durchkontaktierungen verbunden sind, gemäß einigen Ausführungsformen,
    • 5 schematisch eine seitliche Schnittansicht einer als Beispiel dienenden gestapelten Halbleitervorrichtungsbaugruppe mit einer Waferebenen-Chipskala-Baugruppe als eine erste Baugruppenvorrichtung gemäß einigen Ausführungsformen,
    • 6 schematisch ein Verfahren zur Herstellung einer gestapelten Halbleitervorrichtungsbaugruppe gemäß einigen Ausführungsformen,
    • 7 schematisch eine seitliche Schnittansicht einer gestapelten Halbleitervorrichtungsbaugruppe während verschiedener Fertigungsstufen gemäß einigen Ausführungsformen und
    • 8 schematisch eine Rechenvorrichtung, die eine hier beschriebene gestapelte Halbleitervorrichtungsbaugruppe aufweist, gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Ausführungsformen der vorliegenden Offenbarung beschreiben eine gestapelte Halbleitervorrichtungsbaugruppe und zugeordnete Techniken und Konfigurationen. In der folgenden Beschreibung werden verschiedene Aspekte der der Erläuterung dienenden Implementationen unter Verwendung von Begriffen beschrieben, die von Fachleuten auf dem Gebiet üblicherweise verwendet werden, um anderen Fachleuten den Gegenstand ihrer Arbeit mitzuteilen. Fachleuten wird jedoch verständlich sein, dass Ausführungsformen der vorliegenden Offenbarung mit nur einigen der beschriebenen Aspekte verwirklicht werden können. Für die Zwecke der Erklärung werden spezifische Zahlen, Materialen und Konfigurationen dargelegt, um ein gründliches Verständnis der der Erläuterung dienenden Implementationen bereitzustellen. Fachleuten wird jedoch verständlich sein, dass die vorliegende Erfindung auch ohne die spezifischen Einzelheiten verwirklicht werden kann. In anderen Fällen sind wohlbekannte Merkmale fortgelassen oder wurden vereinfacht, um die der Erläuterung dienenden Implementationen nicht unverständlich zu machen.
  • In der folgenden detaillierten Beschreibung wird auf die anliegende Zeichnung Bezug genommen, die hierzu gehört, wobei gleiche Bezugszahlen überall gleiche Teile bezeichnen und worin zur Erläuterung Ausführungsformen dargestellt sind, worin der Gegenstand der vorliegenden Offenbarung verwirklicht werden kann. Die folgende detaillierte Beschreibung ist nicht in einschränkendem Sinne auszulegen. Die unter Schutz gestellten Gegenstände sind durch die anliegenden Ansprüche definiert.
  • Für die Zwecke der vorliegenden Offenbarung bedeutet der Ausdruck „A und/oder B“ (A), (B) oder (A und B). Für die Zwecke der vorliegenden Offenbarung bedeutet der Ausdruck „A, B und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C).
  • Die Beschreibung kann auf der Perspektive beruhende Beschreibungen, wie oben/unten, in/aus, über/unter und dergleichen verwenden. Diese Beschreibungen werden lediglich verwendet, um die Erörterung zu erleichtern, und sie sollen die Anwendung von hier beschriebenen Ausführungsformen nicht auf eine bestimmte Orientierung beschränken.
  • Die Beschreibung kann die Begriffe „gemäß einer Ausführungsform“ oder „gemäß Ausführungsformen“ verwenden, die sich jeweils auf eine oder mehrere der gleichen oder von verschiedenen Ausführungsformen beziehen können. Ferner sind die Begriffe „umfassend“, „aufweisend“, „mit“ und dergleichen, welche in Bezug auf Ausführungsformen der vorliegenden Offenbarung verwendet werden, synonym.
  • Der Begriff „gekoppelt mit“ kann hier zusammen mit seinen Ableitungen verwendet werden. „Gekoppelt“ kann eines oder mehrere der folgenden bedeuten. „Gekoppelt“ kann bedeuten, dass zwei oder mehr Elemente in direktem physikalischem oder elektrischem Kontakt stehen. „Gekoppelt“ kann jedoch auch bedeuten, dass zwei oder mehr Elemente indirekt miteinander in Kontakt stehen, sie jedoch noch zusammenwirken oder miteinander interagieren, und er kann bedeuten, dass ein oder mehrere andere Elemente zwischen die Elemente, die als miteinander gekoppelt bezeichnet wurden, gekoppelt oder geschaltet sind.
  • Gemäß verschiedenen Ausführungsformen kann der Ausdruck „ein erstes Merkmal, das auf einem zweiten Merkmal gebildet, abgeschieden oder auf andere Weise angeordnet ist“ bedeuten, dass das erste Merkmal über dem zweiten Merkmal gebildet, abgeschieden oder angeordnet ist und zumindest ein Teil des ersten Merkmals in direktem Kontakt (beispielsweise direktem physikalischem und/oder elektrischem Kontakt) oder in indirektem Kontakt (wobei sich beispielsweise ein oder mehrere andere Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal befinden können) mit zumindest einem Teil des zweiten Merkmals sein kann.
  • Hier kann sich der Begriff „Modul“ auf eine anwendungsspezifische integrierte Schaltung (ASIC), eine elektronische Schaltung, ein System-auf-einem-Chip (SoC), einen Prozessor (geteilt, zweckgebunden oder Gruppe), eine MEMS-Vorrichtung, eine integrierte passive Vorrichtung und/oder einen Speicher (geteilt, zweckgebunden oder Gruppe), welche ein oder mehrere Software- oder Firmwareprogramme ausführen, eine kombinatorische Logikschaltung und/oder andere geeignete Komponenten, welche die beschriebene Funktionalität bereitstellen, beziehen, Teil davon sein oder aufweisen.
  • 1 zeigt schematisch eine seitliche Schnittansicht einer als Beispiel dienenden gestapelten Halbleitervorrichtungsbaugruppe (Baugruppe) 100 gemäß einigen Ausführungsformen. Gemäß einigen Ausführungsformen kann die Baugruppe 100 ein Substrat 102 aufweisen, das elektrisch und/oder physikalisch mit einer ersten Seite 104f einer ersten Halbleitervorrichtung 104 auf einer ersten Seite 102a des Substrats 102 und einer ersten Seite 106f einer zweiten Halbleitervorrichtung 106 auf einer zweiten Seite 102b des Substrats 102 gekoppelt ist. Die erste Seite 102a und die zweite Seite 102b können auf entgegengesetzten Seiten des Substrats 102 liegen. Eine erste Seite 108a einer dielektrischen Schicht 108 kann mit der zweiten Seite 102b des Substrats 102 gekoppelt sein und die zweite Halbleitervorrichtung 106 kapseln. Die dielektrische Schicht 108 kann in Kontakt mit einer zweiten Seite 106c der zweiten Halbleitervorrichtung 106 stehen. Die dielektrische Schicht kann elektrische Leitungswegmerkmale 108c zum Leiten elektrischer Signale von der ersten Seite 108a der dielektrischen Schicht 108 zu einer zweiten Seite 108b der dielektrischen Schicht aufweisen und verwendet werden, um elektrische Signale zwischen der ersten Halbleitervorrichtung 104, der zweiten Halbleitervorrichtung 106 und der zweiten Seite 108b der dielektrischen Schicht 108 zu leiten.
  • Gemäß einigen Ausführungsformen kann das Substrat 102 aus einem mehrschichtigen Halbleiterverbundsubstrat mit einem Kern, einem dünnen Kern oder ohne einen Kern (kernloses Substrat) bestehen oder ein beliebiges geeignetes Substrat für die Baugruppenbildung von Halbleitervorrichtungen sein. Gemäß einigen Ausführungsformen kann jeder beliebige Substrattyp, der für Flip-Chip-Baugruppen geeignet ist, für das Substrat 102 verwendet werden. Gemäß einigen Ausführungsformen hat das Substrat 102 1,5 und mehr Schichten eines mehrschichtigen Substrats. Gemäß einigen Ausführungsformen das Substrat 102 nach einem beliebigen Industriestandardverfahren hergestellt werden, einschließlich sequenzieller Aufbau- und Z-Stapel-Verfahren, jedoch ohne Einschränkung darauf.
  • Das Substrat 102 kann elektrische Leitungswegmerkmale 102c und elektrische Verbindungspunkte 102e auf der ersten Fläche 102a und elektrische Verbindungspunkte 102f auf der zweiten Fläche 102b aufweisen. Das Substrat kann einen Fan-out-Bereich 102g auf der zweiten Fläche 102b und einen Fan-out-Bereich 102d auf der ersten Fläche 102a aufweisen. Die elektrischen Leitungswegmerkmale 102c des Substrats 102 können eine elektrische Kommunikation zwischen der ersten Halbleitervorrichtung 104, der zweiten Halbleitervorrichtung 106 und den Verbindungspunkten 102e, 102f, einschließlich der Fan-out-Bereiche 102d und 102g, bereitstellen. Die elektrischen Verbindungspunkte 102e und 102f können Löthöcker, Kontaktstellen, Säulen und ein beliebiger anderer geeigneter Verbinder für das Verbinden von Halbleitervorrichtungen mit einem Substrat sein, einschließlich Kombinationen der vorstehend erwähnten. Die elektrischen Leitungswegmerkmale 108c der dielektrischen Schicht 108 können in Kontakt mit den elektrischen Verbindungspunkten 102f des Fan-out-Bereichs 102g des Substrats 102 stehen. Gemäß einigen Ausführungsformen kann das Substrat 102 eine mehrschichtigen Baugruppenanordnung mit integrierten Komponenten, einschließlich einer drahtlosen Kommunikation, jedoch ohne Einschränkung darauf, aufweisen. Das Substrat 102 kann elektrische Leitungswegmerkmale (in 1 nicht dargestellt) beispielsweise in der Art von Leiterbahnen, Kontaktstellen, Durchgangslöchern, Durchkontaktierungen oder Leitungen, die dafür ausgelegt sind, elektrische Signale zu mit dem Substrat 102 gekoppelten Halbleitervorrichtungen oder von diesen zu leiten, aufweisen.
  • Die erste Halbleitervorrichtung 104 kann aus einem Die 104d bestehen, der durch eine Formmischung 104e oder einen ähnlichen Mischungstyp gekapselt sein kann. Der Die 104d kann ein diskretes Produkt repräsentieren, das unter Verwendung von Halbleiterfertigungstechniken in der Art von Dünnfilmabscheidung, Lithographie, Ätzen und dergleichen, die in Zusammenhang mit der Bildung komplementärer Metall-Oxid-Halbleiter-(CMOS)-Vorrichtungen verwendet werden, aus einem Halbleitermaterial (beispielsweise Silicium) hergestellt ist. Gemäß einigen Ausführungsformen kann der Die 104d ein Hochfrequenz-(HF)-Die sein, aufweisen oder Teil davon sein. Gemäß anderen Ausführungsformen kann der Die ein Prozessor, ein Speicher, ein System-auf-einem-Chip (SoC) oder eine anwendungsspezifische integrierte Schaltung (ASIC) sein, aufweisen oder Teil davon sein.
  • Gemäß einigen Ausführungsformen kann ein Unterfüllungsmaterial 104g (manchmal als „Verkapselung“ bezeichnet) zwischen dem Die 104d und dem Substrat 102 angeordnet sein, um die Haftung zu fördern und/oder Merkmale des Dies 104d und des Substrats 102 zu schützen. Das Unterfüllungsmaterial 104g kann aus einem elektrisch isolierenden Material bestehen und zumindest einen Abschnitt des Dies 104d und/oder der Die-Ebenen-Zwischenverbindungsstrukturen 104h kapseln, wie ersichtlich ist. Gemäß einigen Ausführungsformen steht das Unterfüllungsmaterial 104g in direktem Kontakt mit den Die-Ebenen-Zwischenverbindungsstrukturen 104h. Gemäß einigen Ausführungsformen hat das Unterfüllungsmaterial 104g eine Seite 104a, die in direktem Kontakt mit dem Substrat 102 auf der ersten Fläche 102a steht.
  • Der Die 104d kann gemäß einer breiten Vielzahl geeigneter Konfigurationen am Substrat 102 angebracht werden, einschließlich beispielsweise einer direkten Kopplung mit dem Substrat 102 in einer Flip-Chip-Konfiguration, wie dargestellt ist. In der Flip-Chip-Konfiguration ist eine erste Seite 104f eine aktive Seite des Dies 104d und weist eine aktive Schaltungsanordnung (nicht dargestellt) auf. Die erste Seite 104f wird unter Verwendung von Die-Ebenen-Zwischenverbindungsstrukturen 104h in der Art von Löthöckern, Säulen oder anderen geeigneten Strukturen, die auch den Die 104d elektrisch mit dem Substrat 102 koppeln können, an der Oberfläche 102a des Substrats 102 angebracht. Geeignete Strukturen umfassen ohne Einschränkung Mikrolötkügelchen, Kupfersäulen, leitende Klebstoffe und nicht leitende Klebstoffe und Kombinationen davon. Gemäß einigen Ausführungsformen kann ein Wiederaufschmelzen erfolgen, um Verbindungen zu bilden, gefolgt von einer Kapillarunterfüllung oder einer geschmolzenen Unterfüllung. Ein Thermokompressionsbonden oder Thermoschallbonden kann gemäß einigen Ausführungsformen verwendet werden. Die erste Seite 104f des Dies 104d kann Transistorvorrichtungen aufweisen, und eine inaktive Seite/zweite Seite 104c kann entgegengesetzt zur ersten Seite/aktiven Seite 104f angeordnet sein, wie ersichtlich ist.
  • Der Die 104d kann im Allgemeinen ein Halbleitersubstrat 104d.1, eine oder mehrere Vorrichtungsschichten (nachstehend „Vorrichtungsschicht 104d.2“) und eine oder mehrere Verbindungsschichten (nachstehend „Verbindungsschicht 104d.3“) aufweisen. Das Halbleitersubstrat 104d.1 kann gemäß einigen Ausführungsformen im Wesentlichen aus einem Bulk-Halbleitermaterial, wie beispielsweise Silicium, bestehen. Die Vorrichtungsschicht 104d.2 kann ein Gebiet repräsentieren, in dem aktive Vorrichtungen in der Art von Transistorvorrichtungen auf dem Halbleitersubstrat 104d.1 gebildet sind. Die Vorrichtungsschicht 104d.2 kann beispielsweise Strukturen in der Art von Kanalkörpern und/oder Source/Drain-Gebieten von Transistorvorrichtungen aufweisen. Die Verbindungsschicht 104d.3 kann Verbindungsstrukturen aufweisen, die dafür ausgelegt sind, elektrische Signale zu und von den aktiven Vorrichtungen in der Vorrichtungsschicht 104d.2 zu leiten. Beispielsweise kann die Verbindungsschicht 104d.3 Gräben und/oder Durchgangslöcher aufweisen, um elektrische Leitungswege und/oder Kontakte bereitzustellen.
  • Gemäß einigen Ausführungsformen können die Die-Ebenen-Zwischenverbindungsstrukturen 104h dafür ausgelegt sein, elektrische Signale zwischen dem Die 104d und anderen elektrischen Vorrichtungen zu leiten. Die elektrischen Signale können beispielsweise Ein-/Ausgangs-(E/A)-Signale und/oder Leistungs/Massesignale einschließen, die in Verbindung mit dem Betrieb des Dies 104d verwendet werden.
  • Die zweite Halbleitervorrichtung 106 kann aus einem Die 106d bestehen. Der Die 106d kann ein diskretes Produkt repräsentieren, das unter Verwendung von Halbleiterfertigungstechniken in der Art einer Dünnfilmabscheidung, Lithographie, eines Ätzens und dergleichen, die in Zusammenhang mit der Bildung von CMOS-Vorrichtungen verwendet werden, aus einem Halbleitermaterial hergestellt wird. Gemäß einigen Ausführungsformen kann der Die 104d ein HF-Die sein, diesen aufweisen oder ein Teil davon sein. Gemäß anderen Ausführungsformen kann der Die ein Prozessor, ein Speicher, ein SoC, ein MEMS, eine IPD oder eine ASIC sein, aufweisen oder Teil davon sein.
  • Gemäß einigen Ausführungsformen kann ein Unterfüllungsmaterial 106g zwischen dem Die 106d und dem Substrat 102 angeordnet sein, um die Haftung zu fördern und/oder Merkmale des Dies 106d und des Substrats 102 zu schützen. Das Unterfüllungsmaterial 106g kann aus einem elektrisch isolierenden Material bestehen und zumindest einen Abschnitt des Dies 106d und/oder der Die-Ebenen-Zwischenverbindungsstrukturen 106h kapseln, wie ersichtlich ist. Gemäß einigen Ausführungsformen steht das Unterfüllungsmaterial 106g in direktem Kontakt mit den Die-Ebenen-Zwischenverbindungsstrukturen 106h. Gemäß einigen Ausführungsformen steht das Unterfüllungsmaterial 106g auf der zweiten Fläche 102b in direktem Kontakt 106a mit dem Substrat 102.
  • Der Die 106d kann gemäß einer breiten Vielzahl geeigneter Konfigurationen am Substrat 102 angebracht werden, einschließlich beispielsweise einer direkten Kopplung mit dem Substrat 102 in einer Flip-Chip-Konfiguration, wie dargestellt ist. Bei der Flip-Chip-Konfiguration ist eine erste Seite 106f eine aktive Seite des Dies 106d und weist eine aktive Schaltungsanordnung auf. Die erste Seite 106f wird unter Verwendung von Die-Ebenen-Zwischenverbindungsstrukturen 106h in der Art von Löthöckern, Säulen oder anderen geeigneten Strukturen, die auch den Die 106d elektrisch mit dem Substrat 102 koppeln können, an der Oberfläche 102b des Substrats 102 angebracht. Geeignete Strukturen umfassen ohne Einschränkung Mikrolötkügelchen, Kupfersäulen, leitende Klebstoffe und nicht leitende Klebstoffe und Kombinationen davon. Gemäß einigen Ausführungsformen kann ein Wiederaufschmelzen erfolgen, um Verbindungen zu bilden, gefolgt von einer Kapillarunterfüllung oder einer geschmolzenen Unterfüllung. Ein Thermokompressionsbonden oder Thermoschallbonden kann gemäß einigen Ausführungsformen verwendet werden. Die erste Seite 106f des Dies 106d kann Transistorvorrichtungen aufweisen, und eine inaktive Seite/zweite Seite 106c kann entgegengesetzt zur ersten Seite/aktiven Seite 106f angeordnet sein, wie ersichtlich ist.
  • Der Die 106d kann im Allgemeinen ein Halbleitersubstrat 106d.1, eine oder mehrere Vorrichtungsschichten 106d.2 und eine oder mehrere Verbindungsschichten 106d.3 aufweisen. Das Halbleitersubstrat 106d.1 kann gemäß einigen Ausführungsformen im Wesentlichen aus einem Bulk-Halbleitermaterial, wie beispielsweise Silicium, bestehen. Die Vorrichtungsschicht 106d.2 kann ein Gebiet repräsentieren, in dem aktive Vorrichtungen in der Art von Transistorvorrichtungen auf dem Halbleitersubstrat 106d.1 gebildet sind. Die Vorrichtungsschicht 106d.2 kann beispielsweise Strukturen in der Art von Kanalkörpern und/oder Source/Drain-Gebieten von Transistorvorrichtungen aufweisen. Die Verbindungsschicht 106d.3 kann Verbindungsstrukturen aufweisen, die dafür ausgelegt sind, elektrische Signale zu und von den aktiven Vorrichtungen in der Vorrichtungsschicht 106d.2 zu leiten. Beispielsweise kann die Verbindungsschicht 106d.3 Gräben und/oder Durchgangslöcher aufweisen, um elektrische Leitungswege und/oder Kontakte bereitzustellen.
  • Gemäß einigen Ausführungsformen können die Die-Ebenen-Zwischenverbindungsstrukturen 106h dafür ausgelegt sein, elektrische Signale zwischen dem Die 106d und anderen elektrischen Vorrichtungen zu leiten. Die elektrischen Signale können beispielsweise Ein-/Ausgangs-(E/A)-Signale und/oder Leistungs/Massesignale einschließen, die in Verbindung mit dem Betrieb des Dies 106d verwendet werden.
  • Gemäß einigen Ausführungsformen kann die erste Halbleitervorrichtung 104 aus zwei oder mehr Dies bestehen, welche die gleichen oder ähnliche Merkmale aufweisen wie für den Die 104d beschrieben wurde. Gemäß einigen Ausführungsformen kann die zweite Halbleitervorrichtung 106 aus zwei oder mehr Dies bestehen, welche die gleichen oder ähnliche Merkmale aufweisen wie für den Die 106d beschrieben wurde. Gemäß einigen Ausführungsformen sind die zwei oder mehr Dies gestapelt. Gemäß einigen Ausführungsformen sind die zwei oder mehr Dies Seite an Seite angeordnet. Gemäß einigen Ausführungsformen sind die zwei oder mehr Dies gestapelt und Seite an Seite angeordnet. Gemäß einigen Ausführungsformen, bei denen die zweite Halbleitervorrichtung 106 aus zwei oder mehr Dies besteht, kapselt die dielektrische Schicht 108 die zwei oder mehr Dies ein.
  • Gemäß einigen Ausführungsformen können die erste Halbleitervorrichtung 104 und die zweite Halbleitervorrichtung 106 ein oder mehrere Dies, Baugruppen, Systeme-in-einer-Baugruppe, oberflächenmontierte Vorrichtungen (SMD), integrierte aktive Vorrichtungen (IAD) und/oder integrierte passive Vorrichtungen (IPD) sein. Aktive und passive Vorrichtungen können Kondensatoren, Induktoren, Verbinder, Schalter, Relais, Transistoren, Operationsverstärker, Dioden, Oszillatoren, Sensoren, MEMS-Vorrichtungen, Kommunikations- und Netzwerkmodule, Speichermodule, Leistungsmodule, Schnittstellenmodule, HF-Module und/oder RFID-Module einschließen.
  • Gemäß einigen Ausführungsformen sind die erste Halbleitervorrichtung 104 und das Substrat 102 eine Waferebenen-Chipskala-Baugruppe mit einer Umverteilungsschicht (WLCSP), eine Fan-out-Waferebenen-Baugruppe mit einer Umverteilungsschicht (FOWLP), eine eingebettete Waferebenen-Kugelgitteranordnung-Baugruppe (eWLBGA) oder eine Waferebenen-Fan-out-Plattenebenen-Baugruppe (WFOP).
  • Gemäß einigen Ausführungsformen besteht die dielektrische Schicht 108 aus mehreren dielektrischen Schichten. Gemäß einigen Ausführungsformen besteht die dielektrische Schicht 108 aus einer oder mehreren laminierten Schichten aus dielektrischem Material. Gemäß einigen Ausführungsformen besteht die dielektrische Schicht 108 aus einem beschichteten dielektrischen Material aus einer oder mehreren Beschichtungen. Gemäß einigen Ausführungsformen ist die dielektrische Schicht 108 geformt. Gemäß einigen Ausführungsformen besteht die dielektrische Schicht 108 aus einer oder mehreren Schichten aus Ajinomoto Build-up Film (ABF), flammhemmenden FR4-Materialien, flammhemmenden FR2-Materialien, einem harzbeschichteten Kupfer-(RCC)-Film, Polyimid (PI), Poly-(p-phenylen-2,6-benzobisoxazol) (PBO), Bisbenzocyclobuten (BCB), einem Passivierungsfilm und einer Formmischung (flüssig, Schicht und Pulver) und Kombinationen davon. Gemäß einigen Ausführungsformen ist der Passivierungsfilm ein von JSR Corporation hergestellter WPR®-Film. WPR ist ein registriertes Warenzeichen der JSR Corporation, Higashi-Shinbashi 1-chome Minato-ku Tokyo 105-8640 JAPAN. Gemäß einigen Ausführungsformen wird die dielektrische Schicht 108 lasergebohrt, um Öffnungen für das Erzeugen der elektrischen Leitungswegmerkmale 108c zu bilden. Gemäß einigen Ausführungsformen werden die elektrischen Leitungswegmerkmale 108c in den Öffnungen durch einen Metallplattierungsprozess, einschließlich stromloser Prozesse und/oder elektrischer Plattierungsprozesse, gebildet.
  • 2 zeigt schematisch eine seitliche Schnittansicht einer als Beispiel dienenden gestapelten Halbleitervorrichtungsbaugruppe als eine integrierte Schal-tungs-(IC)-Anordnung 200 (IC-Anordnung 200) gemäß einigen Ausführungsformen. Die Ausführungsform aus 2 kann sich mit Ausführungsformen der gestapelten Halbleitervorrichtungsbaugruppe 100 aus 1 bei Hinzufügung einer Umverteilungsschicht 202, von Verbindungsstrukturen 204 und einer Leiterplatte 206 vertragen. Dementsprechend kann die Beschreibung der Komponenten, Materialien und Verfahren, die vorstehend für die gestapelte Halbleitervorrichtungsbaugruppe 100 aus 1 bereitgestellt wurde, auch auf die IC-Anordnung 200 aus 2 angewendet werden.
  • Gemäß einigen Ausführungsformen kann die Umverteilungsschicht 202 aus einer elektrischen Signalleitungsschicht 202a und einer dielektrischen Schicht 202b bestehen. Gemäß einigen Ausführungsformen kann die Umverteilungsschicht 202 aus mehreren abwechselnden Schichten aus elektrischen Signalleitungsschichten 202a und dielektrischen Schichten 202b bestehen. Gemäß einigen Ausführungsformen ist die dielektrische Schicht 202b eine Lötmaskenschicht. Gemäß einigen Ausführungsformen können die elektrischen Signalleitungsschichten aus Leiterbahnen, Kontaktstellen, Durchgangslöchern, Durchkontaktierungen oder Leitungen bestehen, die dafür ausgelegt sind, elektrische Signale zu oder von den Halbleitervorrichtungen, die mit dem Substrat 102 und der Leiterplatte 206 gekoppelt sind, zu leiten.
  • Gemäß einigen Ausführungsformen kann die Leiterplatte 206 eine gedruckte Leiterplatte (PCB) sein, die aus einem elektrisch isolierenden Material in der Art eines Epoxidlaminats besteht. Beispielsweise kann die Leiterplatte 206 elektrisch isolierende Schichten aufweisen, die aus Materialien wie beispielsweise Polytetrafluorethylen, Phenolbaumwollpapiermaterialien, wie Flame Retardant 4 (FR-4), FR-1, Baumwollpapier und Epoxidmaterialien wie CEM-1 oder CEM-3 oder gewebten Glasmaterialien, die unter Verwendung eines Epoxidharz-Prepreg-Materials miteinander laminiert sind, bestehen. Verbindungsstrukturen (nicht dargestellt) wie Leiterbahnen, Gräben oder Durchkontaktierungen können durch die elektrisch isolierenden Schichten gebildet werden, um die elektrischen Signale der Halbleitervorrichtungen 104d und 106d, die am Substrat 102 angebracht sind, durch die Leiterplatte 206 zu leiten. Die Leiterplatte 206 kann gemäß anderen Ausführungsformen aus anderen geeigneten Materialien bestehen. Gemäß einigen Ausführungsformen ist die Leiterplatte 206 eine Hauptplatine (beispielsweise eine Hauptplatine 802 aus 8).
  • Gemäß einigen Ausführungsformen können die Verbindungsstrukturen 204 aus Löthöckern, Säulen und/oder Kontaktstellen bestehen. Gemäß einigen Ausführungsformen können die Verbindungsstrukturen 204 Lötkügelchen aufweisen. Die Verbindungsstrukturen 204 können mit dem Substrat 102 und/oder der Leiterplatte 206 gekoppelt sein, um entsprechende Lötverbindungen zu bilden, die dafür ausgelegt sind, die elektrischen Signale ferner zwischen dem Substrat 102 und der Leiterplatte 206 zu leiten. Andere geeignete Techniken zum physikalischen und/oder elektrischen Koppeln des Substrats 102 mit der Leiterplatte 206 können gemäß anderen Ausführungsformen verwendet werden.
  • Die IC-Anordnung 200 kann gemäß anderen Ausführungsformen eine breite Vielzahl anderer geeigneter Konfigurationen aufweisen, einschließlich beispielsweise geeigneter Kombinationen von Flip-Chip- und/oder Drahtbondkonfigurationen, Verdrahtungslagen, Mehrchip-Baugruppenkonfigurationen unter Einschluss von System-in-einer Baugruppe-(SiP)- und/oder Baugruppe-auf-Baugruppe-(PoP)-Konfigurationen. Gemäß einigen Ausführungsformen können andere geeignete Techniken für das Leiten elektrischer Signale zwischen dem Die 102 und anderen Komponenten der IC-Anordnung 200 verwendet werden.
  • 3 zeigt schematisch eine seitliche Schnittansicht einer als Beispiel dienenden gestapelten Halbleitervorrichtungsbaugruppe mit einer dritten Halbleitervorrichtung 300 (Baugruppe 300) gemäß einigen Ausführungsformen. Die Ausführungsform aus 3 kann mit Ausführungsformen der IC-Anordnung 200 aus 2 verträglich sein, wobei eine dritte Halbleitervorrichtung 302 hinzugefügt ist, das Substrat 206 jedoch aus Gründen der Klarheit fortgelassen wurde. Demgemäß kann die Beschreibung der Komponenten, Materialien und Verfahren, die zuvor für die gestapelte Halbleitervorrichtungsbaugruppe 100 aus 1 und die IC-Anordnung 200 bereitgestellt wurde, auch auf die Baugruppe 300 aus 3 angewendet werden.
  • Gemäß einigen Ausführungsformen kann die dritte Halbleitervorrichtung 302 aus einem Flip-Chip-Die 302a mit einer aktiven Fläche 302b, die durch die Die-Ebenen-Verbindungsstrukturen 302c mit der Umverteilungsschicht 202 gekoppelt ist, bestehen, die jeweils zuvor beschrieben wurden. Gemäß einigen Ausführungsformen besteht die dritte Halbleitervorrichtung 302 aus zwei oder mehr Halbleitervorrichtungen. Gemäß einigen Ausführungsformen besteht die dritte Halbleitervorrichtung 302 aus einem oder mehreren Dies, Baugruppen, einem System-in-einer Baugruppe, oberflächenmontierten Vorrichtungen (SMD), integrierten aktiven Vorrichtungen (IAD) und/oder integrierten passiven Vorrichtungen (IPD). Gemäß einigen Ausführungsformen kann die dritte Halbleitervorrichtung 302 eine WLCSP, eine WLP oder ein nackter Die sein.
  • 4 zeigt schematisch eine seitliche Schnittansicht einer als Beispiel dienenden gestapelten Halbleitervorrichtungsbaugruppe mit einem zusätzlichen Flip-Chip-Die und einer gestapelten Baugruppe-auf-Baugruppe, die durch Durchkontaktierungen 400 verbunden sind (Baugruppe 400) gemäß einigen Ausführungsformen. Die Ausführungsform aus 4 kann mit Ausführungsformen der Baugruppe 300 aus 3 verträglich sein, wobei eine vierte Halbleitervorrichtung 402 hinzugefügt ist, die auf der ersten Halbleitervorrichtung 104 gestapelt angeordnet ist. Demgemäß kann die Beschreibung der Komponenten, Materialien und Verfahren, die zuvor für die Baugruppe 300 aus 3 bereitgestellt wurde, auch auf die Baugruppe 400 aus 4 angewendet werden. Gemäß einigen Ausführungsformen weist die Baugruppe 400 aus 4 nicht die dritte Halbleitervorrichtung 302 auf.
  • Gemäß einigen Ausführungsformen ist die vierte Halbleitervorrichtung 402 unter Verwendung von Durchkontaktierungen 404, die mit Verbindungspunkten 102e im Fan-out-Bereich 102d des Substrats 102 gekoppelt sind, mit der ersten Halbleitervorrichtung 104 gekoppelt. Gemäß einigen Ausführungsformen verbinden Zwischenverbindungen 404a die Durchkontaktierungen 404 mit einem Substrat 406 der vierten Halbleitervorrichtung 402. Elektrische Leitungswegmerkmale des Substrats 406 sind in 4 nicht dargestellt. Gemäß einigen Ausführungsformen besteht die vierte Halbleitervorrichtung 402 aus einem Flip-Chip-Die 408 auf einem Substrat 406 mit Zwischenverbindungen 410 und einer Formmischung 412, welche den Die 408 kapselt. Gemäß einigen Ausführungsformen ist die vierte Halbleitervorrichtung eine WLCSP oder eine eWLBGA. Gemäß einigen Ausführungsformen ist die vierte Halbleitervorrichtung 402 durch Silicium-Durchkontaktierungen oder Form-Durchkontaktierungen oder eine Kombination davon mit der ersten Halbleitervorrichtung 104 gekoppelt. Gemäß einigen Ausführungsformen besteht die vierte Halbleitervorrichtung aus einem oder mehreren Dies, Baugruppen, Systemen-in-einer-Baugruppe, SMD, IAD und/oder IPD. Gemäß einigen Ausführungsformen können Lötkügelchen für das Koppeln der Vorrichtung 402 verwendet werden.
  • 5 zeigt schematisch eine seitliche Schnittansicht einer als Beispiel dienenden gestapelten Halbleitervorrichtungsbaugruppe mit einer Waferebenen-Chipskala-Baugruppe als eine erste Baugruppenvorrichtung 500 (Baugruppe 500) gemäß einigen Ausführungsformen. Die Ausführungsform aus 5 kann mit Ausführungsformen der IC-Anordnung 200 aus 2 verträglich sein, wobei die Leiterplatte 206 fortgelassen ist und die Halbleitervorrichtung 104 und das Substrat 102 durch eine WLCSP 504 mit dem Die 504a und dem Substrat 502 ersetzt sind. Dementsprechend kann die Beschreibung der Komponenten, Materialien und Verfahren, die zuvor für die IC-Anordnung 200 aus 3 bereitgestellt wurde, auf die Baugruppe 500 aus 5 angewendet werden.
  • Gemäß einigen Ausführungsformen wird die Baugruppe 500 aus 5 unter Verwendung von Waferebenenprozessen hergestellt. Gemäß einigen Ausführungsformen wird die zweite Halbleitervorrichtung 106d unter Verwendung von Waferebenenprozessen mit dem Substrat 502 der WLCSP 504 gekoppelt. Gemäß einigen Ausführungsformen wird die Vorrichtung 106d durch Lötkügelchen, plattierte Mikrokontakthöcker, Lötmittel-auf-Kontaktstellen-Druck oder Kupfersäulen oder andere geeignete Kopplungsstrukturen und -verfahren mit dem Substrat 502 gekoppelt. Gemäß einigen Ausführungsformen werden Wiederaufschmelzprozesse für das Koppeln der Vorrichtung 106d verwendet. Gemäß einigen Ausführungsformen wird die dielektrische Schicht unter Verwendung von Waferebenenprozessen in der Art beispielsweise Schleuderbeschichten von PI, Passivierungsfilm und/oder PBO mit dem Substrat 502 gekoppelt.
  • Gemäß einigen Ausführungsformen ist die erste Halbleitervorrichtung 104, wie in den 1 - 3 dargestellt ist, eine FOWLP. Gemäß einigen Ausführungsformen befindet sich eine RDL auf einem künstlichen Wafer oder einer künstlichen Platte mit eingebetteten Silicium-Dies, woraufhin ein hängender Die unter Verwendung von Lötkügelchen, plattierten Mikrolöthöckern, Lötmittel-auf-Kontaktstelle-Druck oder Kupfersäulen oder andere geeignete Kopplungsstrukturen und -verfahren auf der RDL angebracht wird. Gemäß einigen Ausführungsformen wird eine Wiederaufschmelzverarbeitung für das Koppeln der Vorrichtung 106d verwendet. Gemäß einigen Ausführungsformen wird die dielektrische Schicht unter Verwendung von Waferebenenprozessen, wie beispielsweise Schleuderbeschichten von PI, Passivierungsfilm und/oder PBO, mit dem Substrat 102 gekoppelt. Gemäß einigen Ausführungsformen wird eine künstliche Plattensubstrattechnologie mit einer Lamination von ABF oder eines ähnlichen dielektrischen Films für das Koppeln der dielektrischen Schicht 108 mit dem Substrat 102 verwendet.
  • 6 zeigt schematisch ein Verfahren 600 zur Herstellung einer gestapelten Halbleitervorrichtungsbaugruppe gemäß einigen Ausführungsformen. Das Verfahren 600 kann verwendet werden, um die in den 1 - 5 dargestellten Ausführungsformen zu bilden, um sie an den Ausführungsformen der in 2 dargestellten Leiterplatte 206 anzubringen. Die verwendeten Bezugszahlen sind die gleichen, die in den 1 - 5 verwendet wurden.
  • Bei 602 kann das Verfahren 600 Folgendes aufweisen: Bereitstellen eines Substrats 102, 502 mit einer ersten Halbleitervorrichtung 104, 504, die mit einer ersten Seite 102a, 502a gekoppelt ist, und einer zweiten Halbleitervorrichtung 106, die mit der zweiten/entgegengesetzten Seite 102b, 502b des Substrats 102, 502 gekoppelt ist. Gemäß einigen Ausführungsformen können die Halbleitervorrichtungen 104, 504 und 106 gekoppelt werden, wobei die aktiven Seiten beispielsweise in einer Flip-Chip-Konfiguration dem Substrat gegenüberstehen. Gemäß einigen Ausführungsformen kann bei 602 eine Waferebenenverarbeitung verwendet werden, einschließlich beispielsweise WLCSP, eWLBGA oder FOWLP oder dergleichen, wobei ein Silicium-Die der Ausgangspunkt sein kann und dann RDL-Schichten hinzugefügt werden können und das Substrat sein können.
  • Bei 604 kann das Verfahren 600 Folgendes aufweisen: Bilden einer dielektrischen Schicht 108 auf der zweiten Seite 102b, 502b, wobei die dielektrische Schicht die zweite Halbleitervorrichtung 106 kapselt. Gemäß einigen Ausführungsformen kann eine Waferebenenverarbeitung verwendet werden, um die dielektrische Schicht 108 zu bilden. Gemäß einigen Ausführungsformen kann die dielektrische Schicht durch Lamination oder Schleuderbeschichten oder eine Kombination davon gebildet werden. Gemäß einigen Ausführungsformen kann ein Laserbohren oder ein anderes geeignetes Verfahren verwendet werden, um Öffnungen in der dielektrischen Schicht 108 zu erzeugen, um die leitenden Durchkontaktierungen zu bilden. Gemäß einigen Ausführungsformen können die leitenden Durchkontaktierungen durch stromlose Plattierungsprozesse oder elektrische Plattierungsprozesse oder eine Kombination davon gebildet werden.
  • Bei 608 kann das Verfahren 600 eine Umverteilungsschicht (RDL) 202 mit der dielektrischen Schicht 108 koppeln. Gemäß einigen Ausführungsformen kann die RDL-Schicht 202 aus zwei oder mehr Schichten bestehen, die aus einer leitenden Schicht und einer dielektrischen Schicht bestehen, und sie kann durch Lamination oder Beschichten oder eine Kombination davon gebildet werden. Gemäß einigen Ausführungsformen kann die gestapelte Halbleitervorrichtungsbaugruppe mit einer Leiterplatte 206 gekoppelt werden.
  • Bei 610 kann das Verfahren 600 eine oder mehrere zusätzliche Halbleitervorrichtungen 302 mit der RDL 202 koppeln. Gemäß einigen Ausführungsformen können eine oder mehrere zusätzliche Halbleitervorrichtungen 402 mit der ersten Halbleitervorrichtung 104 gekoppelt werden. Gemäß einigen Ausführungsformen kann eine Kopplungsfläche für das Koppeln einer Leiterplatte 206 die gesamte Fläche der RDL 202, einschließlich der Fläche unter der zweiten Halbleitervorrichtung 106, die nicht im Fan-out-Bereich 102g liegt, einschließen.
  • 7 zeigt schematisch eine seitliche Schnittansicht einer gestapelten Halbleitervorrichtungsbaugruppe während verschiedener Stufen der Herstellung gemäß einigen Ausführungsformen und wie durch in den 1 - 5 dargestellte Beispiele und das Verfahren aus 6 erläutert wird. Die Strukturen aus 7 können ähnliche Bezugszeichen aufweisen wie jene in den 1 - 5 und sollen ähnliche Strukturen repräsentieren, es sei denn, dass etwas anderes angegeben wird. Eine Struktur 702 entspricht 602 des Verfahrens 600. Die Struktur 702 zeigt eine erste Halbleitervorrichtung 720, die mit einem Substrat 722 gekoppelt ist, und eine zweite Halbleitervorrichtung 726, die mit dem Substrat 722 gekoppelt ist. Eine Struktur 704 entspricht 602 des Verfahrens 600. Bei der Struktur 704 kann die Struktur 702 eine dielektrische Schicht 724 aufweisen, die mit dem Substrat 722 gekoppelt ist und die zweite Halbleitervorrichtung 726 kapselt. Die Struktur 706 entspricht 606 beim Verfahren 600. Bei der Struktur 706 kann die dielektrische Schicht 724 durch sie hindurch gebildete leitende Durchkontaktierungen aufweisen, um eine dielektrische Schicht 724b zu bilden. Eine Struktur 708 entspricht 608 des Verfahrens 600. Bei der Struktur 708 umfasst eine Umverteilungsschicht wenigstens eine leitende Schicht 728, und es kann eine dielektrische Schicht 730 vorhanden sein. Die Struktur 708 kann Lötkügelchen oder andere Kopplungsstrukturen aufweisen, die sich auf der RDL befinden und mit einer Leiterplatte in der Art der Hauptplatine aus 8 gekoppelt sind. Eine Struktur 710 entspricht 610 des Verfahrens 600. Bei der Struktur 710 kann eine zusätzliche Halbleitervorrichtung 732 mit der RDL gekoppelt sein. Eine Struktur 712 entspricht 610 des Verfahrens 600. Bei der Struktur 712 kann eine zusätzliche Halbleitervorrichtung 730 durch Durchkontaktierungen 734 mit der Vorrichtung 720 gekoppelt sein. Eine Struktur 714 entspricht 610 des Verfahrens 600. Bei der Struktur 714 kann die zusätzliche Halbleitervorrichtung 730 über Durchkontaktierungen 734 mit der Vorrichtung 720 gekoppelt sein, und die andere zusätzliche Halbleitervorrichtung 732 kann mit der RDL gekoppelt sein.
  • Verschiedene Operationen werden wiederum in einer Weise, die am hilfreichsten ist, um den beanspruchten Erfindungsgegenstand zu verstehen, als mehrere diskrete Operationen beschrieben. Die Reihenfolge der Beschreibung sollte jedoch nicht so ausgelegt werden, dass sie impliziert, dass diese Operationen notwendigerweise von der Reihenfolge abhängen.
  • Ausführungsformen der vorliegenden Offenbarung können unter Verwendung einer geeigneten Hardware und/oder Software in ein System implementiert werden, um eine gewünschte Konfiguration vorzunehmen. 8 zeigt schematisch eine Rechenvorrichtung, die eine hier beschriebene gestapelte Halbleitervorrichtungsbaugruppe gemäß einigen Ausführungsformen aufweist, wie in den 1 - 5 gezeigt und zuvor beschrieben wurde. Die Rechenvorrichtung 800 kann eine Platine in der Art einer Hauptplatine 802 (beispielsweise im Gehäuse 808) aufnehmen. Die Hauptplatine 802 kann eine Anzahl von Komponenten aufweisen, einschließlich eines Prozessors 804 und wenigstens eines Kommunikationschips 806, jedoch ohne Einschränkung darauf. Der Prozessor 804 kann physikalisch und elektrisch mit der Hauptplatine 802 gekoppelt sein. Bei einigen Implementationen kann der wenigstens eine Kommunikationschip 806 auch physikalisch und elektrisch mit der Hauptplatine 802 gekoppelt sein. Gemäß weiteren Implementationen kann der Kommunikationschip 806 Teil des Prozessors 804 sein.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 800 andere Komponenten aufweisen, die möglicherweise physikalisch und elektrisch mit der Hauptplatine 802 gekoppelt sein können. Diese anderen Komponenten können folgende einschließen, sind jedoch nicht auf diese beschränkt: einen flüchtigen Speicher (beispielsweise DRAM), einen nicht flüchtigen Speicher (beispielsweise ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsbildschirmanzeige, eine Berührungsbildschirm-Steuereinrichtung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine Vorrichtung des globalen Positionsbestimmungssystems (GPS), einen Kompass, MEMS-Sensoren, einen Geiger-Zähler, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (in der Art eines Festplattenlaufwerks, einer Compact Disk (CD), einer Digital Versatile Disk (DVD) usw.).
  • Der Kommunikationschip 806 kann drahtlose Kommunikationen für die Übertragung von Daten zur Rechenvorrichtung 800 und von dieser ermöglichen. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung modulierter elektromagnetischer Strahlung über ein nicht festes Medium übermitteln können. Der Begriff impliziert nicht, dass die zugeordneten Vorrichtungen keine Drähte enthalten, wenngleich dies gemäß einigen Ausführungsformen der Fall sein könnte. Der Kommunikationschip 806 kann beliebige einer Anzahl drahtloser Standards oder Protokolle implementieren, einschließlich der folgenden, jedoch ohne Einschränkung darauf: Standards des Institute for Electrical and Electronic Engineers (IEEE), einschließlich WiGig, WiFi (IEEE 802.11-Familie), IEEE 802.16-Standards (beispielsweise IEEE 802.16-2005 Amendment), des Long-Term-Evolution-(LTE)-Projekts zusammen mit jeglichen Erweiterungen, Aktualisierungen und/oder Revisionen (beispielsweise das Advanced-LTE-Projekt, das ultramobile Breitband-(UMB)-Projekt (auch als „3GPP2“ bezeichnet) usw.). IEEE-802.16-kompatible Breitband-Drahtloszugangs-(BWA)-Netze werden im Allgemeinen als WiMAX-Netze bezeichnet, wobei es sich um ein Akronym handelt, das für Worldwide Interoperability for Microwave Access steht, welche eine Zertifizierungsmarke für Produkte ist, welche Konformitäts- und Zusammenarbeitsfähigkeitstests für die IEEE-802.16-Standards bestehen. Der Kommunikationschip 806 kann entsprechend einem Netz des globalen Systems für die Mobilkommunikation (GSM), einem Netz des allgemeinen Paketfunkdienstes (GPRS), einem Netz des universellen Mobilkommunikationssystems (UMTS), einem High-Speed-Packet-Access-(HSPA)-Netz, einem Evolved-HSPA-(E-HSPA)-Netz oder einem LTE-Netz arbeiten. Der Kommunikationschip 806 kann gemäß Enhanced Data for GSM Evolution (EDGE), GSM EDGE Radio Access Network (GERAN), Universal Terrestrial Radio Access Network (UTRAN) oder Evolved UTRAN (E-UTRAN) arbeiten. Der Kommunikationschip 806 kann gemäß einem Codegetrenntlage-Vielfachzugriff-(CDMA)-Protokoll, einem Zeitgetrenntlage-Vielfachzugriff-(TDMA)-Protokoll, einem Digital-Enhanced-Cordless-Telecommunications-(DECT)-Protokoll, einem Evolution-Data-Optimized-(EV-DO)-Protokoll, Ableitungen davon sowie anderen Drahtlosprotokollen arbeiten, die als 3G, 4G, 5G usw. bezeichnet sind. Der Kommunikationschip 806 kann gemäß anderen Ausführungsformen gemäß anderen Drahtlosprotokollen arbeiten.
  • Die Rechenvorrichtung 800 kann mehrere Kommunikationschips 806 aufweisen. Beispielsweise kann ein erster Kommunikationschip 806 für Drahtloskommunikationen mit kürzerer Reichweite, wie WiGig, WiFi und Bluetooth, vorgesehen sein und kann ein zweiter Kommunikationschip 806 für Drahtloskommunikationen mit größerer Reichweite, wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO und andere, vorgesehen sein.
  • Der Prozessor 804 der Rechenvorrichtung 800 kann in einer gestapelten Halbleitervorrichtungsbaugruppe, wie hier beschrieben und in den 1 - 5 dargestellt, gekapselt sein. Beispielsweise kann die Leiterplatte 206 aus 2 eine Hauptplatine 802 sein und kann der Prozessor 804 ein Die 104d, 106d, 408, 504a sein, der in einer gestapelten Halbleitervorrichtungsbaugruppe montiert ist, wie in den 1 - 5 beschrieben. Die gestapelte Halbleitervorrichtungsbaugruppe und die Hauptplatine 802 können unter Verwendung von Baugruppenebenen-Zwischenverbindungen, Lötkügelchen, Kontaktstellen, Löthöckern oder Säulen oder anderen geeigneten Zwischenverbindungen miteinander gekoppelt sein. Andere geeignete Konfigurationen können gemäß hier beschriebenen Ausführungsformen implementiert werden. Der Begriff „Prozessor“ kann sich auf eine beliebige Vorrichtung oder einen beliebigen Teil einer Vorrichtung beziehen, welche elektronische Daten von Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder im Speicher gespeichert werden können.
  • Der Kommunikationschip 806 kann auch einen Die (beispielsweise HF-Die) aufweisen, der in einer gestapelten Halbleitervorrichtungsbaugruppe aus den 1 - 5, wie hier beschrieben, gekapselt sein kann. Gemäß weiteren Implementationen kann eine andere Komponente (beispielsweise eine Speichervorrichtung oder eine andere integrierte Schaltungsvorrichtung), die in die Rechenvorrichtung 800 untergebracht ist, einen Die aufweisen, der in einer gestapelten Halbleitervorrichtungsbaugruppe aus den 1 - 5, wie hier beschrieben, gekapselt sein kann.
  • Bei verschiedenen Implementationen kann die Rechenvorrichtung 800 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktopcomputer, ein Server, ein Drucker, ein Scanner, ein Bildschirm, eine Settop-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbares Musikabspielgerät oder ein digitaler Videorecorder sein. Die Rechenvorrichtung 800 kann gemäß einigen Ausführungsformen eine mobile Rechenvorrichtung sein. Bei weiteren Implementationen kann die Rechenvorrichtung 800 eine andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • BEISPIELE
  • Gemäß verschiedenen Ausführungsformen beschreibt die vorliegende Offenbarung eine gestapelte Halbleitervorrichtungsbaugruppe. Beispiel 1 einer gestapelten Halbleitervorrichtungsbaugruppe (Baugruppe) kann Folgendes aufweisen: ein Substrat mit einer ersten Seite und einer der ersten Seite entgegengesetzten zweiten Seite, wobei die erste Seite mehrere Kontaktstellen aufweist und die zweite Seite mehrere Kontaktstellen aufweist, einschließlich Kontaktstellen in einem Fan-out-Bereich der zweiten Seite, wobei das Substrat elektrische Leitungswegmerkmale aufweist, die dafür ausgelegt sind, Kontaktstellen von den mehreren Kontaktstellen auf der ersten Seite mit Kontaktstellen von den mehreren Kontaktstellen auf der zweiten Seite, einschließlich der Kontaktstellen des Fan-out-Bereichs der zweiten Seite, elektrisch zu koppeln, eine erste Halbleitervorrichtung mit einer ersten Vorrichtungskontaktstellenseite, die mit einer Kontaktstelle von den mehreren Kontaktstellen auf der ersten Seite des Substrats gekoppelt ist, eine zweite Halbleitervorrichtung mit einer zweiten Vorrichtungskontaktstellenseite, die mit einer Kontaktstelle von den mehreren Kontaktstellen auf der zweiten Seite des Substrats gekoppelt ist, wobei die erste Halbleitervorrichtung und die zweite Halbleitervorrichtung über das Substrat durch die elektrischen Leitungswegmerkmale elektrisch miteinander gekoppelt sind, und eine dielektrische Schicht mit einer ersten Seite, die mit der zweiten Seite des Substrats gekoppelt ist und die zweite Halbleitervorrichtung kapselt, wobei die dielektrische Schicht mehrere leitende Durchkontaktierungen aufweist, die elektrisch mit den Kontaktstellen im Fan-out-Bereich der zweiten Seite gekoppelt sind und dafür ausgelegt sind, elektrische Signale der ersten Halbleitervorrichtung und der zweiten Halbleitervorrichtung zwischen der ersten Seite der dielektrischen Schicht und einer zweiten Seite der dielektrischen Schicht zu leiten, wobei die zweite Seite der dielektrischen Schicht der ersten Seite der dielektrischen Schicht entgegengesetzt ist.
  • Beispiel 2 kann die Baugruppe aus Beispiel 1 aufweisen, wobei die erste Halbleitervorrichtung ein Flip-Chip-Die ist.
  • Beispiel 3 kann die Baugruppe aus Beispiel 1 aufweisen, wobei die erste Halbleitervorrichtung und das Substrat eine kombinierte Halbleiterbaugruppe sind, die einen oder mehrere Halbleiter-Dies umfasst.
  • Beispiel 4 kann die Baugruppe aus Beispiel 3 aufweisen, wobei die kombinierte Halbleiterbaugruppe eine Waferebenen-Chipskala-Baugruppe, eine eingebettete Fan-out-Waferebenenbaugruppe oder eine Fan-in-Waferebenenbaugruppe umfasst.
  • Beispiel 5 kann die Baugruppe aus Beispiel 1 aufweisen, welche ferner wenigstens eine der folgenden aufweist: eine oder mehrere zusätzliche Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, die mit einer Kontaktstelle von den mehreren Kontaktstellen auf der ersten Seite des Substrats gekoppelt sind, und eine oder mehrere zusätzliche Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, die mit einer Kontaktstelle von den mehreren Kontaktstellen auf der zweiten Seite des Substrats gekoppelt sind, wobei die dielektrische Schicht die eine oder die mehreren zusätzlichen Halbleitervorrichtungen kapselt.
  • Beispiel 6 kann die Baugruppe aus Beispiel 1 aufweisen, welche ferner eine Formmischung aufweist, welche die erste Halbleitervorrichtung kapselt.
  • Beispiel 7 kann die Baugruppe aus einem der Beispiele 1 bis 6 aufweisen, wobei die zweite Halbleitervorrichtung ein Flip-Chip-Die, eine Waferebenen-Chipskala-Baugruppe, eine Waferebenenbaugruppe, eine eingebettete Waferebenenbaugruppe oder eine Plattenebenen-Baugruppe ist.
  • Beispiel 8 kann die Baugruppe aus Beispiel 1 aufweisen, welche ferner Folgendes aufweist: eine Umverteilungsschicht mit einer ersten Seite, die mit der zweiten Seite der dielektrischen Schicht gekoppelt ist, wobei die Umverteilungsschicht mehrere leitende Wege aufweist, welche die mehreren leitenden Durchkontaktierungen mit mehreren Kontaktstellen auf einer zweiten Seite der Umverteilungsschicht elektrisch koppeln, wobei die zweite Seite der Umverteilungsschicht der ersten Seite der Umverteilungsschicht entgegengesetzt ist, wobei die mehreren Kontaktstellen auf der zweiten Seite der Umverteilungsschicht Kontaktstellen unterhalb eines Bereichs der zweiten Halbleitervorrichtung einschließen.
  • Beispiel 9 kann die Baugruppe aus Beispiel 8 aufweisen, welche ferner wenigstens eine der folgenden aufweist: eine oder mehrere zusätzliche Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, die mit einer Kontaktstelle von den mehreren Kontaktstellen auf der zweiten Seite der Umverteilungsschicht gekoppelt sind, und einen oder mehrere zweite Sätze von zusätzlichen Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, wobei wenigstens eine der Kontaktstellen mit einer Kontaktstelle von mehreren Kontaktstellen auf einer zweiten Seite der ersten Halbleitervorrichtung gekoppelt ist, wobei die zweite Seite der ersten Vorrichtungskontaktstellenseite entgegengesetzt ist, wobei die mehreren Kontaktstellen auf der zweiten Seite der ersten Halbleitervorrichtung durch eine erste Vorrichtungsanzahl leitender Wege mit dem Substrat gekoppelt sind.
  • Beispiel 10 kann die Baugruppe aus Beispiel 1 aufweisen, wobei die erste Halbleitervorrichtung und die zweite Halbleitervorrichtung jeweils eine oder mehrere Vorrichtungen sind, die aus der Gruppe ausgewählt sind, welche aus Halbleiter-Dies, passiven Halbleitervorrichtungen, aktiven Halbleitervorrichtungen, Halbleiterbaugruppen, Halbleitermodulen, oberflächenmontierten Halbleitervorrichtungen und integrierten passiven Vorrichtungen und Kombinationen davon besteht.
  • Beispiel 11 kann die Baugruppe aus Beispiel 1 aufweisen, wobei die dielektrische Schicht aus einer oder mehreren Schichten polymerischer Materialien oder polymerischer Verbundmaterialien besteht.
  • Beispiel 12 kann die Baugruppe aus Beispiel 11 aufweisen, wobei die polymerischen Materialien oder polymerischen Verbundmaterialien aus der Gruppe ausgewählt sind, die aus Ajinomoto Build-up Film (ABF), flammhemmendem FR2, flammhemmendem FR4, einer harzbeschichteten Kupfer-(RCC)-Folie, Polyimid, einem Passivierungsfilm, Polybenzthiazol (PBZT), Polybenzoxazol (PBO) und einer Formmischung und Kombinationen davon besteht.
  • Beispiel 13 eines Verfahrens zur Herstellung einer gestapelten Halbleitervorrichtungsbaugruppe (Verfahren) kann Folgendes aufweisen: Bereitstellen eines Substrats mit einer ersten Seite und einer der ersten Seite entgegengesetzten zweiten Seite, wobei die erste Seite mehrere Kontaktstellen aufweist und die zweite Seite mehrere Kontaktstellen aufweist, und einer ersten Halbleitervorrichtung mit einer ersten Vorrichtungskontaktstellenseite mit einer Kontaktstelle, die mit den mehreren Kontaktstellen auf der ersten Seite des Substrats gekoppelt ist, und einer zweiten Halbleitervorrichtung mit einer zweiten Vorrichtungskontaktstellenseite mit einer Kontaktstelle, die mit den mehreren Kontaktstellen auf der zweiten Seite des Substrats gekoppelt ist, und Bilden einer dielektrischen Schicht auf der zweiten Seite des Substrats, wobei die dielektrische Schicht die zweite Halbleitervorrichtung kapselt, wobei das Bilden ferner das Laminieren, Beschichten oder eine Kombination des Laminierens und Beschichtens eines oder mehrerer polymerischer Materialien oder polymerischer Verbundmaterialien umfasst.
  • Beispiel 14 kann das Verfahren aus Beispiel 13 aufweisen, wobei die polymerischen Materialien oder polymerischen Verbundmaterialien aus der Gruppe ausgewählt werden, die aus Ajinomoto Build-up Film (ABF), flammhemmendem FR2, flammhemmendem FR4, einer harzbeschichteten Kupfer-(RCC)-Folie, Polyimid, einem Passivierungsfilm, Polybenzthiazol (PBZT), Polybenzoxazol (PBO) und einer Formmischung und Kombinationen davon besteht.
  • Beispiel 15 kann das Verfahren aus Beispiel 13 aufweisen, wobei eine erste Seite der dielektrischen Schicht mit der zweiten Seite des Substrats gekoppelt wird, wobei das Verfahren ferner Folgendes aufweist: Bilden leitender Durchkontaktierungen durch die dielektrische Schicht, um wenigstens eine der mehreren Kontaktstellen auf der zweiten Seite des Substrats mit wenigstens einer der mehreren Kontaktstellen auf einer zweiten Seite der dielektrischen Schicht zu verbinden, wobei die zweite Seite der dielektrischen Schicht der ersten Seite der dielektrischen Schicht entgegengesetzt ist.
  • Beispiel 16 kann das Verfahren aus Beispiel 13 aufweisen, welches ferner das Bilden einer mit der zweiten Seite der dielektrischen Schicht gekoppelten Umverteilungsschicht aufweist.
  • Beispiel 17 kann das Verfahren aus Beispiel 13 aufweisen, welches ferner wenigstens eines der folgenden umfasst: Koppeln einer oder mehrerer zusätzlicher Halbleitervorrichtungen jeweils mit Kontaktstellenseiten mit einer Kontaktstelle von mehreren Kontaktstellen auf der Umverteilungsschicht und Koppeln eines oder mehrerer zweiter Sätze zusätzlicher Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, wobei wenigstens eine der Kontaktstellen mit einer Kontaktstelle von mehreren Kontaktstellen auf einer zweiten Seite der ersten Halbleitervorrichtung gekoppelt wird, wobei die zweite Seite der ersten Vorrichtungskontaktstellenseite entgegengesetzt ist, wobei die mehreren Kontaktstellen auf der zweiten Seite der ersten Halbleitervorrichtung durch eine erste Vorrichtungsanzahl leitender Wege mit dem Substrat gekoppelt wird.
  • Beispiel 18 einer Rechenvorrichtung (Vorrichtung) kann Folgendes aufweisen: eine Leiterplatte und eine gestapelte Halbleitervorrichtungsbaugruppe, welche Folgendes aufweist: ein Substrat mit einer ersten Seite und einer der ersten Seite entgegengesetzten zweiten Seite, wobei die erste Seite mehrere Kontaktstellen aufweist und die zweite Seite mehrere Kontaktstellen aufweist, einschließlich Kontaktstellen in einem Fan-out-Bereich der zweiten Seite, wobei das Substrat elektrische Leitungswegmerkmale aufweist, die dafür ausgelegt sind, Kontaktstellen von den mehreren Kontaktstellen auf der ersten Seite mit Kontaktstellen von den mehreren Kontaktstellen auf der zweiten Seite, einschließlich der Kontaktstellen des Fan-out-Bereichs der zweiten Seite, elektrisch zu koppeln, eine erste Halbleitervorrichtung mit einer ersten Vorrichtungskontaktstellenseite, die mit einer Kontaktstelle von den mehreren Kontaktstellen auf der ersten Seite des Substrats gekoppelt ist, eine zweite Halbleitervorrichtung mit einer zweiten Vorrichtungskontaktstellenseite, die mit einer Kontaktstelle von den mehreren Kontaktstellen auf der zweiten Seite des Substrats gekoppelt ist, wobei die erste Halbleitervorrichtung und die zweite Halbleitervorrichtung über das Substrat durch die elektrischen Leitungswegmerkmale elektrisch miteinander gekoppelt sind, eine dielektrische Schicht mit einer ersten Seite, die mit der zweiten Seite des Substrats gekoppelt ist und die zweite Halbleitervorrichtung kapselt, wobei die dielektrische Schicht mehrere leitende Durchkontaktierungen aufweist, die elektrisch mit den Kontaktstellen im Fan-out-Bereich der zweiten Seite gekoppelt sind und dafür ausgelegt sind, elektrische Signale der ersten Halbleitervorrichtung und der zweiten Halbleitervorrichtung zwischen der ersten Seite der dielektrischen Schicht und einer zweiten Seite der dielektrischen Schicht zu leiten, wobei die zweite Seite der dielektrischen Schicht der ersten Seite der dielektrischen Schicht entgegengesetzt ist, und eine Umverteilungsschicht mit einer ersten Seite, die mit der zweiten Seite der dielektrischen Schicht gekoppelt ist, wobei die Umverteilungsschicht mehrere leitende Wege aufweist, welche die mehreren leitenden Durchkontaktierungen mit mehreren Kontaktstellen auf einer zweiten Seite der Umverteilungsschicht elektrisch koppeln, wobei die zweite Seite der Umverteilungsschicht der ersten Seite der Umverteilungsschicht entgegengesetzt ist, wobei die zweite Seite der Umverteilungsschicht mit der Leiterplatte elektrisch gekoppelt ist, wobei die mehreren Kontaktstellen auf der zweiten Seite der Umverteilungsschicht Kontaktstellen unterhalb eines Bereichs der zweiten Halbleitervorrichtung einschließen.
  • Beispiel 19 kann die Vorrichtung aus Beispiel 18 aufweisen, wobei die erste Halbleitervorrichtung ein Flip-Chip-Die ist, der in eine Formmischung gekapselt ist.
  • Beispiel 20 kann die Vorrichtung aus Beispiel 18 aufweisen, wobei die erste Halbleitervorrichtung und das Substrat eine kombinierte Halbleiterbaugruppe sind, die einen oder mehrere Halbleiter-Dies umfasst.
  • Beispiel 21 kann die Vorrichtung aus Beispiel 20 aufweisen, wobei die kombinierte Halbleiterbaugruppe eine Waferebenen-Chipskala-Baugruppe, eine eingebettete Fan-out-Waferebenenbaugruppe oder eine Fan-in-Waferebenenbaugruppe einschließt.
  • Beispiel 22 kann die Vorrichtung aus Beispiel 18 aufweisen, welche ferner wenigstens eine der folgenden umfasst: eine oder mehrere zusätzliche Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, wobei wenigstens eine der Kontaktstellen mit einer Kontaktstelle von den mehreren Kontaktstellen auf der ersten Seite des Substrats gekoppelt ist, und eine oder mehrere zusätzliche Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, wobei wenigstens eine der Kontaktstellen mit einer Kontaktstelle von den mehreren Kontaktstellen auf der zweiten Seite des Substrats gekoppelt ist, wobei die dielektrische Schicht die eine oder die mehreren zusätzlichen Halbleitervorrichtungen kapselt.
  • Beispiel 23 kann die Vorrichtung aus Beispiel 18 aufweisen, welche ferner eine Formmischung aufweist, welche die erste Halbleitervorrichtung kapselt.
  • Beispiel 24 kann die Vorrichtung aus einem der Beispiele 18 bis 23 aufweisen, wobei die zweite Halbleitervorrichtung ein Flip-Chip-Die, eine Waferebenen-Chipskala-Baugruppe, eine Waferebenenbaugruppe, eine eingebettete Waferebenenbaugruppe oder eine Plattenebenen-Baugruppe ist.
  • Beispiel 25 kann die Vorrichtung aus Beispiel 18 aufweisen, welche ferner wenigstens eine der folgenden aufweist: eine oder mehrere zusätzliche Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, wobei wenigstens eine der Kontaktstellen mit einer Kontaktstelle von den mehreren Kontaktstellen auf der zweiten Seite der Umverteilungsschicht gekoppelt ist, und einen oder mehrere zweite Sätze von zusätzlichen Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, wobei wenigstens eine der Kontaktstellen mit einer Kontaktstelle von mehreren Kontaktstellen auf einer zweiten Seite der ersten Halbleitervorrichtung gekoppelt ist, wobei die zweite Seite der ersten Vorrichtungskontaktstellenseite entgegengesetzt ist, wobei die mehreren Kontaktstellen auf der zweiten Seite der ersten Halbleitervorrichtung durch eine erste Vorrichtungsanzahl leitender Wege mit dem Substrat gekoppelt sind.
  • Beispiel 26 kann die Vorrichtung aus Beispiel 18 aufweisen, wobei die erste Halbleitervorrichtung und die zweite Halbleitervorrichtung jeweils eine oder mehrere Vorrichtungen sind, die aus der Gruppe ausgewählt sind, welche aus Halbleiter-Dies, passiven Halbleitervorrichtungen, aktiven Halbleitervorrichtungen, Halbleiterbaugruppen, Halbleitermodulen, oberflächenmontierten Halbleitervorrichtungen und integrierten passiven Vorrichtungen und Kombinationen davon besteht.
  • Beispiel 27 kann die Vorrichtung aus Beispiel 18 aufweisen, wobei die dielektrische Schicht aus einer oder mehreren Schichten polymerischer Materialien oder polymerischer Verbundmaterialien besteht.
  • Beispiel 28 kann die Vorrichtung aus Beispiel 27 aufweisen, wobei die Materialien aus der Gruppe ausgewählt sind, die aus Ajinomoto Build-up Film (ABF), FR2, FR4, einer harzbeschichteten Kupfer-(RCC)-Folie, Polyimid, WPR, Polybenzthiazol (PBZT), Polybenzoxazol (PBO) und einer Formmischung und Kombinationen davon besteht.
  • Beispiel 29 kann die Vorrichtung aus Beispiel 18 aufweisen, wobei die Rechenvorrichtung eine tragbare Vorrichtung oder eine mobile Rechenvorrichtung ist, wobei die tragbare Vorrichtung oder die mobile Rechenvorrichtung eine oder mehrere von einer Antenne, einer Anzeige, einer Berührungsbildschirmanzeige, einer Berührungsbildschirm-Steuereinrichtung, einer Batterie, eines Audio-Codecs, eines Video-Codecs, eines Leistungsverstärkers, einer Vorrichtung des globalen Positionsbestimmungssystems (GPS), eines Kompass, eines Geiger-Zählers, eines Beschleunigungsmessers, eines Gyroskops, eines Lautsprechers oder einer Kamera, die mit der Leiterplatte gekoppelt ist, aufweist.
  • Beispiel 30 kann die Vorrichtung aus Beispiel 18 aufweisen, wobei die Leiterplatte ein flexibles Material umfasst.

Claims (25)

  1. Gestapelte Halbleitervorrichtungsbaugruppe, welche Folgendes umfasst: ein Substrat (102) mit einer ersten Seite (102a) und einer der ersten Seite entgegengesetzten zweiten Seite (102b), wobei die erste Seite (102a) mehrere Kontaktstellen (102e) aufweist und die zweite Seite (102b) mehrere Kontaktstellen (102f) aufweist, einschließlich Kontaktstellen in einem Fan-out-Bereich (102g) der zweiten Seite (102b), wobei das Substrat (102) elektrische Leitungswegmerkmale (102c) aufweist, die dafür ausgelegt sind, Kontaktstellen von den mehreren Kontaktstellen (102e) auf der ersten Seite (102a) mit Kontaktstellen von den mehreren Kontaktstellen (102f) auf der zweiten Seite (102b), einschließlich der Kontaktstellen des Fan-out-Bereichs (102g) der zweiten Seite (102b), elektrisch zu koppeln, eine erste Halbleitervorrichtung (104) mit einer ersten Vorrichtungskontaktstellenseite (104f), die mit einer Kontaktstelle von den mehreren Kontaktstellen (102e) auf der ersten Seite (102a) des Substrats (102) gekoppelt ist, eine zweite Halbleitervorrichtung (106) mit einer dem Substrat (102) gegenüberstehenden zweiten Vorrichtungskontaktstellenseite (106f), die mit einer Kontaktstelle von den mehreren Kontaktstellen (120f) auf der zweiten Seite (102b) des Substrats (102) gekoppelt ist, wobei die erste Halbleitervorrichtung (104), die zweite Halbleitervorrichtung (106) und Kontaktstellen des Fan-out-Bereichs (102g) über das Substrat (102) durch die elektrischen Leitungswegmerkmale (102c) elektrisch miteinander gekoppelt sind, und eine dielektrische Schicht (108) mit einer ersten Seite (108a), die mit der zweiten Seite (102b) des Substrats (102) gekoppelt ist und die zweite Halbleitervorrichtung (106) kapselt, wobei die dielektrische Schicht (108) mehrere leitende Durchkontaktierungen (108c) aufweist, die elektrisch mit den Kontaktstellen im Fan-out-Bereich (102g) der zweiten Seite (102b) gekoppelt sind und dafür ausgelegt sind, elektrische Signale der ersten Halbleitervorrichtung (104) und der zweiten Halbleitervorrichtung (106) zwischen der ersten Seite (108a) der dielektrischen Schicht (108) und einer zweiten Seite (108b) der dielektrischen Schicht (108) zu leiten, wobei die zweite Seite (108b) der dielektrischen Schicht (108) der ersten Seite (108a) der dielektrischen Schicht (108) entgegengesetzt ist.
  2. Baugruppe nach Anspruch 1, wobei die erste Halbleitervorrichtung (104) ein Flip-Chip-Die ist.
  3. Baugruppe nach Anspruch 1, wobei die erste Halbleitervorrichtung (104) und das Substrat (102) eine kombinierte Halbleiterbaugruppe sind, die einen oder mehrere Halbleiter-Dies umfasst.
  4. Baugruppe nach Anspruch 3, wobei die kombinierte Halbleiterbaugruppe eine Waferebenen-Chipskala-Baugruppe, eine eingebettete Fan-out-Waferebenenbaugruppe oder eine Fan-in-Waferebenenbaugruppe umfasst.
  5. Baugruppe nach Anspruch 1, welche ferner wenigstens eine der folgenden umfasst: eine oder mehrere zusätzliche Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, die mit einer Kontaktstelle von den mehreren Kontaktstellen (102e) auf der ersten Seite (102a) des Substrats (102) gekoppelt sind, und eine oder mehrere zusätzliche Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, die mit einer Kontaktstelle von den mehreren Kontaktstellen (102f) auf der zweiten Seite (102b) des Substrats (102) gekoppelt sind, wobei die dielektrische Schicht (108) die eine oder die mehreren zusätzlichen Halbleitervorrichtungen kapselt.
  6. Baugruppe nach Anspruch 1, welche ferner Folgendes umfasst: eine Formmischung (104e), welche die erste Halbleitervorrichtung (104) kapselt.
  7. Baugruppe nach einem der Ansprüche 1 bis 6, wobei die zweite Halbleitervorrichtung (106) ein Flip-Chip-Die, eine Waferebenen-Chipskala-Baugruppe, eine Waferebenenbaugruppe, eine eingebettete Waferebenenbaugruppe oder eine Plattenebenen-Baugruppe ist.
  8. Baugruppe nach Anspruch 1, welche ferner Folgendes umfasst: eine Umverteilungsschicht (202) mit einer ersten Seite, die mit der zweiten Seite (108b) der dielektrischen Schicht (108) gekoppelt ist, wobei die Umverteilungsschicht (202) mehrere leitende Wege aufweist, welche die mehreren leitenden Durchkontaktierungen mit mehreren Kontaktstellen auf einer zweiten Seite der Umverteilungsschicht elektrisch koppeln, wobei die zweite Seite der Umverteilungsschicht der ersten Seite der Umverteilungsschicht entgegengesetzt ist, wobei die mehreren Kontaktstellen auf der zweiten Seite der Umverteilungsschicht Kontaktstellen unterhalb eines Bereichs der zweiten Halbleitervorrichtung einschließen.
  9. Baugruppe nach Anspruch 8, welche ferner wenigstens eine der folgenden umfasst: eine oder mehrere zusätzliche Halbleitervorrichtungen (302), die jeweils mehrere Kontaktstellen aufweisen, die mit einer Kontaktstelle von den mehreren Kontaktstellen auf der zweiten Seite der Umverteilungsschicht (202) gekoppelt sind, und einen oder mehrere zweite Sätze von zusätzlichen Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, wobei wenigstens eine der Kontaktstellen mit einer Kontaktstelle von mehreren Kontaktstellen auf einer zweiten Seite (104c) der ersten Halbleitervorrichtung (104) gekoppelt ist, wobei die zweite Seite (104c) der ersten Vorrichtungskontaktstellenseite (104f) entgegengesetzt ist, wobei die mehreren Kontaktstellen auf der zweiten Seite (104c) der ersten Halbleitervorrichtung (104) durch eine erste Vorrichtungsanzahl leitender Wege mit dem Substrat (102) gekoppelt sind.
  10. Baugruppe nach Anspruch 1, wobei die erste Halbleitervorrichtung (104) und die zweite Halbleitervorrichtung (106) jeweils eine oder mehrere Vorrichtungen sind, die aus der Gruppe ausgewählt sind, welche aus Halbleiter-Dies, passiven Halbleitervorrichtungen, aktiven Halbleitervorrichtungen, Halbleiterbaugruppen, Halbleitermodulen, oberflächenmontierten Halbleitervorrichtungen und integrierten passiven Vorrichtungen und Kombinationen davon besteht.
  11. Baugruppe nach Anspruch 1, wobei die dielektrische Schicht (108) aus einer oder mehreren Schichten polymerischer Materialien oder polymerischer Verbundmaterialien besteht.
  12. Baugruppe nach Anspruch 11, wobei die polymerischen Materialien oder polymerischen Verbundmaterialien aus der Gruppe ausgewählt sind, die aus Ajinomoto Build-up Film, flammhemmendem FR2, flammhemmendem FR4, einer harzbeschichteten Kupfer-Folie, Polyimid, einem Passivierungsfilm, Polybenzthiazol, Polybenzoxazol und einer Formmischung und Kombinationen davon besteht.
  13. Verfahren zur Herstellung einer gestapelten Halbleitervorrichtungsbaugruppe, wobei das Verfahren folgende Schritte umfasst: Bereitstellen eines Substrats (620) mit einer ersten Seite und einer der ersten Seite entgegengesetzten zweiten Seite, wobei die erste Seite mehrere Kontaktstellen aufweist und die zweite Seite mehrere Kontaktstellen aufweist, einschließlich Kontaktstellen in einem Fan-out-Bereich der zweiten Seite, wobei das Substrat elektrische Leitungswegmerkmale aufweist, die dafür ausgelegt sind, Kontaktstellen von den mehreren Kontaktstellen auf der ersten Seite mit Kontaktstellen von den mehreren Kontaktstellen auf der zweiten Seite, einschließlich der Kontaktstellen des Fan-out-Bereichs der zweiten Seite, elektrisch zu koppeln, und einer ersten Halbleitervorrichtung mit einer ersten Vorrichtungskontaktstellenseite, die mit einer Kontaktstelle von den mehreren Kontaktstellen auf der ersten Seite des Substrats gekoppelt ist, und einer zweiten Halbleitervorrichtung mit einer dem Substrat (102) gegenüberstehenden zweiten Vorrichtungskontaktstellenseite, die mit einer Kontaktstelle von den mehreren Kontaktstellen auf der zweiten Seite des Substrats gekoppelt ist, wobei die erste Halbleitervorrichtung, die zweite Halbleitervorrichtung und Kontaktstellen des Fan-out-Bereichs über das Substrat durch die elektrischen Leitungswegmerkmale elektrisch miteinander gekoppelt sind, und Bilden einer dielektrischen Schicht (604) auf der zweiten Seite des Substrats, wobei die dielektrische Schicht die zweite Halbleitervorrichtung kapselt, wobei das Bilden ferner das Laminieren, Beschichten oder eine Kombination des Laminierens und Beschichtens eines oder mehrerer polymerischer Materialien oder polymerischer Verbundmaterialien umfasst, wobei die dielektrische Schicht mehrere leitende Durchkontaktierungen aufweist, die elektrisch mit den Kontaktstellen im Fan-out-Bereich der zweiten Seite gekoppelt sind und dafür ausgelegt sind, elektrische Signale der ersten Halbleitervorrichtung und der zweiten Halbleitervorrichtung zwischen der ersten Seite der dielektrischen Schicht und einer zweiten Seite der dielektrischen Schicht zu leiten, wobei die zweite Seite der dielektrischen Schicht der ersten Seite der dielektrischen Schicht entgegengesetzt ist.
  14. Verfahren nach Anspruch 13, wobei die polymerischen Materialien oder polymerischen Verbundmaterialien aus der Gruppe ausgewählt werden, die aus Ajinomoto Build-up Film , flammhemmendem FR2, flammhemmendem FR4, einer harzbeschichteten Kupfer-Folie, Polyimid, einem Passivierungsfilm, Polybenzthiazol , Polybenzoxazol und einer Formmischung und Kombinationen davon besteht.
  15. Verfahren nach Anspruch 13, wobei eine erste Seite der dielektrischen Schicht mit der zweiten Seite des Substrats gekoppelt wird, wobei das Verfahren ferner Folgendes umfasst: Bilden (606) leitender Durchkontaktierungen durch die dielektrische Schicht, um wenigstens eine der mehreren Kontaktstellen auf der zweiten Seite des Substrats mit wenigstens einer der mehreren Kontaktstellen auf einer zweiten Seite der dielektrischen Schicht zu verbinden, wobei die zweite Seite der dielektrischen Schicht der ersten Seite der dielektrischen Schicht entgegengesetzt ist.
  16. Verfahren nach Anspruch 13, welches ferner Folgendes umfasst: Bilden (608) einer Umverteilungsschicht, die mit der zweiten Seite der dielektrischen Schicht gekoppelt wird.
  17. Verfahren nach Anspruch 16, welches ferner wenigstens eines der Folgenden umfasst: Koppeln (610) einer oder mehrerer zusätzlicher Halbleitervorrichtungen jeweils mit Kontaktstellenseiten mit einer Kontaktstelle von mehreren Kontaktstellen auf der Umverteilungsschicht und Koppeln (610) eines oder mehrerer zweiter Sätze zusätzlicher Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, wobei wenigstens eine der Kontaktstellen mit einer Kontaktstelle von mehreren Kontaktstellen auf einer zweiten Seite der ersten Halbleitervorrichtung gekoppelt wird, wobei die zweite Seite der ersten Vorrichtungskontaktstellenseite entgegengesetzt ist, wobei die mehreren Kontaktstellen auf der zweiten Seite der ersten Halbleitervorrichtung durch eine erste Vorrichtungsanzahl leitender Wege mit dem Substrat gekoppelt wird.
  18. Rechenvorrichtung, welche Folgendes umfasst: eine Leiterplatte (206, 802) und eine gestapelte Halbleitervorrichtungsbaugruppe, welche Folgendes umfasst: ein Substrat (102) mit einer ersten Seite (102a) und einer der ersten Seite (102a) entgegengesetzten zweiten Seite (102b), wobei die erste Seite (102a) mehrere Kontaktstellen (102e) aufweist und die zweite Seite (102b) mehrere Kontaktstellen (102f) aufweist, einschließlich Kontaktstellen in einem Fan-out-Bereich (102g) der zweiten Seite (102b), wobei das Substrat (102) elektrische Leitungswegmerkmale (102c) aufweist, die dafür ausgelegt sind, Kontaktstellen von den mehreren Kontaktstellen (102e) auf der ersten Seite (104) mit Kontaktstellen von den mehreren Kontaktstellen (102f) auf der zweiten Seite (102b), einschließlich der Kontaktstellen des Fan-out-Bereichs (102g) der zweiten Seite (102b), elektrisch zu koppeln, eine erste Halbleitervorrichtung (104) mit einer ersten Vorrichtungskontaktstellenseite (104f), die mit einer Kontaktstelle von den mehreren Kontaktstellen (102e) auf der ersten Seite (102a) des Substrats (102) gekoppelt ist, eine zweite Halbleitervorrichtung (106) mit einer dem Substrat (102) gegenüberstehenden zweiten Vorrichtungskontaktstellenseite (106f), die mit einer Kontaktstelle von den mehreren Kontaktstellen (102f) auf der zweiten Seite (102b) des Substrats (102) gekoppelt ist, wobei die erste Halbleitervorrichtung (104), die zweite Halbleitervorrichtung (106) und Kontaktstellen des Fan-out-Bereichs (102g) über das Substrat (102) durch die elektrischen Leitungswegmerkmale (102c) elektrisch miteinander gekoppelt sind, eine dielektrische Schicht (108) mit einer ersten Seite (108a), die mit der zweiten Seite (102b) des Substrats (102) gekoppelt ist und die zweite Halbleitervorrichtung (106) kapselt, wobei die dielektrische Schicht (108) mehrere leitende Durchkontaktierungen (108c) aufweist, die elektrisch mit den Kontaktstellen im Fan-out-Bereich (102g) der zweiten Seite (102b) gekoppelt sind und dafür ausgelegt sind, elektrische Signale der ersten Halbleitervorrichtung (104) und der zweiten Halbleitervorrichtung (106) zwischen der ersten Seite (108a) der dielektrischen Schicht (108) und einer zweiten Seite (108b) der dielektrischen Schicht (108) zu leiten, wobei die zweite Seite (108b) der dielektrischen Schicht (108) der ersten Seite (108a) der dielektrischen Schicht (108) entgegengesetzt ist, und eine Umverteilungsschicht (202) mit einer ersten Seite, die mit der zweiten Seite der dielektrischen Schicht gekoppelt ist, wobei die Umverteilungsschicht (202) mehrere leitende Wege aufweist, welche die mehreren leitenden Durchkontaktierungen mit mehreren Kontaktstellen auf einer zweiten Seite der Umverteilungsschicht (202) elektrisch koppeln, wobei die zweite Seite der Umverteilungsschicht (202) der ersten Seite der Umverteilungsschicht (202) entgegengesetzt ist, wobei die zweite Seite der Umverteilungsschicht (202) mit der Leiterplatte (206,802) elektrisch gekoppelt ist, wobei die mehreren Kontaktstellen auf der zweiten Seite der Umverteilungsschicht (202) Kontaktstellen unterhalb eines Bereichs der zweiten Halbleitervorrichtung (106) einschließen.
  19. Rechenvorrichtung nach Anspruch 18, wobei die erste Halbleitervorrichtung (104) ein Flip-Chip-Die ist, der in eine Formmischung (104c) gekapselt ist.
  20. Rechenvorrichtung nach Anspruch 18, wobei die erste Halbleitervorrichtung (104) und das Substrat (102) eine kombinierte Halbleiterbaugruppe sind, die einen oder mehrere Halbleiter-Dies umfasst.
  21. Rechenvorrichtung nach Anspruch 18, welche ferner wenigstens eine der folgenden umfasst: eine oder mehrere zusätzliche Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, wobei wenigstens eine der Kontaktstellen mit einer Kontaktstelle von den mehreren Kontaktstellen auf der ersten Seite (102a) des Substrats (102) gekoppelt ist, und eine oder mehrere zusätzliche Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, wobei wenigstens eine der Kontaktstellen mit einer Kontaktstelle von den mehreren Kontaktstellen auf der zweiten Seite (102b) des Substrats (102) gekoppelt ist, wobei die dielektrische Schicht (108) die eine oder die mehreren zusätzlichen Halbleitervorrichtungen kapselt.
  22. Rechenvorrichtung nach einem der Ansprüche 18 bis 21, wobei die zweite Halbleitervorrichtung (106) ein Flip-Chip-Die, eine Waferebenen-Chipskala-Baugruppe, eine Waferebenenbaugruppe, eine eingebettete Waferebenenbaugruppe oder eine Plattenebenen-Baugruppe ist.
  23. Rechenvorrichtung nach Anspruch 18, welche ferner wenigstens eine der folgenden umfasst: eine oder mehrere zusätzliche Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, wobei wenigstens eine der Kontaktstellen mit einer Kontaktstelle von den mehreren Kontaktstellen auf der zweiten Seite der Umverteilungsschicht (202) gekoppelt ist, und einen oder mehrere zweite Sätze von zusätzlichen Halbleitervorrichtungen, die jeweils mehrere Kontaktstellen aufweisen, wobei wenigstens eine der Kontaktstellen mit einer Kontaktstelle von mehreren Kontaktstellen auf einer zweiten Seite (104c) der ersten Halbleitervorrichtung (104) gekoppelt ist, wobei die zweite Seite (104c) der ersten Vorrichtungskontaktstellenseite (104f) entgegengesetzt ist, wobei die mehreren Kontaktstellen auf der zweiten Seite (104c) der ersten Halbleitervorrichtung (104) durch eine erste Vorrichtungsanzahl leitender Wege mit dem Substrat gekoppelt sind.
  24. Rechenvorrichtung nach Anspruch 18, wobei die erste Halbleitervorrichtung (104) und die zweite Halbleitervorrichtung (106) jeweils eine von mehreren Vorrichtungen sind, die aus der Gruppe ausgewählt sind, welche aus Halbleiter-Dies, passiven Halbleitervorrichtungen, aktiven Halbleitervorrichtungen, Halbleiterbaugruppen, Halbleitermodulen, oberflächenmontierten Halbleitervorrichtungen und integrierten passiven Vorrichtungen und Kombinationen davon besteht.
  25. Rechenvorrichtung nach Anspruch 18, wobei die Rechenvorrichtung eine tragbare Vorrichtung oder eine mobile Rechenvorrichtung ist, wobei die tragbare Vorrichtung oder die mobile Rechenvorrichtung eine oder mehrere von einer Antenne, einer Anzeige, einer Berührungsbildschirmanzeige, einer Berührungsbildschirm-Steuereinrichtung, einer Batterie, eines Leistungsverstärkers, einer Vorrichtung des globalen Positionsbestimmungssystems , eines Kompass, eines Geiger-Zählers, eines Beschleunigungsmessers, eines Gyroskops, eines Lautsprechers oder einer Kamera, die mit der Leiterplatte gekoppelt ist, aufweist.
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