DE102020133829A1 - Architektur eines eingebetteten dies und verfahren zur herstellung - Google Patents

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Robert L. Sankman
Rahul N. Manepalli
Robert Alan May
Srinivas V. Pietambaram
Bharat PENMECHA
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Abstract

Verschiedene Beispiele stellen ein Halbleiter-Patch bereit. Das Patch umfasst einen Glaskern mit einer ersten und einer zweiten gegenüberliegenden Hauptoberfläche, die sich in einer x-y-Richtung erstrecken. Das Patch umfasst ferner ein leitfähiges Via, das sich von der ersten Hauptoberfläche zu der zweiten Hauptoberfläche im Wesentlichen in einer z-Richtung erstreckt. Das Patch umfasst ferner ein Brücken-Die in elektrischer Kommunikation mit dem leitfähigen Via, der in ein dielektrisches Material eingebettet ist. Das Patch umfasst ferner eine Überform, die den Glaskern zumindest teilweise einschließt.

Description

  • HINTERGRUND
  • Mikroelektronik umfasst typischerweise eine zentrale Verarbeitungseinheit (CPU). Um die Performance zu steigern, werden bei CPU-Produkten zunehmend Multi-Dies in Form von Seite-an-Seite- (Side-by-Side-) oder anderen Multi-Chip-Modulen (MCMs) in die CPU-Packages integriert. Eine eingebettete Multi-Die Verbindungsüberbrückung (Embedded Multi-die Interconnect Bridging; EMIB) ist eine Möglichkeit, mehrere Dies innerhalb eines mikroelektronischen Packages elektrisch zu verbinden.
  • Figurenliste
  • Die Zeichnungen stellen im Allgemeinen beispielhaft, aber nicht einschränkend, verschiedene Beispiele der vorliegenden Erfindung dar.
    • 1 ist eine schematische Ansicht einer Multi-Chip-Modul-Halbleiter-Package-Anordnung, gemäß verschiedener Beispiele.
    • 2 ist eine Schnittdarstellung einer Halbleiter-Package-Anordnung, gemäß verschiedener Beispiele.
    • 3 ist ein schematisches Diagramm, das einen Prozess zum Bilden einer Halbleiter-Package-Anordnung gemäß verschiedenen Beispielen zeigt.
    • 4 ist ein schematisches Diagramm, das einen Prozess zum Bilden einer Halbleiter-Package-Anordnung gemäß verschiedenen Beispielen zeigt.
    • 5 ist ein schematisches Diagramm, das einen Prozess zum Bilden einer Halbleiter-Package-Anordnung gemäß verschiedenen Beispielen zeigt.
    • 6 ist ein Diagramm auf Systemebene eines Systems, das eine Halbleiter-Package-Anordnung gemäß verschiedenen Beispielen umfassen kann.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Es wird nun im Detail auf bestimmte Beispiele des offengelegten Gegenstands Bezug genommen, die in den beiliegenden Zeichnungen zum Teil dargestellt sind. Während der offengelegte Gegenstand in Verbindung mit den aufgezählten Ansprüchen beschrieben wird, versteht es sich von selbst, dass der beispielhaft beschriebene Gegenstand nicht dazu dient, die Ansprüche auf den offengelegten Gegenstand zu beschränken.
  • In diesem Dokument sind Werte, die in einem Bereichsformat ausgedrückt werden, so zu interpretieren, dass sie nicht nur die numerischen Werte umfassen, die explizit als die Grenzen des Bereichs angegeben sind, sondern auch alle einzelnen numerischen Werte oder Teilbereiche umfassen, die in diesem Bereich enthalten sind, als ob jeder numerische Wert und Teilbereich explizit angegeben wäre. Ein Bereich von „ca. 0,1 % bis ca. 5 %“ oder „ca. 0,1 % bis 5 %“ sollte beispielsweise so interpretiert werden, dass er nicht nur ca. 0,1 % bis ca. 5 % umfasst, sondern auch die einzelnen Werte (z. B. 1 %, 2 %, 3 % und 4 %) und die Teilbereiche (z. B. 0,1 % bis 0,5 %, 1,1 % bis 2,2 %, 3,3 % bis 4,4 %) innerhalb des angegebenen Bereichs. Die Aussage „ca. X bis Y“ hat die gleiche Bedeutung wie „ca. X bis ca. Y“, sofern nicht anders angegeben. Ebenso hat die Aussage „ca. X, Y oder ca. Z“ die gleiche Bedeutung wie „ca. X, ca. Y oder ca. Z“, sofern nicht anders angegeben.
  • In diesem Dokument werden die Begriffe „ein, einer, eines“ oder „der, die, das“ verwendet, um einen oder mehrere einzuschließen, es sei denn, aus dem Kontext geht eindeutig etwas anderes hervor. Der Begriff „oder“ wird verwendet, um sich auf ein nicht ausschließendes „oder“ zu beziehen, sofern nicht anders angegeben. Die Aussage „mindestens eines von A und B“ oder „mindestens eines von A oder B“ hat die gleiche Bedeutung wie „A, B, oder A und B“. Darüber hinaus ist zu verstehen, dass die hier verwendete Phraseologie oder Terminologie, die nicht anderweitig definiert ist, nur zum Zweck der Beschreibung und nicht der Einschränkung dient. Irgendeine Verwendung von Abschnittsüberschriften soll das Lesen des Dokuments erleichtern und ist nicht als einschränkend zu verstehen; Informationen, die für eine Abschnittsüberschrift relevant sind, können innerhalb oder außerhalb des jeweiligen Abschnitts vorkommen.
  • In den hier beschriebenen Verfahren können die Handlungen in beliebiger Reihenfolge ausgeführt werden, ohne dass von den Prinzipien der Erfindung abgewichen wird, außer wenn eine zeitliche oder betriebliche Abfolge explizit genannt wird. Darüber hinaus können spezifizierte Handlungen gleichzeitig ausgeführt werden, es sei denn, die Anspruchsformulierung sieht ausdrücklich vor, dass sie getrennt ausgeführt werden. So können z. B. eine beanspruchte Handlung der Ausführung von X und eine beanspruchte Handlung der Ausführung von Y gleichzeitig innerhalb eines einzigen Vorgangs ausgeführt werden, und der resultierende Prozess fällt in den wörtlichen Anwendungsbereich des beanspruchten Verfahrens.
  • Der Begriff „ca.“, wie er hier verwendet wird, kann einen Grad an Variabilität in einem Wert oder Bereich zulassen, z. B. innerhalb von 10 %, innerhalb von 5 % oder innerhalb von 1 % eines angegebenen Wertes oder einer angegebenen Grenze eines Bereichs, und schließt den genauen angegebenen Wert oder Bereich ein. Der Begriff „im Wesentlichen“, wie er hier verwendet wird, bezieht sich auf die Mehrheit oder den größten Teil, wie z. B. mindestens ca. 50 %, 60 %, 70 %, 80 %, 90 %, 95 %, 96 %, 97 %, 98 %, 99 %, 99,5 %, 99,9 %, 99,99 % oder mindestens ca. 99,999 % oder mehr, oder 100 %. Der Begriff „im Wesentlichen frei von“, wie er hier verwendet wird, kann bedeuten, dass kein Material vorhanden ist oder dass die Menge des vorhandenen Materials die Materialeigenschaften der Zusammensetzung einschließlich des Materials nicht beeinträchtigt, so dass ca. 0 Gew.-% bis ca. 5 Gew.-% der Zusammensetzung aus dem Material bestehen oder ca. 0 Gew.-% bis ca. 1 Gew.-% oder ca. 5 Gew.-% oder weniger oder weniger als, gleich oder größer als ca. 4,5 Gew.-%, 4, 3,5, 3, 2,5, 2, 1,5, 1, 0,9, 0,8, 0,7, 0,6, 0,5, 0,4, 0,3, 0,2, 0,1, 0,01, oder ca. 0,001 Gew.-% oder weniger, oder ca. 0 Gew.-%.
  • 1 ist eine schematische Ansicht einer Multi-Chip-Modul-Halbleiter-Package-Anordnung 1. Die Anordnung 1 umfasst eine Reihe von Dies (z. B. die Dies 14 und 16), die unter Verwendung einer Brücke im Brückenbereich 29 zusammengefügt und elektronisch miteinander verbunden sind, wie in einem oder mehreren Beispielen unten beschrieben. 2 zeigt ein Beispiel für eine Brücke, die über einen Brückenbereich in eine Package-Anordnung gekoppelt ist.
  • 2 ist ein Querschnittdiagramm eines Halbleiter-Packages unter Verwendung einer Brücke. In einem Beispiel wird das Package 10 aus einem Substrat 12 gebildet, das mit einer Brücke (z. B. einem Brücken-Die) 28 verbunden ist, die als Kommunikationspfad für die funktionalen Oberflächen-Dies 14 und 16 dient. Obwohl eine aus einem Halbleiter-Die gebildete Brücke gezeigt wird, liegen andere Brückenkonfigurationen, umfassend, aber nicht beschränkt auf organische Brücken, im Schutzbereich der Erfindung. Obwohl nicht dargestellt, kann eine Abdeckung das Substrat 12 und die Dies 14 und 16 umschließen. Eine Kühllösung, wie z. B. Kühlrippen, kann auch auf der Oberseite der Abdeckung angebracht werden. Es können verschiedene Kühllösungen verwendet werden, wie z. B. leitfähige Platten, integrierte Wärmeverteiler, Flüssigkeitskühlung, Wärmerohre oder Strahlungsrippen, wie abhängig von dem jeweiligen Beispiel gezeigt. Alternativ kann die Vorrichtung auch ohne die Kühllösung und sogar ohne Abdeckung hergestellt werden.
  • Das Package 10 kann mit einem Interposer 90 gekoppelt sein, der über Lötkugeln 92 oder andere Verbinderkonfigurationen mit dem Substrat 12 verbunden ist. Der Interposer 90 kann mit einer Mehrzahl von Packages 10 verbunden sein. Der Interposer 90 kann außerdem dazu verwendet werden, das Substrat 12 mit Leistung zu versorgen, durch Verbinden mit Durch-Package-Vias 70. Obwohl das Element 90 im Beispiel von 2 ein Interposer ist, ist die Erfindung nicht derart eingeschränkt. Anstelle eines Interposers können auch andere Substrate oder Schaltungsplatinenebenen verwendet werden.
  • Das Bauelementsubstrat 12 kann eine interne hochdichte Verbindungsführung für die Kommunikation zwischen den Oberflächen-Dies 14 und 16 umfassen. Das Substrat 12 kann eingebettete Komponenten aus einem Halbleitermaterial (z. B. Silizium, Gallium, Indium, Germanium oder Variationen oder Kombinationen davon) und eine oder mehrere Isolierschichten, wie z. B. Aufbaufilm auf organischer Basis, glasverstärktes Epoxid, wie FR-4, Polytetrafluorethylen (Teflon), baumwollpapierverstärktes Epoxid (CEM-3), Phenol-Glas (G3), Papier-Phenol (FR-1 oder FR-2), Polyester-Glas (CEM-5) oder irgendeine andere dielektrische Schicht umfassen, die in Leiterplatten (PCBs) verwendet werden kann. Das Substrat 12 kann mit einem Eingebetteter-Die-Aufbauschicht-Prozess oder einer anderen Technik hergestellt werden. Ein Eingebetteter-Die-Aufbauschicht-Prozess umfasst eine oder mehrere Aufbauschichten, die um ein Element herum gebildet werden, wie z. B. ein hochdichtes Verbindungselement oder eine Brücke 28 oder einen Die 14, 16. Durch einen Mikro-Via-Bildungsprozess, wie z. B. Laserbohren, können Verbindungen zwischen Aufbauschichten und Die-Bond-Anschlussflächen gebildet werden. Die Aufbauschichten können mit einer hochdichten Integrationsstrukturierungstechnologie gebildet werden.
  • Das Package 10 kann außerdem einen Kern 72 umfassen. Der Kern 72 kann dazu dienen, eine Fehlanpassung des Wärmeausdehnungskoeffizienten verschiedener Komponenten des Packages 10 zu reduzieren. Der Kern 72 kann darüber hinaus hilfreich sein, um das Package 10 zu verstärken. Der Kern 72 kann viele geeignete Materialien oder Materialmischungen umfassen. Der Kern 72 kann z. B. ein Glas wie ein Kalk-Natron-Glas, Borosilikatglas, Alumino-Silikatglas, Alkali-Borosilikatglas, Aluminoborosilikatglas, ein Alkalialuminosilikatglas oder eine Mischung derselben umfassen. Das Glas kann ein monolithisches Glas oder ein Glaslaminat umfassend eine Mehrzahl von Schichten sein. Eine Dicke des Kerns 72 kann in einem Bereich von ca. 250 Mikrometern bis ca. 2 mm, ca. 400 Mikrometern bis ca. 500 Mikrometern, weniger als, gleich oder größer als ca. 300 Mikrometern, 350 Mikrometern, 400 Mikrometern, 450 Mikrometern, 500 Mikrometern, 550 Mikrometern, 600 Mikrometern, 650 Mikrometern, 700 Mikrometern, 800 Mikrometern, 900 Mikrometern, 1 mm, 1.2 mm, 1,3 mm, 1,4 mm, 1,5 mm, 1,6 mm, 1,7 mm, 1,8 mm, 1,9 mm, oder ca. 2 mm sein. Die Durch-Kern-Vias 70 können sich durch den Kern 72 in z-Richtung erstrecken.
  • Der Kern 72 kann dazu beitragen, die Fehlanpassung des Wärmeausdehnungskoeffizienten zwischen dem Substrat 12 und dem Interposer 90 zu reduzieren. Dies kann dazu beitragen, den Verzug in dem Package 10 zu reduzieren. Ein Wärmeausdehnungskoeffizient in dem Kern 72 kann in einem Bereich von ca. 3 bis ca. 12, ca. 5 bis ca. 8, kleiner, gleich oder größer als ca. 3, 4, 5, 6, 7, 8, 9, 10, 11 oder ca. 12 liegen. Das Überform-Material 80 umschließt den Kern 72 zumindest teilweise. In einigen Beispielen kann das Überform-Material 80 den Kern 72 vollständig umschlie-ßen. Die Überform 80 kann sich bei Beispielen über den Kern 72 erstrecken, bei denen es nicht notwendig ist, den Kern 72 zu schneiden, damit sich die Komponenten durch denselben erstrecken können.
  • Die Dies oder elektronischen Komponenten 14 und 16 können viele Arten von Dies oder elektronischen Komponenten sein. In einem Beispiel können die Dies oder elektronischen Komponenten 14 und 16 Teil eines Multi-Die-Komponenten-Packages, eines Silizium-Dies, eines Widerstands, eines Kondensators oder einer Induktivität sein. In einigen Beispielen können die Dies 14 oder 16 eine zentrale Verarbeitungseinheit, ein Flash-Speicher, ein drahtloses Ladegerät, ein integrierter Schaltkreis für die Energieverwaltung (PMIC), ein Wi-Fi-Sender, ein globales Positionierungssystem, ein anwendungsspezifischer integrierter Schaltkreis oder ein NAND-Speicherstapel sein. In einem weiteren Beispiel kann der Die 14 oder 16 ein Speicher-Die und der Die 16 ein CPU-Die (Central Processing Unit) sein. In anderen Beispielen können beide Dies 14 und 16 Speicher-Dies oder CPU-Dies sein. Die Dies 14 und 16 sind über C4-Höcker 24 und Vias 26 mit einer Leistungsquelle oder einem Bus verbunden. Obwohl C4-Höcker als Beispiel verwendet werden, liegen andere Verbindungsstrukturen im Schutzbereich der Erfindung. Während nur ein C4-Höcker 24 für jeden Die 14, 16 gezeigt wird, der mit einem einzigen Via 26 gekoppelt ist, kann es viele Verbindungspunkte für jeden Die 14, 16 geben, die durch viele Vias 26 gekoppelt sind, um die Dies mit dem Bauelement und mit der externen Schaltungsanordnung zu verbinden. Das Gesamt-Package 10 kann direkt mit einer gedruckten Schaltungsplatine (PCB; printed circuit board) verbunden oder mit einer Buchse gekoppelt werden, die an einem anderen Bauelement, z. B. einer anderen PCB, befestigt ist. In einem Beispiel kann der Interposer 90 direkt mit einer gedruckten Schaltungsplatine (PCB) verbunden oder mit einer Buchse gekoppelt sein, die an einem anderen Bauelement, wie z. B. einer anderen PCB, befestigt ist.
  • Die Dies 14 und 16 können eine Verbindungs-Anschlussfläche mit hoher Dichte umfassen, die z. B. für die Leistungs-, Masse- oder eine andere elektrische Kopplung verwendet werden kann. Eine Hochdichte-Verbindungs-Anschlussfläche kann elektrisch gekoppelt werden, z. B. durch das Hochdichte-Verbindungs-Element 26, mit einem Bus, wie z. B. einem Leistungs-, Masse- oder Datenbus. Die Hochdichte-Verbindungs-Anschlussfläche kann auch elektrisch mit einer elektrisch leitfähigen Anschlussfläche gekoppelt sein, z. B. durch leitfähiges Adhäsionsmittel (nicht dargestellt). Das leitfähige Adhäsionsmittel kann Lötmittel (z. B. Lötpaste), Elektroplattieren oder Mikrokugel sein, wie z. B. eine Mikrokugel, die für Flip-Bauelement-Verbindungen ausgebildet ist (z. B. Controlled Collapse Device Connection (C4) -Verbindungen).
  • Wie gezeigt, ist der Brücken-Die 28 in einen Hohlraum des Substrats 12 eingebettet. Der Brücken-Die 28 kann auch als Verbindungsbrücke bezeichnet werden. In einem Beispiel besteht der Brücken-Die 28 aus Silizium und hat eine Silica- oder Siliziumnitrid-Oberfläche. Der Brücken-Die 28 ist über Höcker 30 mit dem CPU-Die 16 und dem Speicher-Die 14 verbunden.
  • Wie oben erwähnt, können die Dies 14, 16 verschiedene Arten von Dies umfassen. In der folgenden Beschreibung wird als ein Beispiel der Die 16 als CPU-Die und der Die 14 als ein Speicher 14 bezeichnet. Bei einem Beispiel, wie in 2 gezeigt, hat der CPU-Die 16 einen ersten Verbindungsbereich 101, der dem Speicher 14 am nächsten liegt, um über den eingebetteten Brücken-Die 28 eine Verbindung zum Speicher 14 herzustellen. Die CPU 16 hat einen zweiten Verbindungsbereich 102 zur Verbindung mit externen Vias 100 für die Leistungs- und externe Datenein- und -ausgabe. Der zweite Verbindungsbereich kann in Leistungsverbindungsbereiche und Datenverbindungsbereiche unterteilt werden. In einigen weiteren Beispielen kann der Brücken-Die 28 einer aus einer Mehrzahl von Brücken-Dies 28 sein. In einigen dieser Beispiele kann der Brücken-Die 28 nur direkt mit einem der Dies 14 oder 16 gekoppelt sein.
  • Der Brücken-Die 28 umfasst elektronische Höcker 30, die sich zumindest teilweise auf oder in einer oberen Oberfläche des Brücken-Dies 28 befinden. Die elektrisch leitfähigen Anschlussflächen können aus leitfähigem Metall bestehen, wie z. B. Kupfer, Gold, Silber, Aluminium, Zink, Nickel, Messing, Bronze, Eisen und dergleichen.
  • Das Substrat 12 und der Kern 72 umfassen Durch-Aufbau-Vias 70 und Durch-Kern-Vias 100. Die Aufbau-Vias 70 und die Durch-Kern-Vias 100 erstrecken sich in z-Richtung vom Kern 72 und durch das Substrat 12. Die Aufbauvias 70 und die Durch-Kern-Vias 100 können irgendein elektronisch leitfähiges Material wie z. B. Kupfer umfassen. Die Aufbauvias 70 und die Durch-Kern-Vias 100 können so geformt sein, dass sie ein im Wesentlichen kreisförmiges oder polygonales Profil aufweisen. Beispiele für im Wesentlichen kreisförmige Profile können ein kreisförmiges oder elliptisches Profil sein. Beispiele für polygonale Profile können ein im Wesentlichen viereckiges, fünfeckiges, sechseckiges, siebeneckiges Profil oder ein anderes polygonales Profil höherer Ordnung sein. Die Aufbau-Vias 70 und die Durch-Kern-Vias 100 können eine im Wesentlichen konstante Querschnittsform haben, oder sie können so variieren, dass die Aufbau-Vias 70 und die Durch-Kern-Vias 100 ein verjüngtes oder gekrümmtes Profil haben. Das Profil mit verjüngtem Kern-Via kann sich einer Sanduhrform anpassen.
  • Aufgrund der Erstreckung durch das Substrat 12 haben die Durchgangs-Vias70 ein Seitenverhältnis von ungleich 1:1.
  • In einem Beispiel kann die dielektrische Schicht 50 über dem Brücken-Die 28 und dem Substrat 12 gebildet werden. Die dielektrische Schicht 50 ermöglicht dimensionale Variationen bei der Platzierung und Einbettung der Brücke und isoliert alle Verbindungsbereiche elektrisch. Die dielektrische Schicht 50 kann aus einem Harz auf Epoxidbasis wie Bisphenol A, Epoxidharz, einem Bisphenol F-Epoxidharz, einem Novolac-Epoxidharz, einem aliphatischen Epoxidharz, einem Glycidylamin-Epoxidharz und einem Glycidylamin-Epoxidharz oder einem anderen Harz mit einer oder mehreren endständigen Epoxidgruppen gebildet werden. In einigen Beispielen umfasst die dielektrische Schicht 50 eine Schicht mit einer Dicke im Bereich von ca. 5 Mikrometer bis ca. 50 Mikrometer oder ca. 15 Mikrometer bis 45 Mikrometer oder von 20 Mikrometer bis 35 Mikrometer oder ca. 30 oder weniger als, gleich oder größer als ca. 15 Mikrometer, 20 Mikrometer, 25 Mikrometer, 30 Mikrometer, 35 Mikrometer, 40 Mikrometer oder 45 Mikrometer.
  • Eine Oberfläche der dielektrischen Schicht 50 und eine Oberfläche des Brücken-Dies 28 sind an der Schnittstelle 52 verbunden. Wie bereits erwähnt, kann die dielektrische Schicht 50 aus einem Harz auf Epoxidbasis gebildet werden und der Brücken-Die 28 kann aus Silizium gebildet werden und eine Siliziumdioxid-Oberfläche aufweisen. So kann die Schnittstelle 52 aus zwei ungleichen Materialien gebildet werden. Um die dielektrische Schicht 50 und den Brücken-Die 28 zu verkleben, kann eine Adhäsionspromoterschicht auf die Schnittstelle 52 aufgebracht werden. Die Schnittstelle kann eine Adhäsionspromoterschicht umfassen, die aus einer Mehrzahl von Adhäsionspromotermolekülen auf Silanbasis gebildet werden kann, die ein an eine organische Gruppe gebundenes Siliziumatom und drei Hydroxylgruppen umfassen.
  • In einigen Beispielen der vorliegenden Erfindung kann die dielektrische Schicht 50 aus mehreren Materialschichten gebildet werden. Die dielektrische Schicht 50 kann z. B. aus einer Basisschicht aus Epoxidharz oder einer anderen dielektrischen Schicht, wie oben beschrieben, gebildet werden und kann darüber hinaus eine zweite Schicht aus Harz auf Epoxidbasis umfassen, die mit der Basisschicht verbunden ist. Die zweite Schicht aus Harz auf Epoxidbasis kann eine Dicke im Bereich von ca. 1 Mikrometer bis ca. 5 Mikrometer oder ca. 2 Mikrometer bis ca. 4 Mikrometer oder weniger als, gleich oder größer als ca. 1,2 Mikrometer, 1,4 Mikrometer, 1.6 Mikrometer, 1,8 Mikrometer, 2,0 Mikrometer, 2,2 Mikrometer, 2,4 Mikrometer, 2,6 Mikrometer, 2,8 Mikrometer, 3,0 Mikrometer, 3,2 Mikrometer, 3,4 Mikrometer, 3,6 Mikrometer, 3,8 Mikrometer, 4 Mikrometer, 4,2 Mikrometer, 4,4 Mikrometer, 4,6 Mikrometer oder 4,8 Mikrometer aufweisen. In einigen Beispielen können die adhäsionsfördernden Moleküle vor der Laminierung der dielektrischen Schicht 50 auf den Brücken-Die 28 an die zweite Schicht aus epoxidbasiertem Harz gebondet werden. Auf diese Weise dient die zweite Schicht aus Harz auf Epoxidbasis als Grundierungsschicht für die Adhäsion zwischen der dielektrischen Schicht 50 und dem Brücken-Die 28.
  • Das Halbleiter-Package 10 kann nach irgendeinem beliebigen geeigneten Verfahren geformt werden. Als Beispiel für ein geeignetes Verfahren kann die Kernschicht 72 durch Aufbringen eines Glases auf einen Träger gebildet werden. Eine Mehrzahl von Löchern kann in der Kernschicht 72 durch Laserätzung gebildet werden. In die Löcher können Durch-Kern-Vias 72 eingewachsen werden. In einem anderen Beispiel kann eine Keimschicht aus einer gesputterten Kupferschicht auf einem Substrat angeordnet werden. Glaseinheiten können über die Keimschicht platziert werden und in die Löcher können Durchgangsvias gewachsen werden. Nachdem die Kernschicht 72 gebildet wurde, kann eine Überform zumindest teilweise um die Kernschicht 72 platziert werden.
  • Durch-Kern-Vias 100 können vertikal bis zu einer gewünschten Länge in die Löcher eingewachsen werden. Teile der Durch-Kern-Vias 100, die sich vom Kern 72 erstrecken, können in einem dielektrischen Material eingeschlossen werden, das planarisiert werden kann, um den oberen Abschnitt der Durch-Kern-Vias 100 freizulegen. Die Aufbau-Vias 70 und die Redistributionsschichten können mit einem traditionellen Semiadditiv-Prozess (SAP) gebildet werden und Lötkugeln 92 können darauf aufgewachsen werden. Ein Teil des dielektrischen Materials kann weggeätzt werden und der Brücken-Die 28 kann in dem geätzten Abschnitt platziert werden. Die Dies 14 und 16 können dann an den Lötkugeln 24 und 30 befestigt werden.
  • Die Anordnung kann dann zumindest teilweise in einem Überform-Material 80 eingeschlossen werden und optionale Elemente wie z. B. ein Wärmeverteiler können an der Form angebracht werden.
  • Ein Beispiel für ein Herstellungsverfahren eines Precursors 9 des Packages 10 ist in 3 gezeigt. 3 zeigt eine Vielzahl von Operationen des Verfahrens 300. Jede Operation zeigt eine Draufsicht und eine Seitenansicht der gebildeten Anordnung. Wie in Operation 301 gezeigt, wird der Glasträger 302 mit einer temporären Trennschicht 303 laminiert. In Operation 304 wird eine leitfähige Keimschicht 305, die in einem Verfahren der vorliegenden Offenbarung beispielsweise gesputtertes TiCu umfasst, abgeschieden, und eine Klebemittelschicht 306 wird über der Keimschicht 305 angeordnet. In Operation 307 werden Glaseinheiten 308, die separat in einem nicht dargestellten Prozess geformt wurden, auf das Klebemittel platziert. Öffnungen können durch Bohren in den Glaseinheiten 308 gebildet werden. In Operation 309 wird die Klebemittelschicht 306 von den gebohrten Öffnungen entfernt, z. B. durch Plasmaätzen, und aus der Keimschicht 305 werden Vias 310 gebildet, z. B. durch Elektroplattierung, stromlose Plattierung oder ein anderes geeignetes Verfahren. In Operation 311 wird die Überform 312 aufgebracht und poliert, um die Vias 310 für den weiteren Aufbau freizulegen. Die resultierende Struktur in Operation 311 ist ein Beispiel für einen Precursor 9 zum Gehäuse 10, wie in 2 gezeigt.
  • Der Precursor 9 zum Gehäuse 10 kann gemäß dem in 4 gezeigten Verfahren 400 zum endgültigen Halbleiter-Package 10 geformt werden. Bei Operation 401 wird der Precursor 9 des aus Verfahren 300 gebildeten Packages 10 bereitgestellt. Bei Operation 402 werden verschiedene leitfähige Schichten und dielektrische Schichten durch einen RDL-Prozess (Re-Distribution Layer; Redistributionsschicht) gebildet, um ein Substrat 405 mit einem darin eingebetteten Brücken-Die 28 zu bilden. Bei Operation 403 wird der Die-Komplex 404 angebracht. Der Die-Komplex 404 kann einzelne Dies umfassen, die mit dem Brücken-Die 28 in Kommunikation stehen, oder er kann mehrere Dies umfassen, die eine Brücke zwischen weiteren Dies bilden. Ein Beispiel für einen Die-Komplex, wie in Operation 403 gezeigt, umfasst drei kleinere Dies 404A, die mit einem Haupt-Die 404B gekoppelt sind. Obwohl drei kleinere Dies 404A und ein Haupt-Die 404B dargestellt sind, ist die Erfindung nicht so eingeschränkt. Andere Beispiele können eine größere oder kleinere Anzahl von Die-Kombinationen umfassen. Bei Operation 406 wird die Oberseite des Die-Komplexes 404 geschliffen, um die Oberseite der kleineren Dies 404A freizulegen. Bei Operation 407 werden der Glasträger 302 und die temporäre Trennschicht 303 von dem Precursor zu dem Package 10 entfernt. Bei Operation 408 wird die Keimschicht 305 entfernt oder strukturiert und teilweise entfernt, um die Vias 308 zu trennen. Die MLI-Anschlussflächen werden auf den Vias 310 mit Hilfe eines Lithografieprozesses zur Anschlussflächenbildung gebildet, gefolgt von der Bildung von Mikrokugelhöckern (Micro-Ball Bumping) von Lötkugeln 411. Bei Operation 409 wird der Interposer 410 an den Vias 310 durch Lötkugeln 411 angebracht. Obwohl das Element 410 im Beispiel von 4 ein Interposer ist, ist die Erfindung nicht derart eingeschränkt. Anstelle eines Interposers können auch andere Substrate oder Schaltungsplatinenebenen verwendet werden.
  • 5 zeigt einen weiteren Prozess 500 zur Bildung eines Halbleiter-Packages ähnlich dem Package 10 gezeigt in 2. In 5 umfasst die Operation 501 das Bereitstellen des Verbundglasträgers 505 ähnlich wie Operation 301 in Verfahren 300. Bei Operation 502 werden eine oder mehrere Glaseinheiten 503 mit von Glas 504 umgebenen Vias 532 auf den Träger 505 platziert. Bei Operation 506 wird eine Überform 508 auf die Glaseinheiten 503 aufgebracht, um den Precursor 511 zu bilden. In Operation 510 wird Operation 400 so ausgeführt, dass verschiedene leitfähige Schichten und dielektrische Schichten durch einen Redistributionsschichtprozess gebildet werden, um ein Substrat 512 mit einem darin eingebetteten Brücken-Die 28 zu bilden. Bei Operation 514 wird der Die-Komplex 516 angebracht. Ähnlich zu dem Beispiel von 4 kann der Die-Komplex 516 einzelne Dies (516A und 516B) umfassen, die mit dem Brücken-Die 28 in Kommunikation stehen, oder er kann mehrere Dies umfassen. Bei Operation 520 wird die Oberseite des Die-Komplexes 516 geschliffen, um die Oberseite des Die-Komplexes 516 freizulegen. Bei Operation 522 werden der Glasträger 302 und die temporäre Trennschicht 303 von dem Precursor zu dem Package 10 entfernt. Bei Operation 524 wird eine Keimschicht entfernt oder strukturiert und teilweise entfernt, um Vias 532 zu trennen. Die MLI-Anschlussflächen werden auf den Vias 532 mit Hilfe eines Lithografieprozesses zur Anschlussflächenbildung gebildet, gefolgt von der Bildung von Mikrokugelhöckern (Micro-Ball Bumping) von Lötkugeln 528. In Operation 526 wird der Interposer 530 mit den Vias 532 durch Lötkugeln 528 verbunden.
  • Das Halbleiter-Package 10 kann in viele verschiedene elektronische Vorrichtungen eingebaut werden. Wie in 2 gezeigt, kann eine Brücke oder eine andere EMIB-Technologie in das Package 10 eingebaut werden. In einem anderen Beispiel kann eine Brücke oder eine andere EMIB-Technologie in ein Multi-Chip-Modul eingebaut werden, wie in 1 gezeigt. 6 zeigt ein Diagramm auf Systemebene gemäß einem Beispiel der Erfindung, das ein oder mehrere Packages mit einer oder mehreren Brücken enthält, wie in den obigen Beispielen beschrieben. Beispielsweise zeigt 6 ein Beispiel einer elektronischen Vorrichtung (z.B. System), umfassend eine IC-Package-Anordnung 600; 6 ist umfasst, um ein Beispiel einer Vorrichtungsanwendung auf höherer Ebene für den vorliegenden, erfinderischen Gegenstand zu zeigen. Bei einem Beispiel umfasst ein System 600 einen Desktop-Computer, einen Laptop-Computer, ein Netbook, ein Tablet, einen Notebook-Computer, einen persönlichen, digitalen Assistenten (PDA; personal digital assistant), einen Server, eine Workstation, ein Mobiltelefon, eine mobile Rechenvorrichtung, ein Smartphone, eine Internetanwendung oder irgendeine andere Art von Rechenvorrichtung, ist aber nicht auf diese beschränkt. Bei einigen Beispielen ist das System 600 ein System-auf-einem-Chip-(SOC-; System On a Chip) System.
  • Bei einem Beispiel weist ein Prozessor 610 einen oder mehrere Prozessorkerne 612 und 612N auf, wobei 612N den N-ten Prozessorkern im Inneren des Prozessors 610 repräsentiert, wobei N eine positive Ganzzahl ist. Bei einem Beispiel umfasst das System 600 mehrere Prozessoren umfassend 610 und 605, wobei der Prozessor 605 eine Logik aufweist, die ähnlich oder identisch zu der Logik des Prozessors 610 ist. Bei einigen Beispielen umfasst der Verarbeitungskern 612, ist aber nicht beschränkt auf, eine Speichervorgriffs-Logik (Prefetch-Logik), um Anweisungen zu holen, eine Decodierlogik zum Decodieren der Anweisungen, eine Ausführungslogik zum Ausführen der Anweisungen und Ähnliches. Bei einigen Beispielen weist der Prozessor 610 einen Cache-Speicher 616 auf, um Anweisungen und/oder Daten für das System 600 zwischenzuspeichern. Der Cache-Speicher 616 kann in eine hierarchische Struktur organisiert sein, die eine oder mehrere Cache-Speicher-Ebenen umfasst.
  • Bei einigen Beispielen umfasst der Prozessor 610 eine Speichersteuerung 614, die wirksam ist, um Funktionen auszuführen, die es dem Prozessor 610 ermöglichen, auf einen Speicher 630, der einen flüchtigen Speicher 632 und/oder einen nicht-flüchtigen Speicher 634 umfasst, zuzugreifen und mit demselben zu kommunizieren. Bei einigen Beispielen ist der Prozessor 610 mit dem Speicher 630 und einem Chipsatz 620 gekoppelt. Der Prozessor 610 kann auch mit einer drahtlosen Antenne 678 gekoppelt sein, um mit irgendeiner Vorrichtung zu kommunizieren, die ausgebildet ist zum Senden und/oder Empfangen von drahtlosen Signalen. Bei einem Beispiel arbeitet die drahtlose Antenne 678 gemäß dem IEEE 802,11 -Standard und dessen Verwandten, Home Plug AV (HPAV), Ultrabreitband (UWB; Ultra Wide Band), Bluetooth, WiMax oder irgendeiner Art von drahtlosem Kommunikationsprotokoll, ist aber nicht auf diese beschränkt.
  • Bei einigen Beispielen umfasst der flüchtige Speicher 632, ist aber nicht beschränkt auf, einen synchronen dynamischen Direktzugriffsspeicher (SDRAM; Synchronous Dynamic Random Access Memory), einen dynamischen Direktzugriffsspeicher (DRAM; Dynamic Random Access Memory), einen RAMBUS-Dynamisch-Direktzugriffsspeicher (RDRAM; RAMBUS Dynamic Random Access Memory) und/oder irgendeinen anderen Typ von Direktzugriffsspeicher-Vorrichtung. Der nicht-flüchtige Speicher 634 umfasst, ist aber nicht beschränkt auf, einen Flash-Speicher, einen Phasenänderungsspeicher (PCM; Phase Change Memory), einen Nurlesespeicher (ROM; Read-Only Memory), einen elektrisch löschbaren programmierbaren Nurlesespeicher (EEPROM; Electrically Erasable Programmable Read-Only Memory) oder irgendeinen anderen Typ von nicht-flüchtiger Speichervorrichtung.
  • Der Speicher 630 speichert Informationen und Anweisungen, die durch den Prozessor 610 auszuführen sind. Bei einem Beispiel kann der Speicher 630 auch temporäre Variablen oder andere Zwischeninformationen speichern, während der Prozessor 610 Anweisungen ausführt. Bei dem dargestellten Beispiel verbindet sich der Chipsatz 620 mit dem Prozessor 610 via Punkt-zu-Punkt-(PtP- oder P-P-) Schnittstellen 617 und 622. Der Chipsatz 620 ermöglicht es dem Prozessor 610, sich mit anderen Elementen in dem System 600 zu verbinden. Bei einigen Beispielen der Erfindung arbeiten die Schnittstellen 617 und 622 gemäß einem PtP-Kommunikationsprotokoll, z. B. dem Intel® QuickPath Interconnect (QPI) oder Ähnlichem. Bei anderen Beispielen kann eine unterschiedliche Verbindung verwendet werden.
  • Bei einigen Beispielen ist der Chipsatz 620 wirksam, um mit dem Prozessor 610, 605N, einer Anzeigevorrichtung 640 und anderen Vorrichtungen 672, 676, 674, 660, 662, 664, 666, 677 etc. zu kommunizieren. Der Chipsatz 620 kann auch mit einer drahtlosen Antenne 678 gekoppelt sein, um mit irgendeiner Vorrichtung zu kommunizieren, die ausgebildet ist, drahtlose Signale zu senden und/oder zu empfangen.
  • Der Chipsatz 620 verbindet sich mit der Anzeigevorrichtung 640 über die Schnittstelle (I/F; interface) 626. Die Anzeigevorrichtung 640 kann beispielsweise eine Flüssigkristallanzeige (LCD; liquid crystal display), eine Plasmaanzeige, eine Kathodenstrahlröhren- (CRT-; cathode ray tube) Anzeige, oder irgendeine andere Art visueller Anzeigevorrichtung sein. Bei einigen Beispielen der Erfindung sind der Prozessor 610 und der Chipsatz 620 in einen einzelnen SOC vereint. Zusätzlich verbindet sich der Chipsatz 620 mit einem oder mehreren Bussen 650 und 655, die verschiedene Elemente 674, 660, 662, 664, und 666 verbinden. Die Busse 650 und 655 können miteinander via eine Bus-Brücke 672 zwischenverbunden sein. Bei einem Beispiel koppelt der Chipsatz 620 mit einem nicht-flüchtigen Speicher 660, einer oder mehreren Massespeichervorrichtungen 662, einer Tastatur/Maus 664 und einer Netzwerkschnittstelle 666 via eine Schnittstelle 624 und/oder 626, einem Smart-TV 676, Verbraucherelektronik 677, etc.
  • Bei einem Beispiel umfasst die Massenspeichervorrichtung 662, ist aber nicht beschränkt auf, ein Solid-State-Laufwerk, ein Festplattenlaufwerk, ein Flash-Speicher-Laufwerk mit universellem seriellem Bus (Universal Serial Bus) oder irgendeine andere Form von Computerdatenspeichermedium. Bei einem Beispiel ist eine Netzwerkschnittstelle 666 durch irgendeine Art von gut bekanntem Netzwerkschnittstellenstandard implementiert, umfassend aber nicht beschränkt auf eine Ethernet-Schnittstelle, eine Universeller-Serieller-Bus- (USB) Schnittstelle, eine Peripheral-Component-Interconnect (PCI) -Express-Schnittstelle, eine drahtlose Schnittstelle, und/oder irgendeine andere geeignete Art von Schnittstelle. Bei einem Beispiel arbeitet die drahtlose Schnittstelle gemäß dem IEEE 802.11 -Standard und dessen Verwandten, Home Plug AV (HPAV), Ultrabreitband (UWB; Ultra Wide Band), Bluetooth, WiMax oder irgendeiner Form von drahtlosem Kommunikationsprotokoll, ist aber nicht auf diese beschränkt.
  • Während die Module, die in 6 gezeigt sind, als separate Blöcke innerhalb des Systems 600 abgebildet sind, können die Funktionen, die durch einige dieser Blöcke ausgeführt werden, innerhalb einer Halbleiter-Einzelschaltung integriert oder unter Verwendung von zwei oder mehr separaten integrierten Schaltungen implementiert sein. Obwohl der Cache-Speicher 616 als ein separater Block innerhalb des Prozessors 610 dargestellt ist, kann der Cache-Speicher 616 (oder ausgewählte Aspekte des Cache-Speichers 616) zum Beispiel in den Verarbeitungskern 612 eingebracht sein.
  • Exemplarische Beispiele.
  • Die folgenden exemplarischen Beispiele werden bereitgestellt, wobei die Nummerierung nicht als Bezeichnung von Wichtigkeitsstufen zu verstehen ist:
    • Beispiel 1 stellt ein Halbleiter-Patch bereit, umfassend:
      • einen Glaskern mit einer ersten und einer zweiten gegenüberliegenden Hauptoberfläche, die sich in einer x-y-Richtung erstrecken;
      • ein leitfähiges Via, das sich von der ersten Hauptoberfläche zu der zweiten Hauptoberfläche im Wesentlichen in einer z-Richtung erstreckt;
      • einen Brücken-Die in elektrischer Kommunikation mit dem leitfähigen Via, der in ein dielektrisches Material eingebettet ist; und
      • eine Überform, die den Glaskern zumindest teilweise einschließt.
    • Beispiel 2 stellt das Halbleiter-Patch aus Beispiel 1 bereit, wobei der Glaskern ein Kalk-Natron-Glas, Borosilikatglas, Alumino-Silikatglas, Alkali-Borosilikatglas, Aluminoborosilikatglas, ein Alkalialuminosilikatglas oder eine Mischung derselben umfasst.
    • Beispiel 3 stellt das Halbleiter-Patch aus einem der Beispiele 1 oder 2 bereit, wobei der Glaskern einen monolithischen Glaskern oder einen Laminatglaskern umfasst.
    • Beispiel 4 stellt das Halbleiter-Patch aus einem der Beispiele 1-3 bereit, wobei der Wärmeausdehnungskoeffizient (CTE) des Glaskerns in einem Bereich von ca. 3 bis ca. 12 liegt.
    • Beispiel 5 stellt das Halbleiter-Patch aus einem der Beispiele 1-4 bereit, wobei eine Dicke des Glaskerns, gemessen in z-Richtung, in einem Bereich von ca. 300 Mikrometer bis ca. 700 Mikrometer liegt.
    • Beispiel 6 stellt das Halbleiter-Patch aus einem der Beispiele 1-5 bereit, wobei sich das Durchgangs-Via über die erste Hauptoberfläche, die zweite Hauptoberfläche oder beide erstreckt.
    • Beispiel 7 stellt das Halbleiter-Patch aus einem der Beispiele 1-6 bereit, wobei das Durchgangs-Via im Wesentlichen bündig mit der Überform ist.
    • Beispiel 8 stellt das Halbleiter-Patch aus einem der Beispiele 1-7 bereit, wobei die erste Hauptoberfläche, die zweite Hauptoberfläche oder beide im Wesentlichen planar sind.
    • Beispiel 9 stellt das Halbleiter-Patch aus einem der Beispiele 1-8 bereit, wobei das Durchgangs-Via ein leitfähiges Material umfasst.
    • Beispiel 10 stellt das Halbleiter-Patch aus Beispiel 9 bereit, wobei das leitfähige Material Kupfer umfasst.
    • Beispiel 11 stellt das Halbleiter-Patch aus einem der Beispiele 1-10 bereit, wobei das Durchgangs-Via ein polygonales Profil oder ein im Wesentlichen kreisförmiges Profil aufweist.
    • Beispiel 12 stellt das Halbleiter-Patch aus Beispiel 11 bereit, wobei das im Wesentlichen kreisförmige Profil im Wesentlichen kreisförmig oder im Wesentlichen elliptisch ist.
    • Beispiel 13 stellt das Halbleiter-Patch aus Beispiel 11 bereit, wobei das polygonale Profil im Wesentlichen tetraedrisch, im Wesentlichen pentagonal, im Wesentlichen hexagonal oder im Wesentlichen heptagonal ist.
    • Beispiel 14 stellt das Halbleiter-Patch aus einem der Beispiele 1-13 bereit, wobei das Durchgangs-Via in z-Richtung verjüngt ist.
    • Beispiel 15 stellt das Halbleiter-Patch aus einem der Beispiele 1-14 bereit, wobei das Durchgangs-Via eine im Wesentlichen konstante Querschnittsform in der z-Richtung aufweist.
    • Beispiel 16 stellt das Halbleiter-Patch aus einem der Beispiele 1-15 bereit, ferner umfassend eine an dem Durchgangs-Via angebrachte Lötkugel.
    • Beispiel 17 stellt das Halbleiter-Patch aus einem der Beispiele 1-16 bereit, wobei das Durchgangs-Via ein erstes Durchgangs-Via ist und das Halbleiter-Patch außerdem ein zweites Durchgangs-Via umfasst.
    • Beispiel 18 stellt das Halbleiter-Patch aus einem der Beispiele 1-17 bereit, wobei die Überform den Glaskern vollständig umschließt.
    • Beispiel 19 stellt das Halbleiter-Patch aus einem der Beispiele 1-18 bereit, wobei die Überform ein dielektrisches Material umfasst.
    • Beispiel 20 stellt das Halbleiter-Patch aus Beispiel 19 bereit, wobei das dielektrische Material einen Aufbaufilm auf organischer Basis, glasverstärktes Epoxid, Polytetrafluorethylen, baumwollpapierverstärktes Epoxid, Phenol-Glas, Papier-Phenol, Polyester-Glas, Epoxid-Formmasse oder eine Mischung derselben umfasst.
    • Beispiel 221 stellt das Halbleiter-Patch aus einem der Beispiele 19 oder 20 bereit, das ferner einen in das dielektrische Material eingebetteten und in elektrischer Kommunkiation mit dem Durchgangs-Via stehenden Brücken-Die umfasst.
    • Beispiel 22 stellt ein Halbleiter- Package bereit, umfassend:
      • ein Halbleiter-Patch, das Patch umfassend:
        • einen Glaskern mit einer ersten und einer zweiten gegenüberliegenden Hauptoberfläche, die sich in einer x-y-Richtung erstrecken;
        • ein leitfähiges Via, das sich von der ersten Hauptoberfläche zu der zweiten Hauptoberfläche im Wesentlichen in einer z-Richtung erstreckt; und
        • ein Brücken-Die in elektrischer Kommunikation mit dem leitfähigen Via;
        • ein Substrat mit einer dritten und vierten gegenüberliegenden Hauptoberfläche, die sich in x-y-Richtung erstrecken und elektronisch mit dem Durchgangs-Via gekoppelt sind;
      • eine erste elektronische Komponente, die elektronisch mit dem Brücken-Die gekoppelt ist;
      • eine zweite elektronische Komponente, die elektronisch mit dem Brücken-Die gekoppelt ist, und
      • eine Überform, die den Glaskern, die erste elektronische Komponente, die zweite elektronische Komponente und den Brücken-Die zumindest teilweise umschließt.
    • Beispiel 23 stellt das Halbleiter-Package aus Beispiel 22 bereit, das ferner eine mit dem Durchgangs-Via gekoppelte Leistungsquelle umfasst.
    • Beispiel 24 stellt das Halbleiter-Package aus einem der Beispiele 22 oder 23 bereit, wobei der Glaskern ein Kalk-Natron-Glas, Borosilikatglas, Alumino-Silikatglas, Alkali-Borosilikatglas, Aluminoborosilikatglas, ein Alkalialuminosilikatglas oder eine Mischung derselben umfasst.
    • Beispiel 25 stellt das Halbleiter-Package aus einem der Beispiele 22-24 bereit, wobei der Glaskern einen monolithischen Glaskern oder einen Laminatglaskern umfasst.
    • Beispiel 26 stellt das Halbleiter-Package aus einem der Beispiele 22-25 bereit, wobei der Wärmeausdehnungskoeffizient (CTE) des Glaskerns in einem Bereich von ca. 3 bis ca. 12 liegt.
    • Beispiel 27 stellt das Halbleiter-Package aus einem der Beispiele 22-26 bereit, wobei eine Dicke des Glaskerns, gemessen in z-Richtung, in einem Bereich von ca. 300 Mikrometer bis ca. 700 Mikrometer liegt.
    • Beispiel 28 stellt das Halbleiter-Package aus einem der Beispiele 22-27 bereit, wobei sich das Durchgangs-Via über die erste Hauptoberfläche, die zweite Hauptoberfläche oder beide erstreckt.
    • Beispiel 29 stellt das Halbleiter-Package aus einem der Beispiele 22-28 bereit, wobei die erste Hauptoberfläche, die zweite Hauptoberfläche oder beide im Wesentlichen planar sind.
    • Beispiel 30 stellt das Halbleiter-Package aus einem der Beispiele 22-29 bereit, wobei das Durchgangs-Via ein leitfähiges Material umfasst.
    • Beispiel 31 stellt das Halbleiter-Package aus Beispiel 30 bereit wobei das leitfähige Material Kupfer umfasst.
    • Beispiel 32 stellt das Halbleiter-Package aus einem der Beispiele 22-31 bereit, wobei das Durchgangs-Via ein polygonales Profil oder ein im Wesentlichen kreisförmiges Profil aufweist.
    • Beispiel 33 stellt das Halbleiter-Package aus Beispiel 32 bereit, wobei das im Wesentlichen kreisförmige Profil im Wesentlichen kreisförmig oder im Wesentlichen elliptisch ist.
    • Beispiel 34 stellt das Halbleiter-Package aus Beispiel 32 bereit, wobei das polygonale Profil im Wesentlichen tetraedrisch, im Wesentlichen pentagonal, im Wesentlichen hexagonal oder im Wesentlichen heptagonal ist.
    • Beispiel 35 stellt das Halbleiter-Package aus einem der Beispiele 22-35 bereit, wobei das Durchgangs-Via in z-Richtung verjüngt ist.
    • Beispiel 36 stellt das Halbleiter-Package aus einem der Beispiele 22-35 bereit, wobei das Durchgangs-Via eine im Wesentlichen konstante Querschnittsform in der z-Richtung aufweist.
    • Beispiel 37 stellt das Halbleiter-Package aus einem der Beispiele 22-36 bereit, ferner umfassend eine an dem Durchgangs-Via angebrachte Lötkugel.
    • Beispiel 38 stellt das Halbleiter-Package aus einem der Beispiele 22-37 bereit, wobei das Durchgangs-Via ein erstes Durchgangs-Via ist und das Halbleiter-Patch außerdem ein zweites Durchgangs-Via umfasst.
    • Beispiel 39 stellt das Halbleiter-Package aus einem der Beispiele 22-38 bereit, wobei die Überform den Glaskern vollständig umschließt.
    • Beispiel 40 stellt das Halbleiter-Package aus einem der Beispiele 22-39 bereit, wobei die Überform ein dielektrisches Material umfasst.
    • Beispiel 41 stellt das Halbleiter-Package aus Beispiel 44 bereit, wobei das dielektrische Material einen Aufbaufilm auf organischer Basis, glasverstärktes Epoxid, Polytetrafluorethylen, baumwollpapierverstärktes Epoxid, Phenol-Glas, Papier-Phenol, Polyester-Glas, Epoxid-Formmasse oder eine Mischung derselben umfasst.
    • Beispiel 42 stellt das Halbleiter-Package aus einem der Beispiele 22-41 bereit, wobei das Substrat einen organisch basierten Aufbaufilm umfasst.
    • Beispiel 43 stellt das Halbleiter-Package aus einem der Beispiele 22-42 bereit, wobei die erste und zweite elektronische Komponente unabhängig voneinander ein Multi-Die-Komponenten-Package, einen Silizium-Die, einen Widerstand, einen Kondensator oder einen Induktor umfassen.
    • Beispiel 44 stellt das Halbleiter-Package aus Beispiel 43 bereit, wobei das Multi-Die-Komponenten-Package ein NAND-Speicherstapel ist.
    • Beispiel 45 stellt das Halbleiter-Package aus einem der Beispiele 43 oder 44 bereit, wobei der Silizium-Die eine zentrale Verarbeitungseinheit, einen Flash-Speicher, ein drahtloses Ladegerät, einen integrierten Schaltkreis für die Energieverwaltung (PMIC), einen Wi-Fi-Sender, ein globales Positionierungssystem, einen anwendungsspezifischen integrierten Schaltkreis oder einen NAND-Speicherstapel umfasst.
    • Beispiel 46 stellt das Halbleiter-Package aus einem der Beispiele 22-45 bereit, wobei eine Dicke des Substrats in der x-y-Richtung im Wesentlichen konstant ist.
    • Beispiel 47 stellt das Halbleiter-Package aus einem der Beispiele 22-46 bereit, wobei eine Dicke des eingebetteten Dies in der x-y-Richtung im Wesentlichen konstant ist.
    • Beispiel 48 stellt ein Verfahren zum Bilden eines Halbleiter-Patches bereit, das Verfahren umfassend:
      • Kontaktieren eines sich in x-y-Richtung erstreckenden Glaskerns mit einer Keimschicht, wobei die Keimschicht ein elektrisch leitfähiges Material umfasst;
      • Aufwachsen eines Durchgangs-Vias in z-Richtung von der Keimschicht; und
      • zumindest teilweise Einschließen des Glaskerns in einem Überform-Material.
    • Beispiel 49 stellt das Verfahren zum Bilden des Halbleiter-Patches aus Beispiel 48 bereit, wobei das Verfahren ferner das Positionieren eines Brücken-Dies in elektrischem Kontakt mit dem Durchgangs-Via umfasst.
    • Beispiel 50 stellt das Verfahren zum Bilden des Halbleiter-Patches aus einem der Beispiele 48 oder 49 bereit, wobei der Glaskern ein Kalk-Natron-Glas, Borosilikatglas, Alumino-Silikatglas, Alkali-Borosilikatglas, Aluminoborosilikatglas, ein Alkalialuminosilikatglas oder eine Mischung derselben umfasst.
    • Beispiel 51 stellt das Verfahren zum Bilden des Halbleiter-Patches aus einem der Beispiele 48-50 bereit, wobei der Glaskern einen monolithischen Glaskern oder einen Laminatglaskern umfasst.
    • Beispiel 52 stellt das Verfahren zum Bilden des Halbleiter-Patches aus einem der Beispiele 52-51 bereit, wobei der Wärmeausdehnungskoeffizient (CTE) des Glaskerns in einem Bereich von ca. 3 bis ca. 12 liegt.
    • Beispiel 53 stellt das Verfahren zum Bilden des Halbleiter-Patches aus einem der Beispiele 52-52 bereit, wobei eine Dicke des Glaskerns, gemessen in z-Richtung, in einem Bereich von ca. 300 Mikrometer bis ca. 700 Mikrometer liegt.
    • Beispiel 54 stellt das Verfahren zum Bilden des Halbleiter-Patches aus einem der Beispiele 48-53 bereit, wobei sich das Durchgangs-Via über die erste Hauptoberfläche, die zweite Hauptoberfläche oder beide erstreckt.
    • Beispiel 55 stellt das Verfahren zum Bilden des Halbleiter-Patches aus einem der Beispiele 48-54 bereit, wobei das Durchgangs-Via im Wesentlichen bündig mit der Überform ist.
    • Beispiel 56 stellt das Verfahren zum Bilden des Halbleiter-Patches aus einem der Beispiele 48-55 bereit, wobei die erste Hauptoberfläche, die zweite Hauptoberfläche oder beide im Wesentlichen planar sind.
    • Beispiel 57 stellt das Verfahren zum Bilden des Halbleiter-Patches aus einem der Beispiele 48-56 bereit, wobei das Durchgangs-Via ein leitfähiges Material umfasst.
    • Beispiel 58 stellt das Verfahren zum Bilden des Halbleiter-Patches von Beispiel 57 bereit, wobei das leitfähige Material Kupfer umfasst.
    • Beispiel 59 stellt das Verfahren zum Bilden des Halbleiter-Patches aus einem der Beispiele 48-58 bereit, wobei das Durchgangs-Via ein polygonales Profil oder ein im Wesentlichen kreisförmiges Profil aufweist.
    • Beispiel 60 stellt das Verfahren zum Bilden des Halbleiter-Patches aus Beispiel 59 bereit, wobei das im Wesentlichen kreisförmige Profil im Wesentlichen kreisförmig oder im Wesentlichen elliptisch ist.
    • Beispiel 61 stellt das Verfahren zum Bilden des Halbleiter-Patches aus Beispiel 59 bereit, wobei das polygonale Profil im Wesentlichen tetraedrisch, im Wesentlichen pentagonal, im Wesentlichen hexagonal oder im Wesentlichen heptagonal ist.
    • Beispiel 62 stellt das Verfahren zum Bilden des Halbleiter-Patches aus einem der Beispiele 48-61 bereit, wobei das Durchgangs-Via in z-Richtung verjüngt ist.
    • Beispiel 63 stellt das Verfahren zum Bilden des Halbleiter-Patches aus einem der Beispiele 48-62 bereit, wobei das Durchgangs-Via eine im Wesentlichen konstante Querschnittsform in der z-Richtung aufweist.
    • Beispiel 64 stellt das Verfahren zum Bilden des Halbleiter-Patches aus einem der Beispiele 48-63 bereit, ferner umfassend ein an dem Durchgangs-Via angebrachtes Durchgangs-Via.
    • Beispiel 65 stellt das Verfahren zum Bilden des Halbleiter-Patches aus einem der Beispiele 48-64 bereit, wobei das Durchgangs-Via ein erstes Durchgangs-Via ist und das Halbleiter-Patch außerdem ein zweites Durchgangs-Via umfasst.
    • Beispiel 66 stellt das Verfahren zum Bilden des Halbleiter-Patches aus einem der Beispiele 48-65 bereit, wobei die Überform den Glaskern vollständig umschließt.
    • Beispiel 67 stellt das Verfahren zum Bilden des Halbleiter-Patches aus einem der Beispiele 48-66 bereit, wobei die Überform ein dielektrisches Material umfasst.
    • Beispiel 68 stellt das Verfahren zum Bilden des Halbleiter-Patches aus Beispiel 67 bereit, wobei das dielektrische Material einen Aufbaufilm auf organischer Basis, glasverstärktes Epoxid, Polytetrafluorethylen, baumwollpapierverstärktes Epoxid, Phenol-Glas, Papier-Phenol, Polyester-Glas, Epoxid-Formmasse oder eine Mischung derselben umfasst.
    • Beispiel 69 stellt das Verfahren zum Bilden eines Halbleiter-Patches aus einem der Beispiele 67 oder 68 bereit, das ferner das Einbetten eines Brücken-Dies in das dielektrische Material und in elektrischer Kommunikation mit dem Durchgangs-Via umfasst.
    • Beispiel 70 stellt ein Verfahren zum Bilden eines Halbleiter-Packages gemäß einem der Beispiele 48-69 bereit, das Verfahren umfassend:
      • Aufwachsen einer Mehrzahl von Durchgangs-Vias, die sich in einer z-Richtung von einem Substrat erstrecken, das gegenüberliegende, im Wesentlichen ebene Hauptoberflächen aufweist, die sich in einer x-y-Richtung erstrecken;
      • Kontaktieren des Substrats mit einem Halbleiter-Patch, das Folgendes umfasst:
        • einen Glaskern mit einer ersten und einer zweiten gegenüberliegenden Hauptoberfläche, die sich in einer x-y-Richtung erstrecken; und
        • ein leitfähiges Via, das sich von der ersten Hauptoberfläche zu der zweiten Hauptoberfläche im Wesentlichen in einer z-Richtung erstreckt;
      • Kontaktieren einer ersten und zweiten elektronischen Komponente mit dem Brücken-Die; und zumindest teilweise Einkapseln des Halbleiter-Packages mit einer Überform.
    • Beispiel 71 stellt das Verfahren zum Bilden des Halbleiter-Packages aus Beispiel 70 bereit, das ferner eine mit dem Durchgangs-Via gekoppelte Leistungsquelle umfasst.
    • Beispiel 72 stellt das Verfahren zum Bilden des Halbleiter-Packages aus Beispiel 70 oder 71 bereit, wobei der Glaskern ein Kalk-Natron-Glas, Borosilikatglas, Alumino-Silikatglas, Alkali-Borosilikatglas, Aluminoborosilikatglas, ein Alkalialuminosilikatglas oder eine Mischung derselben umfasst.
    • Beispiel 73 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 70-72 bereit, wobei der Glaskern einen monolithischen Glaskern oder einen Laminatglaskern umfasst. Beispiel 74 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 76-79 bereit, wobei der Wärmeausdehnungskoeffizient (CTE) des Glaskerns in einem Bereich von ca. 3 bis ca. 12 liegt.
    • Beispiel 75 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 76-81 bereit, wobei eine Dicke des Glaskerns, gemessen in z-Richtung, in einem Bereich von ca. 300 Mikrometer bis ca. 700 Mikrometer liegt.
    • Beispiel 76 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 70-75 bereit, wobei sich das Durchgangs-Via über die erste Hauptoberfläche, die zweite Hauptoberfläche oder beide erstreckt.
    • Beispiel 77 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 70-76 bereit, wobei das Durchgangs-Via im Wesentlichen bündig mit der Überform ist.
    • Beispiel 78 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 70-77 bereit, wobei die erste Hauptoberfläche, die zweite Hauptoberfläche oder beide im Wesentlichen planar sind.
    • Beispiel 79 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 70-78 bereit, wobei das Durchgangs-Via ein leitfähiges Material umfasst.
    • Beispiel 80 stellt das Verfahren zum Bilden des Halbleiter-Packages von Beispiel 79 bereit, wobei das leitfähige Material Kupfer umfasst.
    • Beispiel 81 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 70-80 bereit, wobei das Durchgangs-Via ein polygonales Profil oder ein im Wesentlichen kreisförmiges Profil aufweist.
    • Beispiel 82 stellt das Verfahren zum Bilden des Halbleiter-Packages aus Beispiel 81 bereit, wobei das im Wesentlichen kreisförmige Profil im Wesentlichen kreisförmig oder im Wesentlichen elliptisch ist.
    • Beispiel 83 stellt das Verfahren zum Bilden des Halbleiter-Packages aus Beispiel 81 bereit, wobei das polygonale Profil im Wesentlichen tetraedrisch, im Wesentlichen pentagonal, im Wesentlichen hexagonal oder im Wesentlichen heptagonal ist.
    • Beispiel 84 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 70-83 bereit, wobei das Durchgangs-Via in z-Richtung verjüngt ist.
    • Beispiel 85 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 70-84 bereit, wobei das Durchgangs-Via eine im Wesentlichen konstante Querschnittsform in der z-Richtung aufweist.
    • Beispiel 86 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 70-85 bereit, ferner umfassend ein an dem Durchgangs-Via angebrachtes Durchgangs-Via.
    • Beispiel 87 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 70-86 bereit, wobei das Durchgangs-Via ein erstes Durchgangs-Via ist und das Halbleiter-Patch außerdem ein zweites Durchgangs-Via umfasst.
    • Beispiel 88 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 70-88 bereit, wobei die Überform den Glaskern vollständig umschließt.
    • Beispiel 89 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 70-88 bereit, wobei die Überform ein dielektrisches Material umfasst.
    • Beispiel 90 stellt das Verfahren zum Bilden des Halbleiter-Packages aus Beispiel 89 bereit, wobei das dielektrische Material einen Aufbaufilm auf organischer Basis, glasverstärktes Epoxid, Polytetrafluorethylen, baumwollpapierverstärktes Epoxid, Phenol-Glas, Papier-Phenol, Polyester-Glas, Epoxid-Formmasse oder eine Mischung derselben umfasst.
    • Beispiel 91 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 70-90 bereit, wobei das Substrat leitfähige Schichten umfasst, die in Silizium verteilt sind.
    • Beispiel 92 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 70-91 bereit, wobei die erste und zweite elektronische Komponente unabhängig voneinander ein Multi-Die-Komponenten-Package, einen Silizium-Die, einen Widerstand, einen Kondensator oder einen Induktor umfassen.
    • Beispiel 93 stellt das Verfahren zum Bilden des Halbleiter-Packages aus Beispiel 92 bereit, wobei das Multi-Die-Komponenten-Package ein NAND-Speicherstapel ist.
    • Beispiel 94 stellt das Verfahren zum Bilden eines Halbleiter-Packages aus einem der Beispiele 92-93 bereit, wobei der Silizium-Die eine zentrale Verarbeitungseinheit, einen Flash-Speicher, ein drahtloses Ladegerät, einen integrierten Schaltkreis für die Energieverwaltung (PMIC), einen Wi-Fi-Sender, ein globales Positionierungssystem, einen anwendungsspezifischen integrierten Schaltkreis oder einen NAND-Speicherstapel umfasst.
    • Beispiel 95 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 70-94 bereit, wobei eine Dicke des Substrats in der x-y-Richtung im Wesentlichen konstant ist.
    • Beispiel 96 stellt das Verfahren zum Bilden des Halbleiter-Packages aus einem der Beispiele 70-95 bereit, wobei eine Dicke des eingebetteten Dies in der x-y-Richtung im Wesentlichen konstant ist.

Claims (15)

  1. Ein Halbleiter-Package, umfassend: ein Halbleiter-Patch, das Patch umfassend: einen Glaskern mit einer ersten und einer zweiten gegenüberliegenden Hauptoberfläche, die sich in einer x-y-Richtung erstrecken; ein leitfähiges Via, das sich von der ersten Hauptoberfläche zu der zweiten Hauptoberfläche im Wesentlichen in einer z-Richtung erstreckt; und einen Brücken-Die in elektrischer Kommunikation mit dem leitfähigen Via; ein Substrat mit einer dritten und vierten gegenüberliegenden Hauptoberfläche, die sich in x-y-Richtung erstrecken und elektronisch mit dem Durchgangs-Via gekoppelt sind; eine erste elektronische Komponente, die elektronisch mit dem Brücken-Die gekoppelt ist; eine zweite elektronische Komponente, die elektronisch mit dem Brücken-Die gekoppelt ist, und eine Überform, die den Glaskern, die erste elektronische Komponente, die zweite elektronische Komponente und den Brücken-Die zumindest teilweise umschließt.
  2. Das Halbleiter-Package gemäß Anspruch 1, das ferner eine mit dem Durchgangs-Via gekoppelte Leistungsquelle umfasst.
  3. Das Halbleiter-Package gemäß einem der Ansprüche 1 oder 2, wobei der Glaskern ein Kalk-Natron-Glas, Borosilikatglas, Alumino-Silikatglas, Alkali-Borosilikatglas, Aluminoborosilikatglas, ein Alkalialuminosilikatglas oder eine Mischung derselben umfasst.
  4. Das Halbleiter-Package gemäß einem der Ansprüche 1-3, wobei der Glaskern einen monolithischen Glaskern oder einen Laminatglaskern umfasst.
  5. Das Halbleiter-Package gemäß einem der Ansprüche 1-4, wobei der Wärmeausdehnungskoeffizient (CTE) des Glaskerns in einem Bereich von ca. 3 bis ca. 12 liegt.
  6. Das Halbleiter-Package gemäß einem der Ansprüche 1-5, wobei eine Dicke des Glaskerns, gemessen in z-Richtung, in einem Bereich von ca. 300 Mikrometer bis ca. 700 Mikrometer liegt.
  7. Das Halbleiter-Package gemäß Anspruch 6, wobei das leitfähige Material Kupfer umfasst.
  8. Das Halbleiter-Package gemäß einem der Ansprüche 1-7, wobei das Durchgangs-Via ein polygonales Profil oder ein im Wesentlichen kreisförmiges Profil aufweist.
  9. Das Halbleiter-Package gemäß einem der Ansprüche 1-8, wobei das Durchgangs-Via in z-Richtung verjüngt ist.
  10. Das Halbleiter-Package gemäß einem der Ansprüche 1-9, wobei die Überform den Glaskern vollständig umschließt.
  11. Das Halbleiter-Package gemäß einem der Ansprüche 1 bis 10, wobei die Überform ein dielektrisches Material umfasst.
  12. Das Halbleiter-Package gemäß Anspruch 11, wobei das dielektrische Material einen Aufbaufilm auf organischer Basis, glasverstärktes Epoxid, Polytetrafluorethylen, baumwollpapierverstärktes Epoxid, Phenol-Glas, Papier-Phenol, Polyester-Glas, Epoxid-Formmasse oder eine Mischung derselben umfasst.
  13. Ein Verfahren zum Bilden eines Halbleiter-Patches, das Verfahren umfassend: Kontaktieren eines sich in x-y-Richtung erstreckenden Glaskerns mit einer Keimschicht, wobei die Keimschicht ein elektrisch leitfähiges Material umfasst; Aufwachsen eines Durchgangs-Vias in z-Richtung von der Keimschicht; und zumindest teilweise Umschließen des Glaskerns in einem Überform-Material.
  14. Das Verfahren zum Bilden des Halbleiter-Patches gemäß Anspruch 13, wobei das Verfahren ferner das Positionieren eines Brücken-Dies in elektrischem Kontakt mit dem Durchgangs-Via umfasst.
  15. Das Verfahren zum Bilden des Halbleiter-Patches gemäß einem der Ansprüche 13 oder 14, wobei der Glaskern ein Kalk-Natron-Glas, Borosilikatglas, Alumino-Silikatglas, Alkali-Borosilikatglas, Aluminoborosilikatglas, ein Alkalialuminosilikatglas oder eine Mischung derselben umfasst.
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