TW202414244A

TW202414244A - 產生三維積體電路設計的方法

Info

Publication number: TW202414244A
Application number: TW112144450A
Authority: TW
Inventors: 索拉比皮朱斯庫瑪辛哈; 張京旭; 布萊恩崔西克萊; 艾賓雷尼薩瑟蘭二世
Original assignee: 英商Ａｒｍ股份有限公司
Priority date: 2016-08-31
Filing date: 2017-08-30
Publication date: 2024-04-01
Also published as: US11625522B2; KR20180025210A; KR102423040B1; US10678985B2; TW201820185A; US20200257841A1; CN107798159A; US20180060475A1; CN107798159B

Abstract

一種用於產生3D積體電路(3DIC)設計之方法，其包含從根據3DIC所需之設計準則產生之2D積體電路(2DIC)設計之第一資料表示擷取至少一個設計特徵。基於擷取之設計特徵將3DIC之組件分區為組（各者表示3DIC之一個層級）。產生包含多個相鄰分區的2DIC設計之第二資料表示，相鄰分區各者包含用於3DIC設計之一個層級的組件組連同表示層級間通孔位置的層級間通孔端口。獨立於由初始第一資料表示所表示之2DIC的對應組件放置而決定各個分區之放置。此方法允許2DIC EDA工具用於設計3DIC。

Description

產生三維積體電路設計的方法

本技術係關於積體電路領域。更特定言之，其係關於一種產生三維積體電路設計的方法。

人們對包含多個層級主動元件及使用層級間通孔連接之互連層的三維積體電路(three-dimensional integrated circuit；3DIC)的關注日益增加。3D整合可提供改良效能，因為在3DIC之不同層級中連接元件的層級間通孔的信號傳播延遲通常小於與在相同層級上鏈接不同元件的習知互連路徑相關的延遲。

至少一些實例提供一種根據預定設計準則產生三維積體電路(three-dimensional integrated circuit；3DIC)設計的電腦實施方法，該三維積體電路包含藉由層級間通孔連接的複數個主動元件層級；該方法包含：從根據該預定設計準則產生之二維積體電路(two-dimensional integrated circuit；2DIC)設計的第一資料表示擷取至少一個設計特徵，該2DIC包含單層級主動元件；基於從該第一資料表示擷取之該至少一個設計特徵將3DIC組件分區為複數個組件組，各個組件組對應於該複數個層級之一；以及產生2DIC設計之第二資料表示，包含靠近彼此設置的複數個分區，各個分區表示3DIC之對應層級並且包含針對對應層級之組件組及表示用於將對應層級連接至另一層級的層級間通孔位置的層級間通孔端口，其中獨立於在由第一資料表示所表示之2DIC中對應組件之放置而決定給定分區的組件組之放置。

至少一些實例提供一種儲存電腦程式以控制電腦執行上文所述之方法的非暫時記錄媒體。

至少一些實例提供一種設備，其包含處理電路系統以執行上文所述之方法。

本技術之進一步態樣、特徵及優點將從結合附圖閱讀的實例之以下描述中顯而易見。

第1圖圖示傳統2D積體電路(2D integrated circuit；2DIC)2之實例之橫截面圖，其在半導體基板6上包含主動元件及互連之單層級4。主動元件係可控制電子流之元件，諸如電晶體或閘極。其等直接在基板6上形成。在主動層上方提供用於在主動元件7之間提供水平連接（在X方向或Z方向中）的數層金屬互連8及用於在互連層之間連接的通孔9。金屬互連及通孔由在第1圖中標記為LD0至ILD4b的層級間介電材料圍繞。第1圖標記X、Y及Z軸，其中Z軸對應於指向紙內的第三維度。具有用於對晶片提供信號及功率的對C4凸塊的連接之較高金屬堆疊未在第1圖中圖示。應瞭解亦可提供此等。第1圖圖示具有四個金屬層M1-M4及對應通孔V0-V3以在金屬層之間構成互連的積體電路堆疊之實例。在此實例中，金屬互連層M1及M3在X方向中延伸而M2及M4在Z方向中延伸。

相比之下，第2圖圖示3D積體電路10(3DIC)之實例，其包含二或更多層級14的主動元件及在Y方向中一個在另一個上方分層的互連層。在此實例中，存在標記為「頂部」及「底部」的兩個層級。各個層級包含一層主動元件（電晶體）15及數個金屬層M1至M4以及通孔層V0至V3。頂部及底部層級使用層級間通孔16連接，在此實例中該通孔連接底部層級之最高互連層M4與頂部層級之最低互連層M1。此外，在此實例中，在頂部層級及底部層級中金屬層M1及M3在X方向中延伸而在兩個層級中M2及M4在Z方向中投送。應瞭解在兩個層級中對應金屬層不一定在相同方向中延伸。此外，為了簡明起見，用於功率及信號（輸入/輸出）傳遞至晶片的C4凸塊未在圖中圖示。

存在數種可用於生產3DIC的技術。在一種技術中，二或更多個預製造之晶粒（各者單獨製造有對應主動元件及金屬互連）可在製造之後利用穿矽通孔(through silicon vias；TSV)結合在一起，該穿矽通孔經預製造至一或兩個晶粒中，從而在結合晶粒之後在晶粒之間提供層級間通訊。經由此方法，TSV係相對大的（例如，直徑近似10 μm）以確保在晶粒之間適當對準，因為單獨製造晶粒並隨後對準，並且因此需要在晶粒之間的相對定位方面留一些容差。

在更精細技術中，在將結合之晶圓封裝至晶粒中之前，單獨矽晶圓（各者經獨立處理以包括主動元件及互連）可隨後藉由晶圓間結合而結合在一起。例如，此方法可使用具有在0.5-1 μm範圍中之直徑的較小直徑層級間通孔。

另一方法係使用順序處理技術，其中在常見處理技術中在單個基板上逐層構建多層級的主動元件及互連。例如，初始基板可經處理以提供第一層級主動元件及互連，並且隨後經處理之晶圓可由薄介電層覆蓋。矽磊晶層隨後在先前介電層頂部上生長並且經處理以提供第二層級主動元件及互連。由於第二層級主動元件及互連使用與初始層相同之製造設備處理，其可在高對準準確度下處理為下層並且這意謂著可使用更狹窄之層級間通孔。例如，此更窄層級間通孔可被稱為整塊層級間通孔(monolithic inter-tier vias；MIV)並且可具有近似100 nm或更小之直徑。在已沉積第二層級的主動元件及互連之後，可添加進一步全域互連層並且可隨後將元件準備好用於進一步封裝至半導體晶粒中。

因此，各種3D整合技術係可用的，並且本技術可與任何此等整合技術一起使用。一般而言，使用術語3DIC以指任何積體電路，其包含使用層級間通孔連接的二或更多層級主動元件。層級間通孔亦可有替代名稱諸如穿矽通孔(through silicon vias；TSV)或整塊層級間通孔(monolithic inter-tier vias；MIV)。層級間通孔之尺寸可如上文論述在大小上變化，並且層級間通孔之大小及密度/節距可影響可於何位準將電路設計分區為多層級。針對使用相對大層級間通孔之3DIC，將大的巨集區塊（例如處理器核心、快取記憶體等等）分區為獨立層級可係有用的。例如，在多核晶片上系統(system-on-chip；SoC)設計中，一個處理器核心可在上部層級上並且另一處理器核心在較低層級上。另一方面，利用用於順序處理技術的較小層級間通孔諸如次微米通孔，這可實現將在單個處理器中之組件分區為二或更多層級。因此，在層之間的分區可於完整處理核心位準或以標準單元塊、獨立標準單元、或於電晶體位準。

儘管第2圖圖示具有兩個層級之實例，應瞭解本技術亦可應用至具有三或更多層級之3DIC。此外，第2圖圖示其中面對背堆疊層級14的實例，亦即底部層級之基板之正面（其上形成主動元件的基板側面）面對頂部層級之基板之背面（其上不形成主動元件的基板側面）。在其他3DIC技術中，可能面對面或背對背堆疊層級。例如，在面對面排列中，第2圖所示之頂部層級應關於X軸翻轉，使得實際上金屬層M4_TOP最接近金屬層M4_BOT。在背對背排列中，底部層級應關於X軸翻轉，使得各別基板之背面面對彼此（亦即，在此情形中M1_BOT應最接近M1_TOP）。因此，應瞭解本技術不限於如第2圖之實例所示的面對背堆疊。

積體電路設計通常使用已知為在電腦上執行的電子設計自動化(electronic design automation；EDA)工具的軟體工具進行，因為由於積體電路設計變得逐漸複雜（例如，其等可具有數百萬或數十億電晶體），人類設計者規定準確電晶體位準佈局通常係不實際的。EDA工具可由標準單元庫支援，該標準單元庫提供可用於結合至設計中之已知為「標準單元」的半導體組件之基本塊之資料庫。例如，標準單元定義可規定電晶體佈局及輸入/輸出連接被包括在設計中以提供某些功能。當具備由設計滿足之設計準則諸如限制條件或目標、由設計提供之功能、或組件諸如邏輯閘極之更詳細規格包括在內時，EDA工具可從單元庫選擇單元以滿足彼等準則，決定彼等單元之放置並且執行投送以在各別單元之間提供互連，進而提供所需功能。所放置及所投送之設計可隨後經測試，例如藉由對設計執行時序分析以檢查設計是否滿足各種時序需求。例如，可測試在設計中信號傳播延遲以相對於由設計傳播之時鐘信號在充分時間內檢查資料信號是否到達部分設計以避免建立或保持破壞。若設計滿足其時序需求，則其可簽署生產，而若設計失敗，則可修改設計，例如包括額外緩衝器以延遲信號來滿足時序需求。

然而，大部分現存EDA工具僅針對與2DIC一起使用而設計，並且不支援3DIC設計。提供定製3DIC EDA工具原本係昂貴的，因為其需要顯著量成本很高的額外開發。因此，可期望重新使用現存2DIC EDA工具以輔助3DIC設計。一種方法可用以根據3DIC所需之設計準則簡單地產生2DIC設計，並且隨後將針對2DIC所決定之放置簡單地對半分割，其中在2DIC設計一半中之元件置於頂部層級上並且在2DIC設計另一半中之元件置於在3DIC之底部層級中。然而，針對2DIC電路所決定之放置可不在3DIC之下相應層級之間分區元件的最有效方式，因為其不考慮3DIC之相應層級之特徵（例如，與頂部層級相比，底部層級可經歷更多熱效應，因為在頂部層級中存在更有效熱散逸），並且與較長（並且因此較慢）水平接線相反，不可考慮經由使用層級間通孔獲得的潛在改良。此外，當分割為兩個獨立3D層級時，針對2DIC所決定之放置可不允許有效的層級間通孔連接，因為在彼此連接所需之各別層級中元件可實際上在水平（X或Z）維度中分離較遠，使得儘管使用層級間通孔，仍可存在對相對長水平接線之需求。

第3圖係圖示一種使用2DIC設計所欲之EDA工具產生3DIC設計之方法之實例的流程圖。此方法允許使用現存2DIC工具，不僅用於產生3DIC設計，亦用於執行時序分析以測試3DIC設計來節省開發定製工具之成本。注意到儘管所產生之設計係針對3DIC，由於其使用2DIC EDA工具設計，由該方法產生之設計的資料表示仍以2D形式，其中3DIC設計使用在2DIC設計中數個相鄰分區表示，其中各個分區表示3DIC設計之對應層級。無論如何，在製造3DIC期間，設計之各個獨立層級可基於由EDA工具輸出之2DIC資料表示之相應分區所規定的佈局製造。

概括地說，該方法包含數個階段，包括設計感知分區階段20、層級間通孔計畫階段22、3D實施階段24、及可選時序分析階段26。在其他實例中，時序分析階段26可省去，因為獨立時序分析工具可用以於設計過程之後續階段驗證設計。

在設計感知分區階段20中，至少一個設計特徵從根據滿足最終3DIC設計所需之相同設計準則產生的2DIC設計之第一資料表示擷取。基於所擷取之設計特徵，將3DIC設計之組件分區為數個組件組，其中各個組件組對應於3DIC設計之層級之一。隨後，在層級間通孔計畫階段22及3D實施階段24中，產生2DIC設計之第二資料表示，其包含彼此靠近設置的多個分區，其中各個分區表示3DIC之對應層級並且包含針對對應層級在階段20中分區的組件組。層級間通孔計畫階段22決定針對3DIC設計之各個層級的層級間通孔位置，並且3D實施階段24隨後基於在計畫階段22中設定之層級間通孔位置決定各個相應分區之組件組之放置。於階段24所決定之位置獨立於在分區階段20中考慮之第一資料表示所表示之初始2DIC中對應組件之放置而決定。

此方法具有優於先前技術的若干優點。由於擷取了對應2DIC設計之設計特徵並用以將3DIC組件分區為對應於各別層級的組，可考慮到多個因素諸如例如在設計模組間之連接、與較不關鍵路徑相比應優先的在設計中關鍵路徑之識別、或在設計中之功能模組之熱行為而決定改良分區。在感知對應2DIC特徵的情形下將組件分區為層級之後，隨後決定在給定層級中組件之獨立放置，其獨立於在初始2DIC中對應組件之放置。因此，EDA工具不限於簡單地將元件組件餘留在與在先前論述之替代方法中將其等設置在初始2DIC設計之對應部分相同的位置中，但自由地將組件之各個分區組置於位置中，這可幫助例如藉由減少在彼此交互之模組間的互連長度而改良效能。

此外，藉由將產生表示3DIC設計的分區之2DIC設計之第二資料表示的步驟分割為層級間通孔計畫階段22及3D實施階段24，這可進一步改良最終放置之效率。層級間通孔計畫階段22可在與由在設計感知分區階段20中考慮之第一資料表示所表示的2DIC相比具有更小面積的單層級2DIC設計中最初產生組件組之暫時放置。可隨後使用彼暫時放置識別層級間通孔之位置。在一些情形中，設計之一個以上層級可在層級間通孔計畫階段放置並投送並且該過程可交替，其中決定二或更多層級之暫時放置並且隨後基於從針對另一層級所決定之放置擷取的特徵調整針對一個層級所決定之放置，以逐步細化層級間通孔之位置，使得可更有效地做出設計（例如藉由減小與某些關鍵路徑相關之處理延遲）。在計畫階段22中固定層級間通孔的位置之後，3D實施階段24可隨後參考彼等層級間通孔之固定位置而決定2DIC設計之各個分區之放置。因此，在階段24中，這允許EDA工具參考固定層級間通孔位置進一步細化在給定層級中組件之放置，而非其等受限於在計畫階段22中的暫時位置。例如，一旦已經固定層級間通孔位置，在計畫階段22考慮之暫時放置可不再係特定層級之最有效放置（因為基於其他層級所決定之層級間通孔位置的折衷可使更新給定層級放置更為有效），並且因此藉由在3D實施階段24中決定新的放置，可更有效構成設計。

現將更詳細描述圖3所示之過程的各個階段。 設計感知分區 20

如第3圖所示，在設計感知分區階段20中，根據滿足最終3DIC設計所需的預定設計準則於步驟30實施2DIC設計。例如，設計準則可規定由設計滿足之設計約束或目標及待提供之設計功能（例如，使用RTL定義）。2D設計可使用標準2D EDA工具並使用任何已知技術實施。因此，EDA工具產生表示2DIC設計的第一資料表示。此2DIC包括對應於待設計之完整3DIC而非僅單個層級的功能。因此，由第一資料表示所表示之2DIC設計之總面積可通常大於3DIC設計之最終面積。

於步驟32，從2DIC設計之第一資料表示擷取一或更多個設計特徵以用於引導將設計組件分區為對應於3DIC設計層級之組。此外，於步驟34，可從RTL或用作輸入至2D實施步驟30的設計功能行為的另一表示或從於步驟30產生之2D設計之資料表示擷取指示在各別組件（例如，設計模組或功能區塊）之間連接數量的連接資訊。於步驟36，於步驟32擷取之連接資訊及設計特徵係用以將由RTL表示之3DIC組件分區為例如為二或更多個組件組（例如，針對兩個層級3DIC設計的頂部組及底部組），其中各個組對應於3DIC設計之層級之一。

例如，於步驟32擷取之設計特徵可包括下列之任一項： 1.在綜合之後映射的閘極之邏輯功能。 2.設計中網之大小（設計中信號扇出之指示，其可以將給定輸出節點提供至多少輸入節點或取決於給定輸出節點之輸出的多少後續節點來表示）。 3.關鍵路徑之時序資訊及含有關鍵路徑之功能塊。 4.各個功能塊之面積。 5.在各對功能塊之間的連接數量。 6.在各個信號連接中接線資源利用，例如，採用哪些金屬互連層。 7.功能模組之熱及活動（功率消耗）曲線。

使用從2D實施獲得之設計資訊知識，RTL可於步驟36分區為獨立組件組以考慮設計特徵提供更有效分區。此外，於步驟36之分區亦可考慮至少一個3DIC製造過程約束，其限制可實務上製造3DIC的方式。例如，處理約束可限制可用金屬層（其可包括在3DIC設計之特定層級中）數量或可規定放置在特定層級上的元件可與若置於不同層級上相比具有降低之效能，因此藉由在分區決定中包括此等處理約束，可改良將組件至組的整體分割。

例如，於步驟36之分區目標可為滿足任何一或更多個以下目的： 1.在獨立組/層級中放置具有多個關鍵時序路徑的功能塊。 2.在其等之間具有信號回饋的功能模組應置於獨立組/層級中。 3.最大化在頂部與底部組/層級之間的連接數量。 4.向上橫向經過全域金屬層（例如，M5及以上）的信號係用於分區的候選。針對在底部層級中之網，若針對長線存在相關緩衝器，將其等放置在頂部層級中（目的1-4均利用層級間通孔連接可能快於層級內連接的性質）。 5.將具有高熱/活動曲線的區塊置於頂部層級上（其中可存在較佳熱散逸）。 6.將非關鍵路徑置於具有降級元件的層級中。 7.將大型網置於具有更多金屬層的層級中。 8.平衡在頂部及底部組/層級上的面積（以確保更有效使用電路面積，避免一個層級具有大的空面積並且因此使總面積減小）。

在一些情形中，分區可意欲平衡若干此等目的。例如，分區可基於達成多少目的及/或以何種程度達成該目的（例如，基於定性指示諸如是否已將具有高熱曲線之元件置於頂部層級上，或定量指示諸如多少連接經過頂部與底部層級之間）將分區品質得分分配予組件至組之給定分割。該工具可針對將組件分區為組的數個不同選項計算分區品質得分並且隨後選擇給出最高得分的分組。由於一些目的可相互排斥，最終選擇之分組可係在多個目的間的折衷。

例如，第4圖圖示設計感知分區以滿足上文所示之目的1、3及8的情形。第4圖之部分A圖示給定設計之數個模組A至F，並且基於於步驟30決定之設計之2D實施，識別在模組A與B之間存在關鍵路徑。亦決定在各別模組之間的連接數量。這在部分A中使用編號箭頭作為實例說明。例如，模組F從模組E接收四個輸入連接，而模組E從模組D接收一個連接。

因此，為了滿足關鍵路徑中所涉及的區塊應置於獨立組/層級中的需求，區塊A及B固定在不同層級中，而其他區塊C至F自由分配至頂部組或底部組。在此實例中，藉由將區塊D及F分配至頂部組並且將C及E分配至底部組，可最大化跨過層級間的時序路徑之數量同時針對各個層級維持平衡的電路面積。應瞭解實務上真實積體電路可具有比六個多得多的模組。

決定分區的額外準則可係檢查在兩個以上模組的組之間的連接。例如，若三個模組A、B及C如下連接：A→B→C，則儘管模組A及C不具有明顯連接，其等經由模組B隱含地連接並且因此亦考慮相對放置模組A及C可係有用的。藉由首先將中間模組B置於一或其他組中並隨後使用此以引導應將連接至B的模組A及C置於何處，這可導致更有效分區。例如，模組B可經分配至頂部組而模組A及C可經分配至底部組，使得從A至B之連接及從B至C之連接均跨過層級間。這利用該事實：即一般而言層級間通訊將常常快於在單個層級中水平延伸的接線。

儘管上文實例論述於模組位準將3DIC組件分區為組（其中各個模組對應於例如實施給定組邏輯功能的一組標準單元），亦可能於更細粒度位準諸如於標準單元或電晶體位準對該設計分區。因此，分區為組的組件亦可係標準單元或電晶體。 層級間通孔計畫 22

在層級間通孔計畫階段22中，決定3DIC設計之層級間通孔之位置。於步驟40，針對新的2DIC設計決定針對層級之給定一者於分區階段20決定的放置及投送組件組，與於步驟30由第一資料表示所表示之初始2D設計相比，該新的2DIC設計使用較小晶片面積。例如，若3DIC具有兩個層級，則於步驟40形成之2DIC設計可使用50%之初始2D晶片面積，並且可首先放置頂部或底部層級。例如，使用第4圖之實例圖示之模組A至F的分區，第5圖圖示使用分配至第4圖之頂部組的組件A、D、F之組決定針對頂部層級的暫時放置之實例。此放置係暫時位置，因為將在3D實施階段24中再次決定在頂部層級中對應組件之實際放置。暫時放置可出於固定層級間通孔位置而非決定最後晶片設計之目的產生。於第3圖之步驟42，在頂部與底部層級之間的連接（層級間通孔）經模型化為輸入/輸出(input/output；I/O)引腳44（參看第5圖）。然而，與習知2D設計（其中I/O引腳端口置於設計周邊），在步驟42中，I/O引腳44經置於在設計之層級的組件A、D、F之驅動或接收單元46上方的位置處。

如第6圖所示，於第3圖之步驟48，於步驟42決定之層級間通孔位置44隨後用以在對應於3DIC設計之相鄰層級之新的設計中設定對應層級間通孔位置50。其他層級表示為獨立2DIC設計（不鏈接至首先放置之層級設計），與於步驟30實施之2DIC設計相比，同樣具有減小之電路面積。如第6圖之實例所示，針對面對背3DIC技術，在第二層級中層級間通孔位置50之候選將通常與在於步驟42決定之第一層級中對應層級間通孔位置44相同。然而，這不重要。例如，針對面對面或背對背3DIC實施，該等層級之一層級可相對於彼此翻轉，並且因此實質上針對一個層級決定之I/O端口位置可在其他層級中成鏡像，使得其等不再具有相同坐標。

在一些實施中，放置並投送兩層級設計之僅一個層級或僅具有兩個以上層級的3DIC設計之僅一些層級可足夠。例如，剩餘層級之層級間通孔位置可參考針對其所連接之其他層級所決定之放置簡單地固定。然而，這可不導致最有效層級間通孔位置。

更有效設計可使用迭代方法達成。因此，於步驟48，在已固定層級間通孔位置50之後，EDA工具可隨後參考I/O端口50之固定位置放置並投送另一層級之組件以模型化已經針對另一層級決定的層級間通孔之位置。EDA放置工具趨於將連接至I/O引腳的單元置於靠近引腳本身之實體位置以減小時序延遲，並且因此藉由使用I/O引腳模型化層級間通孔位置，這增加了連接至給定層級間通孔的組件靠近彼通孔設置的可能性。在第7圖之實例中，例如，實施底部組並且具有至頂部組之連接的功能模組B、C、E及其各別標準單元靠近對應層級間通孔位置放置。在已放置並投送底部組之後，可發現從頂部組之放置固定之層級間通孔位置不允許最有效放置組件之底部組。因此，從底部組放置擷取之特徵可隨後用以細化頂部組放置並且調整層級間通孔之位置。因此，如第3圖之虛線52所示，該過程可迭代，其中完成數次嘗試放置並投送各個層級並且從一個層級之放置獲得之特徵用以細化另一層級之放置並且最終到達層級間通孔之位置，這實現跨過全部層級的更有效放置。

儘管第5圖至第7圖及第3圖圖示其中決定層級間通孔位置開始於頂部組的實例，但亦可能開始於底部組或任何其他層級，或用以如上文論述迭代地實施兩組。

在分開實施之各個層級包含其對應分區組之組件並固定層級間通孔位置的情形下，如針對3D實施階段24之第8圖所示，僅保留關於在各個層級中層級間通孔位置之資訊並且丟棄在計畫階段22中決定之暫時放置資訊的剩餘部分。 3D 實施 24

在3D實施階段24之步驟64中，在包含各者對應於設計之一個層級的數個分區60（第8圖圖示）的單個2DIC設計中，同時彼此靠近地實施3DIC之全部層級。例如，針對兩個層級3DIC設計，由3D實施階段24實施之設計所表示之2DIC可具有2:1之縱橫比，其中各個層級之分區佔用50%原始設計之面積。類似地，若存在三或更多個層級，則縱橫比可係N:1並且各層級可佔用於步驟30由第一資料表示所表示的原始2DIC設計面積的1/N。或者，針對一些設計，分區可在二維中延伸（例如，4層級設計可佈置成2x2）。在層級之間產生硬分區使得在分區階段20中分配至給定層級的組件（例如，單元、功能模組或閘極）組經放置在2DIC設計之對應分區60中。如第8圖所示，於步驟66在各個分區中層級間通孔位置62首先在新分區之2D設計中固定，再次由I/O端口模型化。

如第9圖所示，於步驟68，在不同分區60中各別層級間通孔端口之間添加虛設互連70以模型化對應層級間通孔。亦即，針對3DIC之各個層級間通孔，在各別分區中對應層級間通孔端口由虛設互連來鏈接。在實際設計中此等虛設互連不用於投送，而是用以出於時序分析目的模擬層級間通孔。這允許2DIC時序分析工具用於測試以分區形式表示為2DIC設計的3DIC設計之時序需求，以避免需要特殊3D時序分析工具。在時序分析期間，與虛設互連相關之信號路徑延遲可設定為零，或設定為預定層級間通孔延遲量以達到與沿著層級間通孔之信號傳播相關的期望延遲之更準確邊限。

如第10圖所示，虛設互連70可使用金屬層實施，該金屬層高於在2DIC設計中用於真實互連的最高互連金屬層。選擇哪一金屬層用作虛設互連層級可取決於於步驟32擷取之設計特徵。例如，若從於步驟30實施之初始2D設計決定該設計僅使用最高到金屬層M6，則金屬M7及更高金屬層可用於虛設互連70以在設計中不干擾真實互連之投送。

如第10圖所說明，於第3圖之步驟72，錨定單元74置於在各個分區中各個層級間通孔端口之位置。錨定單元74係用於將在虛設互連金屬層中之虛設互連70（例如，第10圖之實例中的M8）耦接至在較低互連金屬層中之真實互連。如第1圖或第2圖所示，例如，金屬互連之給定層通常使用通孔V0-V3直接連接至金屬互連之相鄰層，但在非相鄰層之間不存在直接連接。例如，在第1圖中，金屬互連層M2藉由通孔V2連接至層M3並且藉由通孔V1連接至層M1，但例如在層M1與M3之間不存在直接連接。然而，當模型化經過層級間之層級間通孔16時，層級間通孔16可需要當在分區之2D設計中表示時連接不在相鄰層中之金屬互連。例如，如第2圖所示，層級間通孔16將在頂部層級之層M1中的金屬互連鏈接至在底部層級之層M4中的互連，並且因此當如第8圖至第11圖所示在分區之2DIC設計中模擬此等情形時，則錨定單元74用以橋接間隙。

例如，第10圖圖示一實例，其中在底部分區中錨定單元74將在層M6中的真實信號線76簡單地連接至在層M8中的虛設互連70，此處可使用標準通孔，並且因此錨定單元74之輸入及輸出端口均可於相同位準（例如M6）。然而針對頂部分區，需要錨定單元74鏈接耦接至虛設接線70的在層M6中的輸入引腳與連接至真實互連78的在層M1中的輸出引腳，並且標準通孔V0-V3等等不合實際，因為這可干擾在插入層中投送真實互連。因此，錨定單元74模擬該事實，即在第2圖之實例中層級間通孔16會經由半導體基板連接至第一金屬互連層M1。

錨定單元74實際上係添加至由2DIC EDA工具使用之單元庫之新的虛設單元並且其具有以下性質： •其邏輯功能係緩衝器單元之邏輯功能（亦即，單元輸出具有與其輸入相同之值）； •在轉變期間其具有0輸入至輸出延遲以及主動/洩漏功率； •其輸入及輸出引腳可在不同金屬層上。藉由提供此等錨定單元，可能傳送到達最後金屬層的在頂部層級中的層級間通孔信號，並且與虛設互連70一起，這實現使用2DIC工具執行針對3DIC設計之時序分析。

此外，錨定單元可用以施行在層級間通孔位置周圍的禁用區域以防止相鄰單元置於為層級間通孔需要保持空閒之區域中。這可藉由定義錨定單元具有對應於在正使用之特定3DIC技術中原本由層級間通孔佔用之面積的電路面積來完成。例如，2DIC EDA工具之標準單元庫可具備對應於如上文論述具有不同直徑的不同形式之層級間通孔的多個版本之錨定單元，並且隨後適用於特定3DIC技術的錨定單元當使用彼技術製造設計晶片時可從庫中選擇。

於第3圖之步驟80，隨後針對3DIC設計之全部層級同時執行新的放置及投送步驟，以將分配至各個層級的該組組件放置並投送至2DIC設計之其對應分區60中，同樣參考固定之I/O端口位置及置於各個I/O端口位置處的錨定單元74進行放置，並且虛設連接70鏈接對應於相同層級間通孔的相應I/O端口。最後所放置及投送之設計在第11圖中示意地圖示。注意到於步驟80決定之放置及投送獨立於於步驟30決定之2D設計之初始放置及在計畫階段22中決定之暫時放置二者。儘管於步驟80決定之放置仍可與步驟40或48決定之放置相同，但並非必須相同，並且重新計算放置之自由允許參考所固定之層級間通孔位置決定經改良之放置例如用以在設計中最小化信號傳播時間。於步驟80決定的放置及投送之2DIC設計由隨後用於時序分析而輸出的第二資料表示來表示。

在時序分析階段26中，於步驟82，2DIC靜態時序分析工具用以測試該設計是否滿足其時序需求。於步驟84，決定該設計是否滿足時序需求。若存在任何時序破壞（例如，建立或保持破壞），則設計失敗並且於步驟86，設計經調整以消除彼等時序破壞。例如，時序破壞可藉由在設計中資料及/或閉鎖路徑上添加額外緩衝器來消除。在一些情形中，設計調整可需要重複先前階段20、22、24的一些部分。在已調整該設計以消除時序破壞之後，於步驟82隨後重複時序分析並且時序分析圍繞步驟82至86循環直至最終找到滿足時序需求之設計並且於步驟87於此點簽署設計。於步驟88，以2DIC分區格式表示3DIC設計的第二資料表示可隨後用以控制製造3DIC本身（儘管可首先進行中間步驟以移除虛設接線70並且在製造之前將錨定單元74轉換至層級間通孔）。實務上，製造可通常獨立於不同方所進行之電極設計過程而發生，因此例如於步驟80產生之第二資料表示可經提供至製造商以控制製造設備。在製造3DIC設計期間，可基於定義為第二資料表示的針對2DIC設計之對應分區60規定之放置及投送而製造各個層級。

總而言之，此技術至少實現以下優點： •其允許使用2D EDA工具的區塊位準及閘極位準3D實施。 •其可用以實施基於TSV、基於面對面與面對背晶圓結合或整塊3D層級間VIA的設計。 •其允許晶片設計者引導設計分區。 •其可同時實施並改良多個層級之佈局效率。 •由於其允許於RTL位準實施任何分區方案，其可非常靈活。

在本申請案中，用語「經配置以…」用以意謂設備元件具有能夠進行所定義之操作的配置。在此上下文中，「配置」意謂硬體或軟體之互連之排列或方式。例如，設備可具有提供所定義之操作的專用硬體，或處理器或其他處理裝置可經程式化以執行該功能。「經配置以」不暗示該設備元件需要以任何方式改變以提供所定義之操作。

儘管已在本文中參考隨附圖式詳細描述了本發明之說明性實施例，應理解，本發明不限於彼等精確實施例，且熟習此項技術者可在本發明中實現各種改變、添加及修改，而不偏離由隨附申請專利範圍定義的本發明之範疇及精神。

1:目的 2:傳統2D積體電路 3:目的 4:層級 6:半導體基板 7:主動元件 8:金屬互連 9:通孔 10:3D積體電路 14:層級 15:主動元件 16:通孔 20:設計感知分區階段 22:層級間通孔計畫階段 24:3D實施階段 26:時序分析階段 30:2D實施步驟 32:步驟 34:步驟 36:步驟 40:步驟 42:步驟 44:引腳 46:驅動或接收單元 48:步驟 50:層級間通孔位置 52:虛線 60:分區 62:層級間通孔位置 64:步驟 66:步驟 68:步驟 70:虛設互連 72:步驟 74:錨定單元 76:真實信號線 78:真實互連 80:步驟 82:步驟 84:步驟 86:步驟 87:步驟 88:步驟

第1圖示意地說明二維積體電路(two-dimensional integrated circuit；2DIC)之實例；

第2圖示意地說明三維積體電路(three-dimensional integrated circuit；3DIC)之實例；

第3圖係說明使用針對2DIC設計而設計之電子設計自動化(electronic design automation；EDA)工具產生3DIC設計之方法的流程圖；

第4圖圖示基於從2DIC對應設計擷取之設計特徵將組件分區為對應於3DIC各別層級之組的實例；

第5圖說明決定一組組件在3DIC一個層級上的暫時放置並且識別層級間通孔之位置的實例；

第6圖圖示在3DIC設計之另一層級中識別層級間通孔之對應位置的實例；

第7圖說明基於層級間通孔之位置決定其他層級之暫時放置的實例；

第8圖圖示在包含彼此靠近設置之分區的2DIC設計中層級間通孔端口之固定位置的實例，其中各個分區表示3DIC之對應層級；

第9圖圖示利用虛設互連連接層級間通孔端口的實例；

第10圖圖示將錨固單元置於層級間通孔端口位置處以用於在設計中將虛設互連耦接至真實互連的實例；

第11圖圖示由以2D形式之第二資料表示所表示之3DIC設計的實例，可對其進行時序分析以測試時序需求設計。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

20:設計感知分區階段

22:層級間通孔計畫階段

24:3D實施階段

26:時序分析階段

30:2D實施步驟

32:步驟

34:步驟

36:步驟

40:步驟

42:步驟

48:步驟

52:虛線

64:步驟

66:步驟

68:步驟

72:步驟

80:步驟

82:步驟

84:步驟

86:步驟

87:步驟

88:步驟

Claims

一種用於根據預定之設計準則產生一三維積體電路(3DIC)之一設計的電腦實施方法，該三維積體電路包含藉由層級間通孔連接之複數個層級之主動元件；該方法包含以下步驟：從根據該預定設計準則產生的一二維積體電路(2DIC)之一設計的一第一資料表示擷取至少一個設計特徵，該2DIC包含一單個層級之主動元件；基於從該第一資料表示擷取之該至少一個設計特徵將該3DIC之組件分區為複數個組件組，各個組件組對應於該複數個層級之其中一者；及產生一2DIC之一設計之一第二資料表示，包含靠近彼此設置的複數個分區，各個分區表示該3DIC之一對應層級並且包含針對該對應層級之該組件組及表示用於將該對應層級連接至另一層級的該層級間通孔位置的層級間通孔端口，其中分開決定針對一給定分區的該組件組之一放置與在由該第一資料表示所表示之該2DIC中的對應組件之一放置。
如請求項1所述之方法，包含以下步驟：針對該複數個層級之其中至少一者，決定在與由該第一資料表示所表示之該2DIC相比具有一較小面積的一單個層級2DIC設計中的該對應組件組之一暫時放置，並且使用針對該至少一個層級決定之該暫時放置識別該等層級間通孔之該等位置。
如請求項2所述之方法，其中當產生該第二資料表示時，針對該給定分區的該組件組之該放置的步驟參考固定於使用該暫時放置識別的該等層級間通孔之位置的該等層級間通孔端口而決定。
如請求項2所述之方法，其中該等層級間通孔之該等位置由一迭代過程決定，該過程包含以下步驟：決定針對兩個或更多個該等層級的暫時放置並且取決於從針對另一層級決定之該暫時放置擷取之特徵調整對一個層級決定之該暫時放置。
如請求項1所述之方法，其中在該第二資料表示中，用於連接該3DIC之兩個層級的一層級間通孔被表示為連接在對應於該兩個層級的該2DIC之該等相應分區中該等對應層級間通孔端口的一虛設互連。
如請求項5所述之方法，其中由該第二資料表示所表示之該2DIC包含複數個互連金屬層，並且該虛設互連經分配至高於在該2DIC中用於真實互連之一最高互連金屬層的一虛設互連金屬層。
如請求項6所述之方法，包含以下步驟：將錨定單元置於在該等相應分區中對應於該等對應層級間通孔端口的位置，各個錨定單元將在該虛設互連金屬層中的該虛設互連耦接至在一較低互連金屬層中的一真實互連。
如請求項7所述之方法，其中該錨定單元具有一緩衝器之一邏輯功能。
如請求項7所述之方法，其中在該2DIC之該設計中由該錨定單元佔用之一面積對應於在該3DIC中由一層級間通孔佔用之一面積。
如請求項1所述之方法，包含以下步驟：執行時序分析以用於驗證由該第二資料表示所表示之該2DIC是否滿足時序需求。
如請求項10所述之方法，其中回應於該時序分析決定該2DIC不滿足該時序需求，更新該第二資料表示以修改針對該2DIC之該設計，並且使用該更新之第二資料表示重複該時序分析。
如請求項5所述之方法，包含以下步驟：執行時序分析以用於驗證由該第二資料表示所表示之該2DIC是否滿足時序需求，其中與該虛設互連相關之一路徑延遲經設定至一層級間通孔延遲量或零。
如請求項1所述之方法，其中在該分區步驟中分區之該等組件包含功能區塊或單元。
如請求項1所述之方法，其中在該分區步驟中分區之該等組件包含閘極。
如請求項1所述之方法，其中從該第一資料表示擷取之該至少一個設計特徵包含下列之至少一者之一特徵：該設計之組件的邏輯功能；在該設計中之信號扇出；在該設計中之關鍵路徑；該設計之組件的面積；在該設計之各別組件之間的連接；哪些金屬互連層用於該設計中；該設計之組件的熱性質；以及該設計之組件的功率消耗。
如請求項1所述之方法，其中該等組件之該分區為組件組亦基於至少一個3DIC製造過程約束條件。
如請求項1所述之方法，包含以下步驟：利用根據由該第二資料表示所表示之該2DIC之該對應分區的該設計製造的該3DIC之各個層級製造該3DIC。
一種儲存一電腦程式以控制一電腦執行如請求項1所述之方法的非暫時記錄媒體。
一種包含處理電路以執行如請求項1所述之方法的設備。