TWI748599B - 晶片整配系統及晶片整配方法 - Google Patents

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Abstract

一種晶片整配系統及方法，係先將第一晶圓中之複數第一電子元件定義為不同等級之晶片，且將第二晶圓中之複數第二電子元件定義為不同等級之晶片，再將該第一電子元件與第二電子元件進行等級配對，以產生目標資訊，之後將該第一與第二電子元件依據該目標資訊整合於同一處，故可將最高等級之晶片配置於多晶片模組中，以優化該多晶片模組之品質。

Description

晶片整配系統及晶片整配方法
本發明係有關封裝製程，特別係有關於多晶片模組封裝製程之晶片整配系統及晶片整配方法。
習知半導體製程中，晶圓於製造完成後，會進行薄化、封裝、切單等製程，其中，於進行各製程時，需藉由承載板(如封裝基板、暫時性玻璃載板或其它等)承載該晶圓或晶片。
於生產線上，需先挑選出不良之晶片，再將良好之晶片重新排列於承載板上。如圖1所示，先對晶圓1a進行品質檢測，以判斷出良好(accept)晶片與不良(reject)晶片X，再將各該良好晶片進行功能表現(functionality performance)之品質分類，以依序功能表現之高低，定義出第一等級晶片1、第二等級晶片7、第三等級晶片8及第四等級晶片9，其中，功能表現係以第一等級最好，第四等級最差。之後，依照S形連續轉彎路徑L逐一揀選(pick)良好晶片(第一等級晶片1、第二等級晶片7、第三等級晶片8及第四等級晶片9)至承載板上，再進行後續封裝作業。
早期封裝結構通常只需單一晶片即可滿足功能需求，故於生產線上只需進行一次晶片封裝製程(如覆晶製程或打線製程)。
然而，因為多功能發展與高頻高速運算之需求，產品之需求已朝向多晶片模組(multi-chip module,MCM)之發展。
如圖1’所示，習知多晶片模組1’係需將複數晶片11,12藉由複數銲錫凸塊13結合至一封裝基板10上，再形成包覆該複數晶片11,12之封裝材料14，之後可進行植球製程或其它製程等，故於生產線上，需在單一封裝基板10上配置多顆晶片11,12，即於生產線上需進行多次晶片打件(pick and place)製程。
惟，於生產線上，該些晶片11,12係由不同晶圓中取得，且各該晶圓之晶片11,12之等級狀態(如位置、數量等)不一致，故若依照該S形連續轉彎路徑L逐一揀選(pick)良好晶片(第一等級晶片1、第二等級晶片7、第三等級晶片8及第四等級晶片9)至承載板(如封裝基板10)上，將無法控管單一多晶片模組1’中之各晶片11,12之等級，造成各該多晶片模組1’之功能狀態無法控管，以致於後續品管作業需淘汰大量功能狀態不佳之多晶片模組1’(如該些晶片11,12全部或大多為第四等級晶片9)。
因此，如何克服上述習知技術之缺失，已成目前亟欲解決的課題。
為解決上述問題，本發明提供一種晶片整配系統，係包括：第一作動裝置，係用於位移第一晶圓所定義出之複數不同等級之第一電子元件；第二作動裝置，係用於位移第二晶圓所定義出之複數不同等級之第二電子元 件；以及運算模組，係通訊連接該第一作動裝置與第二作動裝置，以將該第一電子元件與第二電子元件進行等級配對而產生目標資訊，俾使該第一作動裝置與第二作動裝置依據該目標資訊將至少一該第一電子元件與至少一該第二電子元件整合於一處。
前述晶片整配系統中，該第一作動裝置傳遞第一狀態資訊至該運算模組，且該第二作動裝置係傳遞第二狀態資訊至該運算模組，使該運算模組依該第一狀態資訊與該第二狀態資訊進行等級配對而產生該目標資訊，其中，該第一狀態資訊係為該複數第一電子元件配合其等級之資訊，且該第二狀態資訊係為該複數第二電子元件配合其等級之資訊。
本發明亦提供一種晶片整配方法，係包括：分別於第一晶圓及第二晶圓中定義出不同等級之複數第一電子元件與複數第二電子元件；將該複數第一電子元件與該複數第二電子元件進行等級配對，以產生目標資訊；以及將至少一該第一與至少一該第二電子元件依據該目標資訊整合於同一處。
前述之晶片整配系統及方法中，該複數第一電子元件係至少分類成三種等級。
前述之晶片整配系統及方法中，該複數第二電子元件係至少分類成三種等級。
前述之晶片整配系統及方法中，該運算模組係將最高等級之第一電子元件與最高等級之第二電子元件匹配於同一處。例如，將該匹配之狀況之數量最大化。
由上可知，本發明之晶片整配系統及方法中，主要藉由該運算模組將該第一電子元件與第二電子元件進行等級配對，以產生目標資訊，使較高等級之第一電子元件與第二電子元件可依據該目標資訊整合於同一處，故相 較於習知技術，本發明可依多晶片模組之品質需求進行不同晶圓之各等級晶片的品質進行配對，以達到高效率之晶片品質配對作業，且可優化該多晶片模組之品質，並提升生產線之產能與效能。
1:第一等級晶片
1’:多晶片模組
1a:晶圓
10:封裝基板
11,12:晶片
13:銲錫凸塊
14:封裝材料
2:晶片整配系統
2’:電子封裝件
2”,5:整版面封裝結構
2a:第一電子元件
2a’:第一晶圓
2a”:承載板
2b:第二電子元件
2b’:第二晶圓
2c:第三電子元件
2d:第四電子元件
20a:第一檢測裝置
20b:第二檢測裝置
21:第一作動裝置
22:第二作動裝置
23:運算模組
24:封裝層
25:金屬層
3:電子裝置
7:第二等級晶片
8:第三等級晶片
9:第四等級晶片
L:連續轉彎路徑
N:假想陣列
P:晶片配對組合
S30~S36:步驟
S40~S44:步驟
X:不良晶片
圖1係為習知晶圓之上視平面示意圖。
圖1’係為習知多晶片模組之立體示意圖。
圖2係為本發明之晶片整配系統之架構配置示意圖。
圖2’係為本發明之晶片整配系統之生產線所製之電子封裝件之剖面示意圖。
圖2A係為本發明之晶片整配系統之生產線所用之第一晶圓之上視平面示意圖。
圖2A’係為本發明之晶片整配系統之生產線所用之承載板之上視平面示意圖。
圖2B係為本發明之晶片整配系統之生產線所用之第二晶圓之上視平面示意圖。
圖2C及圖2C’係為本發明之晶片整配系統之運算模組所產生之目標資訊之圖表。
圖2D係為本發明之晶片整配系統之生產線所製之整版面封裝結構之上視平面示意圖。
圖3係為本發明之晶片整配方法之第一實施例之流程方塊圖。
圖3’係為圖3之圖解流程示意圖。
圖4係為本發明之晶片整配方法之第二實施例之流程方塊圖。
圖4’係為圖4之圖解流程示意圖。
圖4”係為圖4之承載板之上視平面示意圖。
圖5係為圖2D之另一態樣。
以下藉由特定的具體實施例說明本發明之實施方式，於本技術領域具有通常知識者可由本說明書所揭示之內容輕易瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「第三」、「第四」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2係為本發明之晶片整配系統2之架構配置示意圖。如圖2所示，所述之晶片整配系統2係包括第一檢測裝置20a、第一作動裝置21、第二檢測裝置20b、第二作動裝置22以及一通訊連接該第一作動裝置21、第二作動裝置22、該第一檢測裝置20a與該第二檢測裝置20b之運算模組23。
於本實施例中，該晶片整配系統2係將複數電子元件配置於一承載板2a”上，如圖2’所示，以進行封裝製程而獲取所需之電子封裝件2’。例如，該電子封裝件2’係藉由封裝層24包覆該些電子元件，且可依需求形成金屬層25於該封裝層24上。
所述之承載板2a”係為一具有核心層或無核心層(coreless)之線路結構，如封裝基板(substrate)。應可理解地，該承載板2a”亦可為其它可供承載如晶片等電子元件之構件，例如導線架(lead frame)、矽中介板(silicon interposer)或耗材型暫時性(temporary)載板，並不限於上述。
所述之電子元件係分有第一電子元件2a、第二電子元件2b、第三電子元件2c及複數第四電子元件2d，其設於該承載板2a”上且電性連接該承載板2a”，其中，該第一電子元件2a、第二電子元件2b與第三電子元件2c係為半導體晶片，且該些第四電子元件2d係為如電阻、電容或電感之被動元件。例如，該第一電子元件2a、第二電子元件2b與第三電子元件2c係藉由複數如銲錫材料之導電凸塊以覆晶方式設於該承載板2a”上且電性連接該承載板2a”；或者，該第一電子元件2a、第二電子元件2b與第三電子元件2c亦可藉由複數銲線(圖略)以打線方式設於該承載板2a”上且電性連接該承載板2a”。然而，有關該電子元件設置方式並不限於上述。
所述之封裝層24係形成於該承載板2a”上且包覆各該電子元件，其中，形成該封裝層24之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)等絕緣材，但並不限於上述。
所述之金屬層25係形成於該封裝層24之外表面上以作為屏蔽之用，且該金屬層25係選自銅(Cu)、鎳(Ni)、鐵(Fe)、鋁(Al)或不銹鋼(Sus)之材質。 例如，係採用如電鍍、化學鍍膜、物理氣相沈積、濺鍍(sputtering)或其它適當方式形成該金屬層25。
所述之第一檢測裝置20a係用以檢測該些電子元件，且所述之第一作動裝置21係用以位移該些電子元件，且具備挑揀、重置該些電子元件等功用，以依該些功用配置相關設備(如機械手臂、運輸帶等)。
於本實施例中，該第一檢測裝置20a係將檢測該些電子元件之結果資訊經由該運算模組23傳遞至該第一作動裝置21，供該第一作動裝置21位移該第一電子元件2a。例如，該第一檢測裝置20a係將第一晶圓2a’中所定義出之各晶片進行品質檢測，如圖2A所示，以判斷出良好(accept)晶片與不良(reject)晶片X，再將各該良好晶片進行功能表現(functionality performance)之品質分類，以依序功能表現之高低，定義出第一等級晶片1、第二等級晶片7、第三等級晶片8及第四等級晶片9，其中，功能表現係以第一等級最好，第四等級最差。具體地，該第一晶圓2a’中之良好晶片(第一等級晶片1、第二等級晶片7、第三等級晶片8及第四等級晶片9)係作為第一電子元件2a。
再者，該第一作動裝置21係依照如S形之連續轉彎路徑L(如蛇行)逐一揀選(pick)良好晶片(第一等級晶片1、第二等級晶片7、第三等級晶片8及第四等級晶片9)至承載板2a”(如暫時性玻璃載板/或封裝基板(substrate)上，如圖2A’所示，即淘汰不良晶片X，以重置該些良好晶片(如依序遞補該不良晶片X之位置)，使該承載板2a”上重新陣列排設該些良好晶片。
所述之第二檢測裝置20b係用以檢測該些電子元件，且所述之第二作動裝置22係用以位移該些電子元件，且具備挑揀、重置該些電子元件等功用，以依該些功用配置相關裝置(如機械手臂、運輸帶等)。
於本實施例中，該第二檢測裝置20b係將檢測該些電子元件之結果資訊經由該運算模組23傳遞至該第二作動裝置22，供該第二作動裝置22位移該第二電子元件2b。例如，該第二檢測裝置20b係將第二晶圓2b’中所定義出之各晶片進行品質檢測，如圖2B所示，以判斷出良好(accept)晶片與不良(reject)晶片X，再將各該良好晶片進行功能表現(functionality performance)之品質分類，以依序功能表現之高低，定義出第一等級晶片1、第二等級晶片7及第三等級晶片8，其中，功能表現係以第一等級最好，第三等級最差。具體地，該第二晶圓2b’中之良好晶片(第一等級晶片1、第二等級晶片7及第三等級晶片8)係作為第二電子元件2b。應可理解地，該第二晶圓2b’中之良好晶片亦可分為第一等級晶片1、第二等級晶片7、第三等級晶片8及第四等級晶片9。
所述之運算模組23係用以將該第一電子元件2a與第二電子元件2b進行等級配對。
於本實施例中，該運算模組23係藉由一電子裝置3(如圖3’所示)運作，如各式電腦、伺服器、雲端或其它演算設備，以採用有線或無線方式針對該第一作動裝置21與第二作動裝置22進行資料傳輸。例如，該運算模組23係基於晶片之等級狀態(第一等級、第二等級、第三等級及第四等級)，將該第一電子元件2a與第二電子元件2b匹配於該承載板2a”上。具體地，該第一作動裝置21將晶片處理結果產生第一狀態資訊(如圖2A’所示之承載板2a”上之排設狀態)傳輸至該運算模組23，且該第二作動裝置22係將已進行品質分類之第二晶圓2b’作為第二狀態資訊(如圖2B所示)並傳輸至該運算模組23中，以令該運算模組23針對該第一狀態資訊與第二狀態資訊進行最佳化匹配，以獲取目標資訊，其包含如圖2C所示之假想陣列N及圖2C’所示之晶片配對組合P。 應可理解地，該第一狀態資訊與第二狀態資訊係包含該些良好晶片(如該第一電子元件2a與第二電子元件2b)之等級、位置、數量或其它等。
再者，該晶片配對組合P係包含各種等級晶片之匹配狀況。例如，可將該第一晶圓2a’之第一等級晶片1與該第二晶圓2b’之第一等級晶片1配置於同一電子封裝件2’中(如圖2C’所示之「◎」圖樣)，且其它可採用之匹配狀況係以「○」圖樣表示；或者，將該第一晶圓2a’之第四等級晶片9與該第二晶圓2b’之第二至三等級晶片7,8之匹配狀況排除(如圖2C’所示之「-」圖樣表示不採用)。
又，該假想陣列N係將該第二晶圓2b’之良好晶片(第二狀態資訊)依據該晶片配對組合P之匹配狀況進行重整，即基於該晶片配對組合P中可採用之匹配狀況(如圖2C’所示之「◎」圖樣及「○」圖樣)進行重整，而該晶片配對組合P之不採用之匹配狀況(如圖2C’所示之「-」圖樣)則需排除。例如，將該第二狀態資訊所提供之各等級晶片依據其所對應之第一狀態資訊之各等級晶片進行位置重新分配作業，使該假想陣列N之各等級晶片之位置對應(或對齊)該承載板2a”上之各等級晶片(如圖2A’所示)之位置。具體地，於揀選過程中，該第二作動裝置22可依據該假想陣列N沿連續轉彎路徑L之順序從該第二晶圓2b’上挑選所需等級之晶片至該生產線所對應之承載板2a”(其已配置有第一電子元件2a)上。應可理解地，由於生產線之現場機具配置，故考量該第二作動裝置22之揀選作業流暢(如考量機械手臂之運作最短路徑)，該第二作動裝置22針對該假想陣列N之揀選順序並不限於上述之連續轉彎路徑L。
因此，該第二作動裝置22係依照該運算模組23之目標資訊揀選(pick)該第二晶圓2b’上所需之良好晶片(如圖2B所示之第一等級晶片1、第二 等級晶片7及第三等級晶片8)至該承載板2a”上，使該電子封裝件2’之功能表現最佳化。應可理解地，於單一電子封裝件2’中，若該第一電子元件2a與第二電子元件2b均為第一等級晶片1，則功能表現最佳，故該目標資訊需呈現出該兩晶圓之第一等級晶片1之匹配組合之最大化數量(如假想陣列N所呈現之第一等級晶片1之位置盡可能對應該承載板2a”上之該第一電子元件2a的第一等級晶片1)，亦即，使生產線可製作出具有多個最高等級電子元件(如兩個第一等級晶片1)之電子封裝件2’之最大產量(如圖2D所示之整版面封裝結構2”)。
圖3係為本發明之晶片整配方法之第一實施例的流程方塊示意圖。於本實施例中，係採用該晶片整配系統2運作，如圖3’所示。
於步驟S30中，於一製作如圖2’所示之電子封裝件2’之生產線上提供複數晶圓。於本實施例中，該複數晶圓係分別為第一晶圓2a’與第二晶圓2b’。
於步驟S31中，藉由該第一檢測裝置20a與第二檢測裝置20b進行該第一晶圓2a’與第二晶圓2b’之品質檢測及分類作業。
於本實施例中，該第一檢測裝置20a係將該第一晶圓2a’中所定義出之各晶片進行品質檢測，以判斷出良好晶片與不良晶片X，再將各該良好晶片進行功能表現之品質分類，以定義出第一等級晶片1、第二等級晶片7、第三等級晶片8及第四等級晶片9，如圖2A及圖3’所示。
再者，該第二檢測裝置20b係將該第二晶圓2b’中所定義出之各晶片進行品質檢測，以判斷出良好晶片與不良晶片X，再將各該良好晶片進行功能表現之品質分類，以定義出第一等級晶片1、第二等級晶片7及第三等級晶片8，如圖2B及圖3’所示。
於步驟S32中，藉由該第一作動裝置21進行第一次打件(重置)作業。
於本實施例中，該第一作動裝置21係將良好晶片(第一等級晶片1、第二等級晶片7、第三等級晶片8及第四等級晶片9)重新排列於該承載板2a”上，且淘汰不良晶片X，如圖2A’及圖3’所示。
於步驟S33中，該第一作動裝置21依照作動(分類)結果產生第一狀態資訊。
於本實施例中，該第一作動裝置21係將該第一狀態資訊傳遞至該電子裝置3，以令該運算模組23存取該第一狀態資訊，如圖3’所示。
於步驟S34中，藉由該運算模組23收集第二狀態資訊。
於本實施例中，該第二作動裝置22係將已進行品質分類之第二晶圓2b’作為第二狀態資訊(如圖2B所示)傳遞至該電子裝置3，如圖3’所示，以令該運算模組23存取該第二狀態資訊。
於步驟S35中，藉由該運算模組23產生目標資訊。
於本實施例中，該運算模組23係針對該第一狀態資訊與第二狀態資訊進行最佳化匹配，以獲取目標資訊，如圖2C及圖3’所示。
於步驟S36中，藉由該第二作動裝置22進行第二次打件作業。
於本實施例中，該第二作動裝置22係依照該運算模組23之目標資訊之指示揀選該第二晶圓2b’上之良好晶片(如圖2B所示之第一等級晶片1、第二等級晶片7及第三等級晶片8)作為該第二電子元件2b而分別位移至所對應之承載板2a”上，如圖2D及圖3’所示。
因此，藉由該第一作動裝置21與第二作動裝置22傳輸所需之第一狀態資訊與第二狀態資訊至該運算模組23，使該運算模組23可針對該第一電子元件2a與第二電子元件2b等級配對，以產生目標資訊，使該第一作動裝置21與第二作動裝置22可依據該目標資訊將該第一電子元件2a與第二電子元件2b整合於一處，故於多晶片模組(如該電子封裝件2’)之封裝製程中，可依該電子封裝件2’之品質需求進行較佳等級之晶片配對，因而不僅能加速該電子封裝件2’的晶片品質之配對效率，且可優化該電子封裝件2’之品質，以提升生產線之產能與效能。
圖4係為本發明之晶片整配方法之第二實施例的流程方塊示意圖。本實施例與第一實施例之差異在於第一狀態資訊之產生方式，其它過程大致相同，故以下不再贅述相同處。
於步驟S40中，於一製作如圖2’所示之電子封裝件2’之生產線上提供第一晶圓2a’與第二晶圓2b’，以藉由該第一檢測裝置20a與第二檢測裝置20b進行該第一晶圓2a’與第二晶圓2b’之品質檢測及分類作業。
於本實施例中，該第一檢測裝置20a係將該第一晶圓2a，中所定義出之各晶片進行品質檢測，以判斷出良好晶片與不良晶片X，再將各該良好晶片進行功能表現之品質分類，以定義出第一等級晶片1、第二等級晶片7、第三等級晶片8及第四等級晶片9，如圖4’所示。
再者，該第二檢測裝置20b係將該第二晶圓2b’中所定義出之各晶片進行品質檢測，以判斷出良好晶片與不良晶片X，再將各該良好晶片進行功能表現之品質分類，以定義出第一等級晶片1、第二等級晶片7及第三等級晶片8，如圖4’所示。
於步驟S41中，藉由該運算模組23收集第一狀態資訊與第二狀態資訊，如圖4’所示。
於本實施例中，該第一作動裝置21係將已進行品質分類之第一晶圓2a’作為第一狀態資訊(如圖2A所示)傳遞至該電子裝置3，如圖4’所示，以令該運算模組23存取該第一狀態資訊，且該第二作動裝置22係將已進行品質分類之第二晶圓2b’作為第二狀態資訊(如圖2B所示)傳遞至該電子裝置3，如圖4’所示，以令該運算模組23存取該第二狀態資訊。
於步驟S42中，藉由該運算模組23產生目標資訊，如圖4’所示。
於本實施例中，該運算模組23係針對該第一狀態資訊與第二狀態資訊進行最佳化匹配，以獲取目標資訊。
於步驟S43中，藉由該第一作動裝置21進行第一次打件作業，如圖4’所示。
於本實施例中，該第一作動裝置21係依照該運算模組23之目標資訊之指示揀選該第一晶圓2a’上之良好晶片(第一等級晶片1、第二等級晶片7、第三等級晶片8及第四等級晶片9)重新排列於該承載板2a”上，且淘汰不良晶片X。例如，該第一作動裝置21並非依據連續轉彎路徑L型的順序取放，而是依照目標資訊的等級位置安排，將該第一晶圓2a’上之良好晶片(第一等級晶片1、第二等級晶片7、第三等級晶片8及第四等級晶片9)重新排設(如圖4”所示之承載板2a”上之排列)。
於步驟S44中，藉由該第二作動裝置22進行第二次打件作業，如圖4’所示。
於本實施例中，該第二作動裝置22係依照該運算模組23之目標資訊之指示揀選該第二晶圓2b’上之良好晶片(如圖2B所示之第一等級晶片1、第二等級晶片7及第三等級晶片8)作為該第二電子元件2b而分別位移至所對應之承載板2a”上。
綜上所述，本發明之晶片整配系統2及晶片整配方法中，主要藉由該運算模組23針對多個晶圓上之各不同等級之晶片進行匹配，以將多個較高等級之電子元件(如第一等級晶片1)配置於同一電子封裝件2’中，使該電子封裝件2’中不會出現過多最低等級之電子元件(如第三等級晶片8或第四等級晶片9)，故相較於習知技術，本發明之晶片整配系統2藉由晶片整配方法能有效控管單一多晶片模組中之各種電子元件(如該第一電子元件2a及第二電子元件2b)之等級，使各該多晶片模組(如圖2D所示)之功能狀態能有效控管，因而後續品管作業無需淘汰功能狀態不佳之多晶片模組。
應可理解地，本發明之晶片整配系統2及晶片整配方法可適用於三組以上晶圓之匹配，如將具有圖2’所示之第三電子元件2c之晶圓進行配對，以產生如圖5所示之整版面封裝結構5。
上述實施形態僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何在本技術領域具有通常知識者均可在不違背本發明之精神及範疇下，對上述實施形態進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
S30~S36:步驟

Claims (10)

  1. 一種晶片整配系統，係包括：第一作動裝置，係用於位移第一晶圓所定義出之複數不同等級之第一電子元件；第二作動裝置，係用於位移第二晶圓所定義出之複數不同等級之第二電子元件；以及運算模組，係通訊連接該第一作動裝置與第二作動裝置，以將該第一電子元件與第二電子元件進行等級配對而產生目標資訊，俾使該第一作動裝置與第二作動裝置依據該目標資訊將至少一該第一電子元件與至少一該第二電子元件整合於一處。
  2. 如請求項1所述之晶片整配系統，其中，該複數第一電子元件係至少分類成三種等級。
  3. 如請求項1所述之晶片整配系統，其中，該複數第二電子元件係至少分類成三種等級。
  4. 如請求項1所述之晶片整配系統，其中，該運算模組係將最高等級之第一電子元件與最高等級之第二電子元件匹配於同一處。
  5. 如請求項4所述之晶片整配系統，其中，該運算模組係將該匹配之狀況之數量最大化。
  6. 如請求項1所述之晶片整配系統，其中，該第一作動裝置傳遞第一狀態資訊至該運算模組，且該第二作動裝置係傳遞第二狀態資訊至該運算模組，使該運算模組依該第一狀態資訊與該第二狀態資訊進行等級配對而產生 該目標資訊，其中，該第一狀態資訊係為該複數第一電子元件配合其等級之資訊，且該第二狀態資訊係為該複數第二電子元件配合其等級之資訊。
  7. 一種晶片整配方法，係包括：分別於第一晶圓及第二晶圓中定義出不同等級之複數第一電子元件與複數第二電子元件；將該複數第一電子元件與該複數第二電子元件進行等級配對，以產生目標資訊，其中，該匹配之狀況之數量係要求最大化；以及將至少一該第一電子元件與至少一該第二電子元件依據該目標資訊整合於同一處。
  8. 如請求項7所述之晶片整配方法，其中，該複數第一電子元件係至少分類成三種等級。
  9. 如請求項7所述之晶片整配方法，其中，該複數第二電子元件係至少分類成三種等級。
  10. 如請求項7所述之晶片整配方法，其中，最高等級之第一電子元件與最高等級之第二電子元件係匹配於同一處。
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