TWI739003B - 電子裝置的測試設備的探針卡的多層的製造方法 - Google Patents

電子裝置的測試設備的探針卡的多層的製造方法 Download PDF

Info

Publication number
TWI739003B
TWI739003B TW107115433A TW107115433A TWI739003B TW I739003 B TWI739003 B TW I739003B TW 107115433 A TW107115433 A TW 107115433A TW 107115433 A TW107115433 A TW 107115433A TW I739003 B TWI739003 B TW I739003B
Authority
TW
Taiwan
Prior art keywords
dielectric layer
conductive
structures
contact pads
layer
Prior art date
Application number
TW107115433A
Other languages
English (en)
Other versions
TW201901157A (zh
Inventor
弗拉維歐 馬吉歐尼
羅貝多 克立巴
拉斐爾 瓦勞里
Original Assignee
義大利商探針科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 義大利商探針科技公司 filed Critical 義大利商探針科技公司
Publication of TW201901157A publication Critical patent/TW201901157A/zh
Application granted granted Critical
Publication of TWI739003B publication Critical patent/TWI739003B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07364—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch
    • G01R1/07378—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch using an intermediate adapter, e.g. space transformers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07342—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card the body of the probe being at an angle other than perpendicular to test object, e.g. probe card
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R3/00—Apparatus or processes specially adapted for the manufacture or maintenance of measuring instruments, e.g. of probe tips
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0029—Etching of the substrate by chemical or physical means by laser ablation of inorganic insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/4617—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4679—Aligning added circuit layers or via connections relative to previous circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0268—Marks, test patterns or identification means for electrical inspection or testing
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025—Abrading, e.g. grinding or sand blasting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1216—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by screen printing or stencil printing
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Power Engineering (AREA)
  • Optics & Photonics (AREA)
  • Measuring Leads Or Probes (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

本發明關聯於一種電子裝置的測試設備的探針卡的多層的製造方法， 該方法包含步驟：提供自一第一介電層(30a)至一最後介電層(30n)的複數個介電層(30a-30n)；藉由雷射剝蝕，在該等介電層(30a-30n)的每個介電層(30a、30n)中形成複數個貫通結構(31a、31b)，而每個介電層(30a、30n)中的該等貫通結構的數量皆相同，且該等貫通結構(31a、31b)被用於使每個介電層(30a、30b)的相對面彼此連接；利用一導電材料填充該等貫通結構(31a、31b)，以在每個介電層(30a、30b)中實現複數個導電結構(34a、34b)；以及疊加該等介電層(30a-30b)，使得每個介電層(30a)的該等導電結構中的每個導電結構(34a)接觸該多層(30)中的一接續且鄰接的介電層(30b)的複數個導電結構中的一對應導電結構(34b)，並形成複數個導電路徑(36)；其中，該導電路徑(36)建立在該多層(30)的一第一面(F1)上的第一組複數接觸墊(30A)與實現在該多層(30)的相對於該第一面(F1)的一第二面(F2)上的第二組複數接觸墊(30B)之間的一電性連接，而該第一組複數接觸墊(30A)位於該第一介電層(30a)的一露出面，該第二組複數接觸墊(30B)位於該最後介電層(30n)的一露出面，且該第二組複數接觸墊(30B)之間的間距大於該第一組複數接觸墊(30A)之間的間距，且該多層(30)執行經由該導電路徑(36)而連接的該等接觸墊(30A、30B)之間的一空間變換。

Description

電子裝置的測試設備的探針卡的多層的製造方法
本發明是關於一種電子裝置的測試設備的探針卡的多層的製造方法。
本發明特別是關於但不限定為一種用於測試整合於晶圓上的電子裝置的測試設備的探針卡的多層的製造方法，且以下描述係參照此領域的應用，並且主要目標在於簡化其描述。
如眾所皆知，一測試卡也稱為探針卡，其實質上為一種裝置，適於實現一微結構(特別是整合於晶圓上的電子裝置)的複數個接觸墊與執行功能性檢查(特別是電性方面的檢查，即測試)的一測試設備的對應通道之間的電性連接。
在積體裝置上所執行的測試對於儘早偵測及隔離製程階段的瑕疵裝置特別有效。因此探針卡通常被用於電性測試晶圓積體裝置，在它們的切割及組裝於晶片包覆封裝之前。
一探針卡包含一探針頭，探針頭實質依次包括了複數個可動接觸元件或接觸探針，其具有至少一端部或一接觸終端用於一待測裝置的複數個對 應接觸墊。術語“端部”或“終端”在下文中表示一終端部分，且不一定是尖銳的。
探針頭被知悉為具有垂直探針，並且在該領域中被稱為“垂直探針頭(vertical probe head)”。具有垂直探針的一探針頭基本上包含了複數個接觸探針，該等接觸探針藉由至少一對大約為板狀且互相平行的導板或導柱來保持。該對導柱間具有適當的導孔，且彼此放置成相距特定距離，以便保留一自由空間(也被知悉為空體間隙或彎曲間隙)，以供接觸探針移動及進行可能的變形。特別地，該對導柱包含一上導柱及一下導柱，各自設有導孔以讓接觸探針在其中進行軸向滑動，且通常由具備良好電性及機械性的特殊合金線來製成。
一般而言，使用的探針頭具有未固定拘束(但保持與一基板相接)的探針，並進而連接至測試設備；故被稱為具有非阻塞試探針的探針頭。
在該範例中，接觸探針亦具有一接觸終端或接觸頭，該接觸終端或接觸頭朝向位於待測裝置及測試設備之間的一電路板的接觸墊，該電路板通常透過印刷電路技術來形成，通常被稱為PCB板(英文字首“Printed Circuit Board”的縮寫)。
探針與PCB板之間的良好連接是探針(特別是其接觸頭)施加在PCB板的接觸墊的壓力來確保。
此外，該接觸頭通常相接於一中介多層，通常稱為載板，該載板執行位於其相對面上的該等接觸墊之間的距離的空間變換。特別的是，在該載板面對該探針頭的一第一面上的接觸墊之間的距離等同於該待測裝置的接觸墊之間的距離，而位於該載板相對於該第一面的一第二面上的接觸墊之間的距離等同於位於該PCB板上用於與該載板連接的接觸墊之間的距離。
術語“墊間距(pitch between pads)”在此之後是指該等接觸墊的中心之間的距離，意即該等接觸墊的對稱中心的距離通常稱為“間距(pitch)”。
一般而言，該PCB板的接觸墊之間的間距約為400微米(μm)，而該待測裝置的接觸墊之間的間距約為60-80微米。
事實上，PCB技術已知允許形成具有主動區的卡，甚至是大尺寸的，但對於由該待測裝置的整合技術所獲得的接觸墊之間的間距的最小值具有很大的限制。
該載板可透過MLC陶瓷技術(MLC是英文字首MultiLayer Ceramic(多層陶瓷)的縮寫)或MLO有機技術(MLO是英文字首MultiLayer Organic(多層有機)的縮寫)來製造，並包含複數層，用以透過使每層中的貫通導線及導孔適當地導電來執行所需的空間變換，貫通軌道及導孔使該載板的該等相對面上的接觸墊電性連接。該等技術經常被使用，因為它們允許取得接觸墊之間的很小間距及相較於PCB技術較高的密度。
如此製造的載板通常包含一第一區域及一第二區域。第一區域具有較薄且數量有限制(通常少於10層)的層，被稱為貴重區域(noble zone)，用於執行具有細微間距的一第一空間變換，其中該等接觸墊之間的間距從一第一層(接近該探針頭)的約60-80微米增長至一最後層的約200微米，而第二區域具有較厚且較多數量的層，稱為核心區域(core zone)，用於執行較少細微間距的一第二空間變換，其與該PCB板相接的一最後相接層的該等接觸墊之間的間距達到約400微米，並實際上與該PCB板的接觸墊之間的間距相對應。
圖1示意地描繪一探針卡1，探針卡1包含了具有垂直探針的一探針頭10，探針頭10包含至少一上導板或導柱11及至少一下導板或導柱12，上導板 或導柱11及下導板或導柱12各自具有上導孔及下導孔，以供複數個接觸探針14在其中滑動。每個接觸探針14具有至少一接觸終端或尖端以鄰接至一待測裝置15的接觸墊，以建立該待測裝置與一測試設備(圖未顯示)之間的機械性或電性接觸，其中該探針頭10形成該測試設備的一終端元件。
一載板20亦被提供，其執行位於面對該探針頭10的一第一面Fa上的接觸墊20A與位於相對於第一面Fa並面對一PCB板25的一第二面Fb上的接觸墊20B之間的一空間變換，接觸墊20A之間的間距等同於該待測裝置15的接觸墊15A之間的間距，而接觸墊20B之間的間距與PCB板25的接觸墊25A之間的間距相對應。
根據先前技術，製造載板20的最常見技術為光蝕刻技術(photolithographic technique)。此技術通常包括順序形式的一製造處理，其中每層在被處理及完成後將形成一後續被處理的層的基底，該處理亦稱為“建立順序(build-up sequence)”。
此技術包含一第一配置階段，舉例來說透過雷射穿孔來形成一第一介電層的上的導孔。
接著，具有幾百埃(angstroms)厚度的一金屬薄膜(例如由鈀製成)被沉積在該第一介電層上，舉例來說藉由將介電層浸入液態金屬中。
接著，由光敏樹脂(photosensitive resin)或乾抗蝕劑(dry resist)製成的一薄膜被完全沉積於該金屬薄膜上。該光敏樹脂或抗蝕薄膜被依序處理以形成位於底層的該第一介電層的一遮罩。特別是，舉例來說，由玻璃製成的一透明遮罩位於該乾蝕薄膜上，當暴露於紫外光輻射時，該遮罩在抗蝕薄膜上突出一圖案，該圖案對應於位於底層的該第一介電層中的所需導電導線。
該技術更包含一化學處理步驟，特別是化學蝕刻，以移除該抗蝕薄膜上未暴露的部分。
在該抗蝕薄膜暴露於紫外光輻射及經後續化學蝕刻之後，一抗蝕劑遮罩被取得，其將僅暴露在一導電材料(例如銅)應形成該等導線的區域的底層金屬膜移除，藉此產生一遮罩薄膜。
因此形成於該遮罩薄膜上的該導電材料，之後亦將藉由化學蝕刻來移除。
該技術因此提供一最後步驟，以透過選擇的化學蝕刻來移除其餘的金屬薄膜，進而不損壞先前形成該等導電導線的導電材料。
只有在此階段，該技術才能重新開始對位於已經“完成”的該第一層上的一第二介電層進行相同的步驟順序。
通常，此技術被用於該貴重區域的製造，其中每個介電層的厚度及接觸墊之間的間距需要具有“細微間距”的製造技術。
在該範例中，該介電層較佳是由有機材料製成，因為較薄層的處理比較容易且該抗蝕薄膜的移除處理非常快速。
即便在很多方面具有優點，該第一技術具有一些缺點，包括了需要沉積一個抗蝕薄膜及需要使用一遮罩。因此，該載板的製造既費力且非常昂貴，主要適合大量生產，但非常不利於例如探針卡的高度專業化。
或者，對於光蝕刻技術，前述類型的順序形式的一製造過程可包含一“雷射直接成像”步驟(LDI，laser direct imaging)，其中每個介電層上依舊會沉積一抗蝕薄膜，但不在抗蝕薄膜上使用一玻璃遮罩，一聚焦雷射光束直接照射該抗蝕薄膜。特別的是，該聚焦雷射光束在抗蝕薄膜的表面上移動，並 根據對應所需導電導線的圖案而交替地被開啟及關閉，藉此透過適當的導電材料來取得一遮罩薄膜。
儘管該替代技術符合目標，但該替代技術並非完全無缺點，因為其仍然透過一抗蝕薄膜的沉積及處理來取得一遮罩薄膜；因此該替代技術既困難且昂貴，一些生產器被進一步設置以執行此替代技術。
不同於貴重區域，該等核心區域層可於該處理程序中平行且疊加，因此獨立地形成該核心區域的一多層。製造該核心區域可有許多方法。
在一第一方法中，核心區域可由一減少技術(subtractive technique)來製造，其中複數個介電層及完全覆蓋於每個介電層的一導線被配置，該介電層特別是由有機材料製成。該導電材料接著被減去以形成該等導電導線。
或者，在一第二方法中，核心區域可藉由處理薄且軟的陶瓷層來製造，其中導孔透過沖孔(punching)來形成，且一導電糊(conductive paste)藉由適當金屬模板(例如由鎢或銅製成)的絲網印刷(screen printing)而被沉積。只有在最後，這些軟且薄的陶瓷層會彼此疊加，並因此結合(物理性連接)，且藉由在形成該載板的單一多層結構之中加熱而硬化。
這些已知方法皆具有缺點，即無法形成與該待測裝置的接觸墊的最小間距相對應的接觸墊的距離，由於此理由，這些方法通常只用於製造接觸墊之間的距離較為彈性的核心區域。
本發明的技術重點是一種多層製造技術，其具有結構性和功能性特徵，以克服仍存在已知技術的製造方法中的侷限及缺點，特別是能夠避免製造貴重區域所需的抗蝕薄膜的遮罩處理的昂貴性和複雜度，在生產成本方面具有明顯的優點。
本發明以下的解決方案是使用雷射剝蝕技術(laser ablation technique)來形成用於電子裝置的一測試設備的一探針卡的一多層的導電路徑。
基於該解決構想，本發明的電子裝置的一測試設備的一探針卡的一多層的一製造方法具有能解決技術問題的優點，該製造方法包含步驟：提供自一第一介電層至一最後介電層的複數個介電層；藉由雷射剝蝕的方式，在該等介電層中的每個介電層之中形成相同數量的複數個貫通結構，該等貫通結構用於連接每個介電層的相對面；利用一導電材料填充該等貫通結構，以在每個介電層之中形成複數個導電結構；以及疊加該等介電層，使得每個介電層的該等導電結構中的每個導電結構接觸該多層中的一接續且鄰近的介電層的複數個導電結構中的一對應導電結構，並形成複數個導電路徑，其中，該等導電路徑建立位於該多層的一第一面上且位於該第一介電層的一露出面上的第一組複數接觸墊與位於該多層的與該第一面相對的一第二面上且位於該最後介電層的一露出面上的第二組複數接觸墊之間的一電性連接，而該第二組複數接觸墊之間的間距大於該第一組複數接觸墊之間的間距，因此該多層執行藉由該等導電路徑而連接的該等接觸墊之間的一空間變換。
更特別的是，本發明包含了以下額外且可選擇的特徵，可依據需求單獨使用或結合。
根據本發明的另一觀點，該等接觸墊可被形成於該第一介電層及該最後介電層的該等露出面上的該等導電結構的表面導電區域之中。
此外，根據本發明的另一觀點，在每個介電層中形成該等貫通結構的步驟可包含形成至少一貫通孔洞或孔隙的步驟，該貫通孔洞橫向延伸並連接一對應介電層的相對面。
更特別的是，在每個介電層之中形成該等貫通結構的步驟可進一步包含形成至少一空腔或凹槽的步驟，該凹槽自該介電層的表面上的該貫通孔洞處開始縱向延伸。
根據本發明此觀點，形成該等貫通孔洞的步驟可使得該等貫通孔洞之間的距離自該第一介電層往該最後介電層而逐漸增加，且形成該等凹槽的步驟可使得各凹槽具有一縱向延伸，該縱向延伸相等於形成在接續且鄰近的介電層之中的各貫穿孔洞的相對壁之間的距離。
根據本發明的另一觀點，填充該等貫通結構的步驟可包含在每個介電層上選擇性沉積該導電金屬，進而僅填充該等貫通結構並形成該等導電結構。
特別的是，選擇性沉積該導電材料的步驟可包含一網印(serigraphic)處理。
而根據本發明的又另一觀點，填充該等貫通結構的步驟可包含在每個介電層的整個表面及該等貫通結構中非選擇性沉積該導電材料，進而形成該等導電結構及每個介電層的表面上的一表面導電層。
在此情況中，該製造方法可進一步包括藉由研磨來移除由導電材料形成於每個介電層的表面上的該表面導電層。
根據本發明的另一觀點，該製造方法可更包含一最後步驟：接合(joining)該等被疊加的介電層。
此外，該等介電層中的每個介電層可由一無機材料來製造，該無機材料可選自一陶瓷材料，較佳為氮化矽、玻璃或陶瓷玻璃。
前述方法所製造的一多層亦可用於形成一結構以解決習知問題，該結構為一探針卡的一載板的一貴重區域、一探針卡的一載板的一核心區域、一探針卡的一載板。
最後，前述方法所製造的一多層亦可解決習知問題，該多層用於形成一結構，該結構包含有夾置於具有一細微間距的二個貴重區域之間的一細微中心核心區域。
本發明的該多層及該方法的特徵及優點將明顯地記載於後續段落中，並以實施例作為非限定的範例進行說明，並請同時參考圖式。
1:探針卡
10:探針頭
11:(上)導板或導柱
12:(下)導板或導柱
14:接觸探針
15:待測裝置
15A:接觸墊
20:載板
20A:接觸墊
30b:介電層
30n:介電層
F1:第一面
F2:第二面
36:導電路徑
31a:貫通結構
31b:貫通結構
32a:貫通孔洞
32b:貫通孔洞
20B:接觸墊
25:PCB板
25A:接觸墊
25B:接觸墊
Fa:相對面之一
Fb:相對面之一
21:貴重區域
22:核心區域
23:接觸尖端
24:接觸頭
21a-21n:第一組複數介電層
22a-22n:第二組複數介電層
30:多層
30A:接觸墊
30B:接觸墊
30a:介電層
33a:凹槽
33b:凹槽
34a:導電結構
34b:導電結構
35a:表面導電區域
35b:表面導電區域
35a’:表面導電區域
35b’:表面導電區域
D1:距離
D2:距離
D3:距離
DF:距離
36A:第一組複數接觸墊
36B:第二組複數接觸墊
37a:表面導電層
37b:表面導電層
38:精研機器
在該等圖式中：圖1是先前技術的用於電子裝置的一測試設備的一探針卡的示意圖，其中一探針頭、一載板及一PCB板亦包含於其中；圖2為本發明方法所製造出的圖1中載板的示意圖，其中一貴重區域及一核心區域亦包含於其中；圖3為本發明方法製造出的可作為圖2中載板的一多層及貴重區域的示意圖；圖4A為本發明方法的一第一步驟中的圖3中該多層的一部分的剖面圖； 圖4B為本發明方法的一第二步驟中的圖3中的該多層的一部分的剖面圖；圖4C為本發明方法的一第三步驟中的圖3中該多層的一部分的剖面圖；圖4D為本發明方法的一第四步驟中的圖3中該多層的一部分的剖面圖；圖5為圖4A至4D所描述的方法所形成的圖3中該多層的單一介電層的俯視圖；圖6A至6D為本發明一第二實施例的製造圖3中該多層的方法的步驟示意圖。
參考這些圖式，描述了一種製造一多層的方法，其可作為用於電子裝置的一測試設備的一探針卡的載板，其類型全域地如圖1中的元件符號20所示。
須注意的是，圖式呈現的是示意圖且未按比例描繪，但對於本發明的重點特徵已增強描繪。此外，各種元件在圖示中被示意地顯示，而該等元件的形狀可依照所需的應用而改變。
如圖2所示，一探針卡的一載板(仍然全域地標示為元件符號20)通常包含複數個層21a-21n、22a-22n，該等層21a-21n、22a-22n彼此疊加，以執行位於相對面Fa及Fb上的複數個接觸探針之間的距離的所需空間變換，如同先前技術之描述。
特別的是，該載板20包含位於一第一面Fa上的第一組複數接觸墊20A，該第一組複數接觸墊20A面對一探針頭(圖2未顯示)，且其接觸墊20A之間的距離相等於一待測裝置(圖2未顯示)的接觸墊之間的距離。而該載板20亦包含位於相對於該第一面Fa的一第二面Fb上的第二組複數接觸墊20B，該第二組複數接觸墊20B之間的距離大於該第一組複數接觸墊20A之間的距離，且特別近似位於一印刷電路板(PCB)上用於連接一測試設備的接觸墊之間的距離，如先前技術所述。
如先前所述，“接觸墊之間的距離”表示接觸墊各自的對稱中心之間的距離，通常稱為“間距”。
載板20內的適當導電路徑24亦被提供以執行該第一組複數接觸墊20A與該第二組複數接觸墊20B之間的路由(routing)。
特別的是，該第一組複數接觸墊20A的接觸墊之間的距離通常為60-80微米，可視為等同於整合在一晶圓上的待測裝置的接觸墊之間的一般間距大小。而該第二組複數接觸墊20B的接觸墊之間的距離通常為400微米，可視為等同於與測試設備相接的PCB板的接觸墊之間的一般間距大小。
更加特別的是，該載板20被分為一貴重區域21及一核心區域22。該貴重區域21包含第一組複數介電層21a-21n，該等介電層21a-21n通常具有相同厚度，並彼此相互加疊及接觸，以執行具有細微間距的一第一空間變換，而每個介電層21a-21n的接觸墊之間的距離例如是自一第一介電層21a對應的60-80微米上升至一最後介電層21n對應的約200微米。核心區域22亦包含第二組複數介電層22a-22n，該等介電層22a-22n的數量及厚度皆大於第一組複數介電層21a-21n，且介電層22a-22n彼此間的厚度通常相同；該第二組複數介電層22a-22n的該等介 電層彼此相互及接觸，進而相似於該貴重區域21般而執行具有較少細微間距的一第二空間變換，且其每個介電層22a-22n的接觸墊之間的距離例如是自一第一介電層22a對應的約200微米上升至一最後介電層22n對應的約400微米。
該等複數接觸墊20A與20B透過形成於該貴重區域21中的導電路徑23及形成於該核心區域22中的導電路徑24而電性連接，且將在後續段落更清楚地說明。
接著將說明一方法，用於製造一多層，該多層可一併形成圖2的該載板20的該貴重區域21及該核心區域22。本發明的該方法將與圖3中被標示為元件符號30的一通用的多層一起說明。
如圖所示，該多層30被分為由一第一介電層30a開始上升至一最後介電層30n的複數介電層30a-30n，以執行位於該第一介電層30a的一第一面F1上的第一組複數接觸墊30A與位於該最後介電層30n的(與第一面F1相對的)一第二面F2上的第二組複數接觸墊30B之間的一空間變換。特別的是，該第二組複數接觸墊30B的該等接觸墊的中心之間的距離(被稱為間距)是大於該第一組複數接觸墊30A的該等接觸墊的中心之間的距離。在該多層30中，適當的導電路徑36亦被提供，以執行該第一組複數接觸墊30A與該第二組複數接觸墊30B之間的路由。
實質上，該面F1及該面F2各自對應該多層30的相對面，而該多層執行設置於該等面F1、F2上的接觸墊30A及30B之間的一空間變換，且該等接觸墊30A及30B藉由該導電路徑36而適當地連接。
該複數介電層30a-30n的該等介電層的數量及厚度可依照所需的空間變換而改變。舉例來說，假如該多層30用於形成該貴重區域21時，該等介電 層可進而被選擇為比該多層30用於形成該核心區域22時具有較少厚度及較少數量。
須強調的是，該多層30在該貴重區域21或該核心區域22中的該等介電層的數量及厚度可能會依照需求及/或情況而改變。
請特別參考圖4A至4D，在此將進一步說明本發明的該多層30的製造方法，該方法包含步驟：提供自一第一介電層30a至一最後介電層30n的複數個介電層30a-30n；藉由雷射剝蝕的方式，在該複數個介電層30a-30n的每個介電層中形成相同數量的複數個貫通結構，且該等貫通結構被用於連接每個介電層的相對面；利用一導電材料來填充該等貫通結構，以在每個介電層中形成複數個導電結構；以及疊加該等介電層30a-30n，使得每個介電層的該等導電結構中的每個導電結構接觸該多層30中的一後續且鄰近的介電層的該等導電結構中的一對應導電結構，並藉此形成複數個導電路徑36。
在此方式下，該等導電路徑36建立了位於該多層30的一第一面F1(即該第一介電層30a的一露出面)上的第一組複數接觸墊30A與位於該多層30的相對於該第一面F1的一第二面F2(即該最後介電層30n的一露出面)上的第二組複數接觸墊30B之間的一電性連接。
此處所指的“露出面”表示為該多層30的一介電層中未與該多層30的該等介電層30a-30n的任何其它介電層接觸的面。
適當地，該第二組複數接觸墊30B的對稱中心之間的距離與該第一組複數接觸墊30A的對稱中心之間的距離不同，特別具有較大的距離，藉此該 多層30執行藉由該等導電路徑36而連接的該等接觸墊30A及30B之間的一空間變換。
如先前所述，且為了簡化說明，以下將討論該等接觸墊之間的距離，即各對稱中心之間的距離，又稱為間距。
本發明的該方法的好處是可互換地被用於製造如圖2中所描述的載板20的該貴重區域21及該核心區域22。或者，該方法亦可僅用於製造該貴重區域21，而具有較寬鬆限制的接觸墊之間的距離的該核心區域22則可由現有方法來製造，之後再與該貴重區域21結合。
此外，該方法包含一最後步驟，其中形成該多層30所需的所有介電層必須與導電結構一起被提供及疊加，進而形成該第一介電層30a的該等接觸墊30A與該最後介電層30n的該等接觸墊30B之間的導電路徑36，該等介電層最後將結合(即物理性連接)。
該多層30的每個介電層較佳是由一無機材料製成，其表面上較易進行雷射處理。特別的是，該無機材料選自一陶瓷材料，例如氮化矽(Si3N4，silicon nitride)、玻璃或陶瓷玻璃。
為了簡化及避免過度陳述，圖4A-4D僅顯示該多層30的一部分，包含了實現該多層30的該等介電層30a-30n中的一第一介電層30a及接續且鄰近於該第一介電層30a的一第二介電層30b，而後續的介電層可使用前述的步驟來形成，甚至可彼此同時形成，且這些圖式僅是舉例而非本發明範圍的限制。
如圖4A所示，該多層30的製造方法起始於將該等介電層30a、30b進行配置以用於後續處理的步驟。
接著，如圖4B所示，該方法包含步驟以在該等介電層30a、30b中各自形成複數個貫通結構，各自標示為用於該第一介電層30a的貫通結構31a及用於該第二介電層30b的貫通結構31b，且每個介電層中該等貫通結構的數量皆相同。
適當地，該等貫通結構31a、31b是藉由雷射剝蝕而取得，即藉由一適當集中的雷射光束選擇性地移除相關介電層的部份來達成。
須注意的是，儘管圖4A至4D所述的方法僅在每個介電層中形成二個貫通結構，但其僅是舉例，本發明不限於此，任何數量的貫通結構皆可形成於介電層中。亦強調的是，該等貫通結構31a、31b在各自介電層30a、30b中的位置僅與該等貫通結構的相對位置有關，並且能夠讓其它必要元件被放置於該等介電層30a、30b之中即可，其它並無限制。
特別的是，根據本發明的優點，藉由雷射剝蝕在每個介電層中形成複數個貫通結構31a、31b的步驟包含了形成至少一貫通孔洞(hole)或盲孔(via)的步驟，該貫穿孔洞連接每個介電層的相對面。
此外，藉由雷射剝蝕在每個介電層中形成複數個貫通結構31a、31b的步驟包含了形成至少一空腔或凹槽，該凹槽在該介電層的表面上自形成於該介電層中的一貫通孔洞處開始縱向延伸。顯然地，該等貫通結構31a、31b可包含單一貫通孔洞以用於連接一對應介電層的相對面的設計可不需要再提供各別的凹槽。
更特別的是，如圖4B所示，該第一介電層30a的該等貫通結構31a中的每個貫通結構包含貫通孔洞32a及凹槽33a，而該第二介電層30b的該等貫通結構31b中的每個貫通結構包含貫通孔洞32b及凹槽33b。
適當地，該等貫通孔洞32a、32b在各自的介電層30a、30b之中具有一橫向延伸，即在圖式的範例中是穿過該介電層的整個厚度的一垂直方向，並大於該等凹槽33a、33b，並使得每個介電層的相對面能夠連接。或者，該等凹槽33a、33b在各自的介電層30a、30b之中具有一縱向延伸，即在圖式的範例中是使得每個介電層的表面上的導電軌道能夠形成的一水平方向，並大於該等貫通孔洞32a、32b，如同圖5所示的範例，即該第一介電層30a依照由雷射剝蝕形成貫通結構31a、31b的處理的俯視示意。
圖4B所示的該等介電層30a、30b的該等貫通結構31a、31b的倒L型形狀亦允許該第二介電層30b的該等貫通孔洞32b之間的距離大於該第一介電層30a的該等貫通孔洞32a之間的距離，該第一介電層30a將適當地配置為比該第二介電層30b更接近一探針頭30，假使包含其的該多層30形成一載板，此部分將在後續段落進一步地說明。
需指出的是，此詳細說明所述的該方法允許在該多層30的每個介電層之中形成該等貫通結構(其中該等貫通孔洞及凹槽皆由雷射剝蝕來形成)，而不需要如同習知方法在每個介電層的表面上沉積一抗蝕薄膜。
請參考圖4C，該多層30的製造方法更包含利用一導電材料(較佳為銅)來填充形成於每個介電層30a、30b之中的貫通結構31a、31b的步驟，藉此取得複數個導電結構，各自被標示為用於該第一介電層30a的導電結構34a及用於該第二介電層30b的導電結構34b。
該等導電結構34a、34b各自具有複數個表面導電區域35a及35b，各自位於該第一介電層30a及該第二介電層30b的露出水平面(如圖4C之範例所示)，而該等導電結構34a、34b各自具有複數個表面導電區域35a'及35b'，各自位 於該第一介電層30a及該第二介電層30b的接觸水平面(再次如圖4C之範例所示)；在此方式下，該等導電結構34a、34b可確保二個接續且鄰接的介電層(例如圖4A至4D的介電層30a及30b)之間的有效電性接觸，在適當的疊加下，形成於該等介電層30a、30b之中的該等導電結構31a、31b的該等表面導電區域35a'及35b'在各自位於的該等介電層的面上彼此接觸，且該等介電層亦彼此接觸。
如圖4C所示，該等導電結構34a、34b各自透過由形成於各層中的貫通孔洞及凹槽組成的倒L型形狀而形成該等表面導電區域35a與35a’之間以及35b與35b’之間的距離，同時也形成位於該等介電層30a、30b的露出面上的該等表面導電區域35a之間的距離以及該等表面導電區域35b之間的距離，特別的是，該等對稱中心的距離將增加。
此漸增的距離是特別藉由在每個介電層中形成該等貫通孔洞32a、32b以及該等凹槽33a、33b而獲得，且該等貫通孔洞32a及32b之間具有自該第一介電層30a開始逐漸往該最後介電層30n增加的距離，而該等凹槽33a及33b之間具有一縱向延伸，該縱向延伸等同於各自形成於該第一介電層30a及該第二介電層30b之中的的貫通孔洞32a及貫通孔洞32b的相對壁之間的距離DF，如圖4C所示。
更特別的是，如圖4C所示，該第一介電層30a在位於其露出面(如圖式範例中的上表面)上的該等表面導電區域35a的中心之間具有一距離D1，且在位於其下表面(再次如圖式範例所示)的該等表面導電區域35a’之間具有一距離D2，且距離D2大於距離D1(D2>D1)；該第一介電層30a接著被設置為接觸該接續且鄰近的第二介電層30b，該第二介電層30b具有位於其露出面上的該等表面導電區域35b之間的一距離D3，如圖式範例所示，距離D3大於距離D1及 D2(D3>D2>D1)。該第一介電層30a及該第二介電層30b的該等導電結構34a、34b的位置及大小是當該等介電層彼此接觸時，各導電結構的至少一部分亦有接觸。
考慮到一多層僅包含該第一介電層30a及該第二介電層30b的情況，其可能形成第一組複數接觸墊36A及第二組複數接觸墊36B，該第一組複數接觸墊36A位於被定義為位於該第一介電層30a的露出面上的該等表面導電區域35a上，該第二組複數接觸墊36B位於被定義為位於該第二介電層30b的露出面上的該等表面導電區域35b上，如此形成的該多層各自執行該等各別接觸墊36A及36B之間的一空間變換，特別是，該等接觸墊36A及36B之間的對稱中心的距離或間距將隨著該第一介電層30a往該第二介電層30b而逐漸增加。
最後，如圖4D所示，該多層30的製造方法的最終步驟為，疊加該等介電層30a及30b，使得該第一介電層30a的該等導電結構34a接觸對應的該接續且鄰近的第二介電層30b的該等導電結構34b，而形成導電路徑36。
疊加該等介電層30a-30n的步驟更包含該等單一介電層的結合(稱為物理性連接或聯合(union))的步驟。
在本發明的一第一實施例中，如圖4C所示，填充該等貫通結構31a、31b的步驟包含了在每個介電層30a、30b上選擇性地沉積導電材料的步驟，進而僅填充該等貫通結構31a、31b，並形成該等導電結構34a、34b，特別是透過一網印處理(serigraphic process)，亦即分散該導電材料通過該金屬模板的開口而施加至每個介電層30a、30b，進而形成該等導電結構34a、34b。該網印處理可例如由一導電糊來施行。
或者，根據呈現於圖6A至6D中的本發明的其它實施例，該方法包含對每個後續處理提供該等介電層30a、30b的起始步驟。
接著，如圖6A所示，該方法包含在該等介電層30a、30b的每個介電層中形成相同數量的複數個貫通結構31a、31b。
此外，當形成該等貫通結構31a、31b已被完成，填充該等貫通結構31a、31b的步驟包含在每個介電層30a、30b的整個表面及該等貫通結構之中非選擇性地沉積該導電材料，並且不僅沉積於貫通孔洞32a、32b，亦沉積於凹槽33a、33b，特別如圖6B所示。在此方式下，該導電材料在各介電層30a、30b中形成導電結構34a、34b，並且在每個介電層30a、30b的表面上各自形成表面導電層37a、37b。
接著，該第二實施例的該方法更包含藉由精研(lapping)移除由該導電材料在每個介電層的表面上形成的表面導電層37a、37b，如圖6C所示，舉例來說，在移除該等表面導電層37a、37b後，透過一精研機器38來減少每個介電層30a、30b的粗糙度。
更一般而言，如圖3的範例所示，該導電路徑36建立位於該多層30的該第一面F1上且位於該第一介電層30a的一露出面上的該第一組複數接觸墊30A與位於該多層30的相對於該第一面F1的該第二面F2上且位於該最後介電層30n的一露出面上的該第二組複數接觸墊30B之間的電性連接，該等接觸墊30B之間的間距比該等接觸墊30A之間的間距大，該多層因此執行該等接觸墊30A、30B之間的一空間變換。
須注意的是，圖3中該多層30的該等接觸墊30A、30B可透過形成於每個介電層之中的該等導電結構34a、34b的表面導電區域而形成，特別是在位於該第一介電層30a的該露出面(亦即面F1)及該最後介電層30n的該露出面(亦即面F2)的該等表面導電區域上而形成。更特別的是，根據本發明一實施例，該等 接觸墊30A及30B是藉由形成於每個介電層之中的該等導電結構31a、31b的該等表面導電區域35a、35b的一部分來形成；或者，該等導電結構31a、31b的整個表面導電區域35a、35b可形成該等接觸墊30A、30B。
在此方式下，有可能使用該多層30作為一載板，亦即能提供位於相對面上的該等接觸墊之間的一所需空間變換的一結構。更特別的是，該載板具有接近一接觸頭的該第一介電層30a，且該第一介電層30a具有形成於其表面導電區域35a的該等接觸墊30A，該等接觸墊30A之間的距離D1實質上對應整合於一晶圓的該待測裝置的該等接觸墊之間的距離或間距，並且該第二介電層30b以PCB板的方向而疊加在該第一介電層30a上。假如該第二介電層30b是該載板的一最後介電層，該第二介電層30b更包含形成在該表面導電區域35b上的接觸墊30B，該等接觸墊30B之間的距離D3大於距離D1，並且實質上對應該PCB板的該等接觸墊之間的距離或間距。
總結地，本發明的該方法取代光蝕刻及LDI技術，並允許用於電子裝置的一測試設備的一探針卡1的該多層30的製造藉由適當的導電路徑36而執行位於一第一面F1上且面對該探針頭的第一組複數接觸墊30A與位於相對該第一面F1的一第二面F2上且面對該PCB板的第二組複數接觸墊30B之間的空間變換，其中第二組複數接觸墊30B之間的距離大於第一組複數接觸墊30A之間的距離。
根據本發明的優點，所述方法允許藉由相同技術來製造該貴重區域21及該核心區域22，而且在二區域中皆具有使該等導電路徑形成的精準度提高的優點。
或者，該方法可僅用於製造該貴重區域21，其執行具有細微間距的一空間變換，且其中每個介電層的厚度及接觸墊之間的距離涉及了細微製造技術的使用；該核心區域22可由已知的方法製造，並接著與該貴重區域21結合，藉此取得所需的載板20。此方式的優點是允許選擇不同於構成該貴重區域21的該等層的一種材質來構成該核心區域22的該等層。實際上可知，使用MLC陶瓷基本技術而形成的無機材料的熱膨脹係數(CTE，coefficient of thermal expansion)約為3-8x10-6℃-1，而使用MLO有機基本技術而形成的有機材料的熱膨脹係數高達至13-14x10-6℃-1，因此很接近最普遍的PCB板的典型熱膨脹係數，通常為高於10x10-6℃-1。
在一特別地較佳實施例中，前述方法被用以製造該貴重區域21。而該核心區域22則藉由習知方法來製造，例如MLO有機基本技術，並接著與該貴重區域21結合，藉此對該核心區域22選擇相當於PCB板的熱膨脹係數的一材料，進而使該載板20的整體熱膨脹係數能在該測試階段限制構成該探針卡的元件的最大尺寸變化量，藉此使其在高溫度下亦可使用，且促進該多層與該探針卡的PCB板之間的焊接。
在未顯示於圖式中的另一實施例之中，本發明的該方法可用以形成包含有夾置於具有更細微間距的二個貴重區域之間的一中心核心區域的一多層。
根據本發明的優點，其允許構成該多層的該等介電層一起形成，而無須具有順序形式的一製造處理，即其中每層在處理完成後會形成接續被處裡的一層的基底。
特別的是，藉此被形成且可細分為複數個介電層的該多層可適當地執行位於其第一介電層的一第一面上的第一組複數接觸墊與位於其最後介電層的相對於該第一面的一第二面上的第二組複數接觸墊之間的一空間變換，而該第二組複數接觸墊的該等墊的中心之間的距離(又稱為間距)大於該第一組複數接觸墊的該等墊的中心之間的距離，且該第二組複數接觸墊與該第一組複數接觸墊藉由適當的導電路徑所執行的路由而連接。
特別的是，該多層可形成一探針卡的一載板，在此情形下，該第一組複數接觸墊位於面對一探針頭的一第一面上，且其接觸墊之間的距離等同於一待測裝置的接觸墊之間的距離，而該第二組複數接觸墊位於與該第一面相對的一第二面上，且其接觸墊之間的距離大於該第一組複數接觸墊之間的距離，且特別的是，其接觸墊之間的距離近似於用於與一測試設備連接的PCB板的接觸墊之間的距離。
該導電路徑36亦可能形成於該多層30之中，使得位於該多層30的該第一面F1上的該等接觸墊30A的二個或更多個接觸墊與位於該多層30的相對於該第一面F1的該第二面F2上(即在該最後介電層30n的一露出面上)的該等接觸墊30B中的同一個接觸墊接觸，藉此將一至多個墊連接起來。在此方式下，位於該面F2上的該等接觸墊30B的墊的總數將可能減少。
根據本發明的優點，該等介電層被疊加，使得每個介電層的該等導電結構中的每個導電結構接觸該多層中的一個接續且鄰接的介電層中的該等導電結構中的一對應導電結構，進而形成複數個導電路徑，該等導電路徑建立位於該多層的相對面上的該等接觸墊之間的一電性連接。
適當地，該多層的該等介電層的層厚度及總數量可依照所需的空間變換而改變。
根據本發明該方法的優點，其可被用於製造整個載板或者僅一部分的載板，例如具有墊之間的距離限制較為複雜的特性的該貴重區域。
最後，根據本發明的優點，所述方法允許在每個介電層形成貫通結構(其中該等貫通孔洞及凹槽皆由雷射剝蝕來形成)且無須在每個介電層的表面上沉積一抗蝕薄膜，藉此避免遮罩的使用，可顯著地節省製造成本。
明顯地，該領域技術人士可依照其它特殊需求而將前述方法進行改變及替代，而這些改變及替代皆屬於本發明的下列申請專利範圍所定義的保護範圍。
30a:介電層
30b:介電層
30n:介電層
36A:接觸墊
F1:第一面
F2:第二面
36:導電路徑
36B:接觸墊

Claims (12)

  1. 一種電子裝置的一測試設備的一探針卡(1)的一多層(30)的製造方法，該方法包含步驟：提供自一第一介電層(30a)至一最後介電層(30n)的複數個介電層(30a-30n)；藉由雷射剝蝕，在該等介電層(30a-30n)的每個介電層(30a、30n)中實現複數個貫通結構(31a、31b)，而該等介電層(30a-30n)的每個介電層(30a、30n)中的該等貫通結構具有相同的數量，且該等相同的數量的貫通結構(31a、31b)被用於設置為接觸每個介電層(30a、30b)的相對面；將一導電材料填充至該等貫通結構(31a、31b)，以在每個介電層(30a、30b)中實現複數個導電結構(34a、34b)；以及利用使每個介電層(30a)的該等導電結構中的每個導電結構(34a)接觸該多層(30)中的一接續且鄰接的介電層(30b)的複數個導電結構中的一對應導電結構(34b)的一方式來疊加該等介電層(30a-30n)，並形成複數個導電路徑(36)；其中，該等導電路徑(36)建立實現在該多層(30)的一第一面(F1)上並且對應於該第一介電層(30a)的一露出面的第一組複數接觸墊(30A)與實現在該多層(30)的相對於該第一面(F1)的一第二面(F2)上並且對應於該最後介電層(30n)的一露出面的第二組複數接觸墊(30B)之間的一電性連接，而且該第二組複數接觸墊(30B)的間距大於該第一組複數接觸墊(30A)的間距，藉此該多層(30)透過該導電路徑(36)實現該等接觸墊(30A、30B)之間的一空間變換。其中在每個介電層(30a、30b)之中實現該等貫通結構(31a、31b)的步驟包含了實現至少一貫通孔洞(32a、32b)的一步驟，該貫通孔洞(32a、32b)本身橫向延伸且連接一對應介電層(30a、30b)的多個相對面；且 其中在每個介電層(30a、30b)之中實現該等貫通結構(31a、31b)的步驟更包含了實現至少一凹槽(33a、33b)的一步驟，該凹槽(33a、33b)本身從該介電層(30a、30b)的該表面上的該貫通孔洞(32a、32b)處開始縱向延伸。
  2. 如請求項1所述的製造方法，其中該等接觸墊(30A、30B)被實現在該等導電結構(34a、34b)的表面連接區域(35a、35b)，對應於該第一介電層及該最後介電層(30a、30n)的該等露出面。
  3. 如請求項1所述的製造方法，其中實現該等貫通孔洞(32a、32b)的步驟實現了使該等貫通孔洞(32a、32b)之間具有自該第一介電層(30a)往該最後介電層(30n)而逐漸增加的距離，且實現該等凹槽(33a、33b)的步驟實現了使對應凹槽(33a、33b)具有與一距離相同的橫向延伸，該距離為實現於接續及連續的介電層(30a、30b)的對應貫通孔洞(32a、32b)的相對面之間的距離。
  4. 如請求項1所述的製造方法，其中填充該等貫通結構(31a、31b)的步驟包含在每個介電層(30a、30b)上選擇性沉積該導電材料的步驟，以僅填充該等貫通結構(31a、31b)並形成該等導電結構(34a、34b)。
  5. 如請求項4所述的製造方法，其中選擇性沉積該導電材料的步驟包含一網印處理。
  6. 如請求項1所述的製造方法，其中填充該等貫通結構(31a、31b)的步驟包含在每個介電層(30a、30b)的整個表面及該等貫通結構(31a、31b)上非選擇性沉積該導電材料的步驟，以形成該等導電結構(34a、34b)及在每個介電層(30a、30b)的一表面上形成一表面導電層(37a、37b)。
  7. 如請求項6所述的製造方法，更包含藉由精研來移除由該導電材料在每個介電層(30a、30b)的該表面上所形成的該表面導電層(37a、37b)。
  8. 如請求項1所述的製造方法，更包含接合該等被疊加的介電層(30a-30n)的一最後步驟。
  9. 如請求項1所述的製造方法，其中該等介電層(30a-30n)的每個介電層是由一無機材料來實現。
  10. 如請求項9所述的製造方法，其中該無機材料是選自一陶瓷材料，該陶瓷材料較佳為氮化矽、玻璃或一陶瓷玻璃。
  11. 一種由請求項1至10任一項所述的製造方法所實現的多層(30)，用於實現一結構，其中該結構為一探針卡(1)的一載板(20)的一貴重區域(21)、一探針卡(1)的一載板(20)的一核心區域(22)或一探針卡(1)的一載板(20)，該貴重區域(21)具有實質上60微米至80微米的間距，該核心區域(22)具有實質上200微米至400微米的間距。
  12. 一種由請求項1至10任一項所述的製造方法所實現的多層(30)，用於實現一結構，其中該結構包含了一細微中心核心，其以最細微等級夾置於二個貴重區域之間，該貴重區域(21)具有實質上60微米至80微米的間距，該核心區域(22)具有實質上200微米至400微米的間距。
TW107115433A 2017-05-11 2018-05-07 電子裝置的測試設備的探針卡的多層的製造方法 TWI739003B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
??102017000051157 2017-05-11
IT102017000051157 2017-05-11
IT102017000051157A IT201700051157A1 (it) 2017-05-11 2017-05-11 Metodo di fabbricazione di un multistrato di una scheda di misura per un’apparecchiatura di test di dispositivi elettronici

Publications (2)

Publication Number Publication Date
TW201901157A TW201901157A (zh) 2019-01-01
TWI739003B true TWI739003B (zh) 2021-09-11

Family

ID=60020319

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107115433A TWI739003B (zh) 2017-05-11 2018-05-07 電子裝置的測試設備的探針卡的多層的製造方法

Country Status (8)

Country Link
US (1) US12019111B2 (zh)
EP (1) EP3622304B1 (zh)
JP (1) JP2020519860A (zh)
KR (1) KR20200006095A (zh)
CN (1) CN110612452B (zh)
IT (1) IT201700051157A1 (zh)
TW (1) TWI739003B (zh)
WO (1) WO2018206506A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11023394B2 (en) * 2019-02-19 2021-06-01 Western Digital Technologies, Inc. Socket interconnector with compressible ball contacts for high pad count memory cards
TWI706139B (zh) * 2019-10-25 2020-10-01 巨擘科技股份有限公司 金屬探針結構及其製造方法
JP2022108835A (ja) * 2021-01-14 2022-07-27 株式会社日本マイクロニクス 電気的接続装置および電気的接続装置の製造方法
TWI829063B (zh) * 2021-12-30 2024-01-11 漢民測試系統股份有限公司 測試基板及其製造方法及探針卡

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090051041A1 (en) * 2007-08-24 2009-02-26 Ngk Spark Plug Co., Ltd. Multilayer wiring substrate and method for manufacturing the same, and substrate for use in ic inspection device and method for manufacturing the same
JP2010054323A (ja) * 2008-08-28 2010-03-11 Kyocera Corp プローブカード用配線基板およびこれを用いたプローブカード
TWI556702B (zh) * 2012-05-29 2016-11-01 珠海越亞封裝基板技術股份有限公司 具有在平面內方向上延伸的一體化通孔的多層電子結構
US20170019990A1 (en) * 2014-03-31 2017-01-19 Murata Manufacturing Co., Ltd. Multilayer circuit board and probe card including the same
TWI579978B (zh) * 2012-07-23 2017-04-21 珠海越亞封裝基板技術股份有限公司 多層電子支撐結構及其製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653277A (ja) * 1992-06-04 1994-02-25 Lsi Logic Corp 半導体装置アセンブリおよびその組立方法
TW565529B (en) * 2002-01-24 2003-12-11 Scs Hightech Inc Probe card and method for testing the proceed function or speed of electronic devices
US20060051948A1 (en) * 2003-02-04 2006-03-09 Microfabrica Inc. Microprobe tips and methods for making
CN100502621C (zh) * 2004-04-06 2009-06-17 株式会社村田制作所 内部导体的连接结构及多层基板
JP2006041333A (ja) * 2004-07-29 2006-02-09 Fujitsu Ltd プローブカード
KR100592214B1 (ko) * 2005-03-21 2006-06-26 주식회사 파이컴 프로브 카드 제조방법
JP2008089461A (ja) * 2006-10-03 2008-04-17 Tohoku Univ 半導体集積回路検査用プローバ
WO2008053833A1 (fr) * 2006-11-03 2008-05-08 Ibiden Co., Ltd. Tableau de câblage imprimé multicouche
WO2009011365A1 (ja) * 2007-07-19 2009-01-22 Nhk Spring Co., Ltd. プローブカード
US8193456B2 (en) * 2008-06-30 2012-06-05 Ngk Spark Plug Co., Ltd. Electrical inspection substrate unit and manufacturing method therefore
CN101865937B (zh) * 2009-04-20 2012-06-13 旺矽科技股份有限公司 多层探针组及其制造方法
KR101121644B1 (ko) * 2009-09-17 2012-02-28 삼성전기주식회사 프로브 카드용 공간 변환기 및 공간 변환기의 복구 방법
US8878560B2 (en) * 2010-12-30 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. High frequency probing structure
US9244099B2 (en) * 2011-05-09 2016-01-26 Cascade Microtech, Inc. Probe head assemblies, components thereof, test systems including the same, and methods of operating the same
JP5835282B2 (ja) * 2013-07-04 2015-12-24 株式会社村田製作所 多層配線基板の製造方法およびプローブカードの製造方法並びに多層配線基板およびプローブカード
DE102015004150A1 (de) * 2015-03-31 2016-10-06 Feinmetall Gmbh Verfahren zur Herstellung eines Kontaktabstandswandlers sowie Kontaktabstandswandler

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090051041A1 (en) * 2007-08-24 2009-02-26 Ngk Spark Plug Co., Ltd. Multilayer wiring substrate and method for manufacturing the same, and substrate for use in ic inspection device and method for manufacturing the same
JP2010054323A (ja) * 2008-08-28 2010-03-11 Kyocera Corp プローブカード用配線基板およびこれを用いたプローブカード
TWI556702B (zh) * 2012-05-29 2016-11-01 珠海越亞封裝基板技術股份有限公司 具有在平面內方向上延伸的一體化通孔的多層電子結構
TWI579978B (zh) * 2012-07-23 2017-04-21 珠海越亞封裝基板技術股份有限公司 多層電子支撐結構及其製造方法
US20170019990A1 (en) * 2014-03-31 2017-01-19 Murata Manufacturing Co., Ltd. Multilayer circuit board and probe card including the same

Also Published As

Publication number Publication date
JP2020519860A (ja) 2020-07-02
CN110612452B (zh) 2021-12-24
TW201901157A (zh) 2019-01-01
EP3622304A1 (en) 2020-03-18
KR20200006095A (ko) 2020-01-17
WO2018206506A1 (en) 2018-11-15
EP3622304B1 (en) 2021-04-28
IT201700051157A1 (it) 2018-11-11
US12019111B2 (en) 2024-06-25
US20200072873A1 (en) 2020-03-05
CN110612452A (zh) 2019-12-24

Similar Documents

Publication Publication Date Title
TWI739003B (zh) 電子裝置的測試設備的探針卡的多層的製造方法
JP4786679B2 (ja) プローブカード及びその製造方法
KR101441632B1 (ko) 글라스 기반 프로브 카드용 스페이스 트랜스포머의 제조방법 및 이에 의해 제조된 글라스 기반 프로브 카드용 스페이스 트랜스포머
JP5445985B2 (ja) プローブカード及びその製造方法
US20160313393A1 (en) Multilayer circuit board and tester including the same
JP2009075059A (ja) プローブカード・アセンブリ用基板、プローブカード・アセンブリおよび半導体ウエハの検査方法
JP2009147241A (ja) 回路基板およびその製造方法並びに回路モジュール
KR20130039462A (ko) 프로브 카드 및 이의 제조 방법
JP4859572B2 (ja) プローブカードの製造方法
JP6099902B2 (ja) 配線基板の製造方法
KR20110020098A (ko) 프로브 카드용 스페이스 트랜스포머 및 그 제조방법
KR20110023343A (ko) 프로브 카드용 스페이스 트랜스포머의 재생방법
KR101415635B1 (ko) 폴리머 기반 프로브 카드용 스페이스 트랜스포머의 제조방법 및 이에 의해 제조된 폴리머 기반 프로브 카드용 스페이스 트랜스포머
JP5058032B2 (ja) コンタクトプローブの製造方法
KR102095221B1 (ko) 반도체 소자 테스트용 다층 세라믹 기판과 그 제조 방법
KR20220122209A (ko) 전기 전도성 접촉핀의 정렬 모듈 및 정렬 이송방법
US20080003819A1 (en) Laser isolation of metal over alumina underlayer and structures formed thereby
KR101066551B1 (ko) 프로브 카드 제조에 사용되는 핀 어레이 틀
JP2010038899A (ja) セラミックプローブカードの製造方法
KR20160110588A (ko) 반도체 장치 및 그 제조 방법
KR102715087B1 (ko) 이종 재질의 다층 회로기판 및 그 제조 방법
JP2006266893A (ja) プローブユニット
KR100805217B1 (ko) 프로브 카드
JP4564423B2 (ja) 半導体素子検査用基板の製造方法
JP5203136B2 (ja) コンタクトプローブの製造方法