KR20160110588A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20160110588A
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최용석
이대형
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Abstract

반도체 장치 및 그 제조 방법이 개시된다. 일 실시예에 따른 반도체 장치는 기판, 상기 기판 상에 형성되고 회로 패턴이 형성된 복수의 박막층들 및 상기 복수의 박막층들을 서로 절연하기 위한 절연층을 포함하고, 상기 복수의 박막층들은 비아를 포함하는 비아 패드를 통하여 연결되고, 상기 비아 패드의 상부 및 하부 각각은 돌출된 형상을 가지며, 상기 복수의 박막층들 중 적어도 둘은 스택 비아(Stacked Via) 구조를 통해 연결된다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THEREFOR}
아래의 실시예들은 반도체 장치에 관한 것으로, 특히 복수의 회로 패턴들을 연결하는 비아(Via)를 포함하는 반도체 장치에 관한 것이다.
프로브 카드는 소자의 전기적인 특성에 대하여 검사하는 하나의 매개체이다. 이러한 프로브 카드는 소자의 패드를 검침할 수 있는 검침부, 이를 지지하고 있는 기판부(또는 지지부), 이를 전기적으로 연결해주고 있는 PCB부(또는 연결부) 그리고 기구적인 보강을 위한 보강부를 포함한다.
프로브 카드의 구성 중 검침부는 2차원(2D)과 3차원(3D) 방법으로 제작될 수 있다. 2D의 경우는 팁(Tip)이 누워 있는 상태로 공정을 진행하고, 공간 변환기(Space Transformer)에 접착할 때 누워 있는 팁을 세워서 접착을 하게 된다. 3D의 경우는 공정을 이용하여 탐침 방향으로 적층하면서 공간 변환기와 바로 접착하게 된다.
실시예들은, 프로브 카드를 포함하는 반도체 장치 및 이에 대한 제조 방법에 연관된다.
실시예에 따른 반도체 장치는 회로 패턴들을 연결하는 비아 패드의 상부와 하부 각각을 돌출된 형상을 가지도록 한다.
여기서, 비아 패드는 비아 홀 위치에 형성되고, 비아를 포함하는 패드를 의미할 수 있다.
이 때, 적어도 두 개 이상의 비아 패드는 스택 비아(Stacked Via) 구조를 이룰 수 있다.
이 때, 비아 패드의 상부 돌출 형상 두께는 비아 패드 상부에 형성되는 절연층의 두께에 의해 결정될 수 있다.
이 때, 비아 패드의 상부 돌출 형상은 곡면 형상을 포함할 수 있으며, 상부 돌출 형상과 하부 돌출 형상은 서로 다를 수 있다.
실시예에 따른 반도체 장치는 비아 홀 또는 스택 비아 구조를 사용하는 모든 반도체 장치에 적용될 수 있으며, 일 예로 세라믹 기판을 사용하는 프로브 카드에 적용될 수 있다.
이러한 실시예들에 따르면, 상부 돌출 형상과 하부 돌출 형상을 가지는 비아 패드를 이용하여 복수의 회로 패턴들을 연결함으로써, 서로 다른 층에 형성되는 회로 패턴 사이의 연결성을 향상시킬 수 있고, 스택 비아 구조를 사용함으로써, 각 층의 배선 영역을 증가시키고 집적도를 높일 수 있다.
도 1은 일 실시예에 따른 반도체 장치에 대한 단면도를 나타낸 것이다.
도 2는 도 1에 도시된 비아 패드를 설명하기 위한 단면도를 나타낸 것이다.
도 3a 내지 도 3f는 도 1에 도시된 반도체 장치 제조 과정에 대한 단면도를 나타낸 것이다.
도 4는 도 1에 도시된 비아 패드의 상부 돌출 형상에 대한 평면도의 예를 나타낸 것이다.
도 5는 일 실시예에 따른 프로브 카드에 대한 구성을 나타낸 것이다.
이하, 아래의 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 아래의 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
실시예들에 따른 반도체 장치는 상부에 돌출된 형상과 하부에 돌출된 형상을 가지는 비아 패드를 이용하여 복수의 박막층들에 형성되는 복수의 회로 패턴들을 연결함으로써, 서로 다른 층에 형성되는 회로 패턴 사이의 연결성을 향상시키는 것을 그 요지로 한다.
여기서, 적어도 두 개 이상의 비아 패드들은 스택 비아 구조를 사용함으로써, 각 층의 배선 영역을 증가시키고 집적도를 높일 수 있다.
프로브 카드는 소자의 패드를 검침할 수 있는 검침부, 이를 지지하고 있는 지지부, 이를 전기적으로 연결해주고 있는 연결부 그리고 기구적인 보강을 위한 보강부를 포함할 수 있다.
여기서, 프로브 카드의 검침부는 반도체 소자의 패드 피치(pad pitch)가 점점 작아짐에 따라 2D 팁의 두께 축소와 이로 인한 고착력의 약화를 고려해야 한다.
또한, 검침부는 기판 공용화를 위하여 세라믹 기판 위에 바로 본딩용 패드를 제작하는 것뿐만 아니라 단층 또는 다층의 절연층 예를 들어, 폴리이미드(PI; polyimide)층을 이용하여 전기적 배선을 진행하며, 가장 윗면에 본딩용 패드를 제작하게 되는데, 박막 다층화가 되면서 중요한 인자는 바로 층간의 연결성이다.
실시예들에서는, 비아를 포함하는 비아 패드의 상부와 하부 각각이 돌출된 형상을 가지도록 형성함으로써, 박막 다층화에 따른 층간 연결성을 향상시킬 수 있다.
도 1은 일 실시예에 따른 반도체 장치에 대한 단면도를 나타낸 것이다.
도 1을 참조하면, 실시예에 따른 반도체 장치는 복수의 박막층들(121, 131, 141, 151), 절연층(122, 132, 142, 152) 및 비아 패드(123, 133, 143)를 포함한다.
복수의 박막층들(121, 131, 141, 151)은 기판 상에 형성되고 각각 회로 패턴을 포함한다.
여기서, 기판(110)은 세라믹 기판일 수 있고, 회로 패턴은 박막으로 형성될 수 있으며, 몰리브덴(Mo), 구리(Cu) 등과 같은 물질에 의해 형성될 수 있다. 물론, 회로 패턴은 박막 공정에 의해 형성될 수 있으며, PVD(physical vapor deposition), CVD(chemical vapor deposition), ALD(Atomic Layer Deposition) 등의 방법뿐만 아니라 박막을 형성할 수 있는 다양한 공정이 적용될 수 있다.
도 1에 도시된 회로 패턴은 서로 다른 박막층에 형성되는 것을 보여주기 위한 일 예로서, 해당 층의 회로 패턴과 비아 패드의 연결 관계는 상황에 따라 달라질 수 있다. 실시예에서, 복수의 박막층들은 복수의 회로 패턴들과 유사한 의미로 사용될 수 있다.
또한, 기판(110)의 일면에 형성되는 회로 패턴(121)에 대응하는 기판(110)의 다른 일면에는 전극 패턴, 회로 패턴 또는 프로브 핀에 대응하는 패턴 중 적어도 하나가 형성될 수 있으며, 니켈(Ni)과 금(Au)이 적층된 형태로 형성될 수 있다. 물론, 적층된 금속은 니켈과 금으로 한정되지 않으면 상황에 따라 다양한 금속이 사용될 수 있다.
절연층(122, 132, 142, 152)은 복수의 박막층들을 서로 절연하기 위한 층으로, 서로 다른 층에 형성된 회로 패턴들을 서로 절연하기 위한 층이다.
이러한 절연층(122, 132, 142, 152)은 폴리이미드(PI; polyimide)에 의해 형성될 수 있으며, 이 뿐만 아니라 복수의 박막층들을 절연할 수 있는 다양한 절연 물질에 의해 형성될 수 있다.
비아 패드(123, 133, 143)는 복수의 박막층들(121, 131, 141, 151)을 전기적으로 연결하기 위한 수단으로, 절연층에 형성된 비아 홀을 통해 형성된다.
비아 패드(123, 133, 143)는 비아를 포함하는 패드로 구성되며, 패드의 상부와 하부 각각에 돌출된 형상을 가지고 있다.
이하, 패드의 상부에 형성되는 돌출 형상을 상부 돌출 형상으로 명명하고, 패드의 하부에 형성되는 돌출 형상을 하부 돌출 형상으로 명명한다. 여기서, 패드의 하부 돌출 형상은 비아 홀에 형성된 비아를 의미할 수 있다.
이 때, 비아 패드(123, 133, 143)는 도금 공정에 의하여 형성될 수 있다. 물론, 비아 패드(123, 133, 143)가 도금 공정에 의해 형성되는 것으로 한정되지 않으며, 패드의 상부 돌출 형상을 가질 수 있는 공정 기법을 모두 적용할 수 있다.
비아 패드(123, 133, 143)의 상부 돌출 형상과 하부 돌출 형상은 서로 다른 형상을 가질 수 있으며, 상부 돌출 형상은 곡면 형상을 포함할 수 있다. 그리고, 곡면 형상을 가지는 상부 돌출 형상의 패턴 모양은 다양하게 형성될 수 있다.
실시예에서, 적어도 두 개 이상의 비아 패드는 비아와 패드가 동일한 위치에 형성되는 스택 비아 구조로 형성될 수 있으며, 스택 비아(Stacked Via) 구조로 비아 패드가 형성되는 경우 각 층의 배선 영역을 증가시키고 집적도를 높일 수 있다.
이러한 비아 패드(123, 133, 143)의 상부 돌출 형상은 비아 홀이 형성된 위치에 형성될 수 있으며, 다양한 형태로 형성될 수 있다.
예를 들어, 비아 패드의 상부 돌출 형상은 도 4에 도시된 상부 돌출 형상에 대한 평면도에 도시된 바와 같이, 패드 상부에 원형 패턴(a)으로 형성될 수도 있고, 패드 상부에 사각형 패턴(b), 오각형 패턴(c), 육각형 패턴(d) 등과 같은 다각형 패턴으로 형성될 수도 있다.
그리고, 가장 윗 면에 형성되는 비아 패드(143)는 본딩 패드일 수 있으며, 가장 윗 면에 형성되는 비아 패드(143)가 본딩 패드일 경우에는 반드시 비아 패드의 상부 돌출 형상을 형성할 필요는 없다. 하부 돌출 형상만을 가지는 비아 패드를 형성함으로써, 가장 윗 면의 비아 패드를 본딩 패드로 사용할 수 있다.
이와 같이, 상부 돌출 형상과 하부 돌출 형상을 가지는 비아 패드를 이용하여 서로 다른 층에 형성된 박막층들을 전기적으로 연결하는 경우 오픈 불량률을 줄여 전기적 연결성을 향상할 수 있으며, 이에 대해 도 2를 참조하여 설명한다.
도 2는 도 1에 도시된 비아 패드를 설명하기 위한 단면도를 나타낸 것으로, 비아 패드의 상부 돌출 형상의 두께와 비아 패드 상부에 형성되는 절연층의 두께의 비율에 따른 오픈 불량률을 설명하기 위한 것이다.
도 2에 도시된 TA는 비아 패드의 상부 돌출 형상의 두께를 의미하고, TB는 비아 패드 상부에 형성되는 절연층의 두께를 의미하며, D는 비아 지름(Via Diameter)을 의미한다.
아래 표 1은 비아 지름(D)이 100[μm] 미만인 경우 비아 패드의 상부 돌출 형상의 두께와 비아 패드 상부에 형성되는 절연층의 두께의 비율(TA/TB×100)에 따른 오픈 불량률을 나타낸 것으로, 표 1에 도시된 바와 같이, 비율이 30[%] 이상인 경우 상부 돌출 형상의 두께가 두꺼워짐에 따라 코팅 불량이 높아져서 공정 불량이 발생함으로써 오픈 불량이 높아지는 반면, 비율이 30[%] 보다 낮은 경우에는 상부 돌출 형상이 없는 경우(0[%])에 비해 오픈 불량률이 낮은 것을 알 수 있다.
실시예에 따른 반도체 장치는 스택 비아 구조로 형성되는 비아 패드의 상부 도출 형상의 두께와 비아 패드 상부에 형성되는 절연층의 두께의 비율이 30[%] 미만인 경우 복수의 박막층들 사이의 전기적 절연성을 향상시킬 수 있다. 구체적으로, 비아 패드의 상부 도출 형상의 두께와 비아 패드 상부에 형성되는 절연층의 두께의 비율은 2 ~ 28[%] 또는 5 ~ 25[%]일 경우 복수의 박막층들 사이의 전기적 절연성을 향상시킬 수 있다.
이와 같이, 전기적 절연성을 향상시키기 위한 비아 패드의 상부 돌출 형상의 두께는 비아 패드의 상부에 형성되는 절연층의 두께에 의해 결정될 수 있다.
비율(%) 오픈 불량률(%)
100 100
90 92.8
80 88.7
70 80.3
60 70.2
50 65.1
40 60.9
30 23.3
25 0
20 0
15 0
10 0
7.5 4.9
5 11.8
0 21.9
또한, 비아 패드의 상부 돌출 형상의 두께는 비아 패드를 형성하는 도금 공정 시 첨가되는 첨가제의 종류와 첨가제의 비율을 결정하고 조절함으로써, 결정될 수 있다.
다시 말해, 절연층의 두께에 따른 비아 패드의 상부 돌출 형상에 대한 두께가 결정되면, 이에 대한 첨가제의 종류와 첨가제의 비율을 결정한 후 도금 공정을 통해 결정된 두께를 가지는 비아 패드의 상부 돌출 형상을 형성할 수 있다.
따라서, 실시예에 따른 반도체 장치는 상부 돌출 형상과 하부 돌출 형상을 가지는 비아 패드를 이용하여 복수의 박막층들에 포함된 회로 패턴을 전기적으로 연결하고, 적어도 두 개 이상의 비아 패드들을 스택 비아 구조로 형성함으로써, 복수의 박막층들 사이의 전기적 연결성을 향상시킬 수 있고, 각 층의 배선 영역을 증가시키며 집적도를 높일 수 있다.
실시예에 따른 반도체 장치는 복수의 박막층들을 사용하고 비아를 통해 연결되는 다양한 반도체 장치 또는 소자에 적용될 수 있으며, 일 예로 프로브 카드의 검침부에 적용될 수 있다.
이러한 반도체 장치를 제조하는 과정에 대해 도 3을 참조하여 설명하면 다음과 같다.
도 3a 내지 도 3f는 도 1에 도시된 반도체 장치 제조 과정에 대한 단면도를 나타낸 것으로, 도 1에 도시된 복수의 박막층들 중 세라믹 기판 상에 첫 번째 비아 패드를 형성하는 과정을 나타낸 것이다.
도 3a에 도시된 바와 같이, 세라믹 기판(110)의 일면 상에 회로 패턴(121)을 형성하고, 세라믹 기판의 일면과 형성된 회로 패턴 상부에 절연층을 형성한 후 절연층의 일부를 식각하여 절연층(122)에 비아 홀을 형성한다.
여기서, 회로 패턴은 몰리브덴, 구리 등과 같은 금속을 박막으로 형성하는 박막층일 수 있으며, 이를 형성하는 방법은 다양하게 적용될 수 있다.
물론, 회로 패턴은 금속을 증착한 후 패터닝하여 형성될 수 있다.
그리고, 절연층(122)은 폴리이미드(PI) 종류의 절연 물질을 이용하여 형성될 수 있으며, 일 예로, 폴리이미드를 회로 패턴이 형성된 세라믹 기판의 일면 상부에 스핀 코팅하고 비아 홀을 형성하기 위한 포토 공정을 수행한 후 경화시킴으로써, 비아 패드가 형성될 위치에 비아 홀이 형성된 절연층(122)을 형성할 수 있다.
그 다음, 도 3b에 도시된 바와 같이, 비아 홀이 형성된 절연층(122) 상부에 비아 패드를 형성하기 위한 시드층(124)을 형성한다.
여기서, 시드층(124)은 이베포레이션(evaporation) 방법과 스퍼터링(sputtering) 방법 등을 이용하여 형성될 수 있다.
시드층(124)이 형성되면 도 3c에 도시된 바와 같이, 시드층(124) 상부에 포토 레지스트(PR)(125)를 도포한 후 비아 패드를 형성하기 위한 패터닝 공정을 수행하여 비아 패드가 형성될 영역의 PR 만을 제거한다.
그 다음, 도 3d에 도시된 바와 같이, 비아 패드 영역의 PR이 제거된 구조물 상부에 도금 공정을 이용하여 비아 홀이 형성된 위치에 상부 돌출 형상을 가지는 비아 패드(123)를 형성한다.
여기서, 비아 패드(123)의 상부 돌출 형상 두께는 도금 공정 시 첨가되는 첨가제의 종류와 첨가제의 비율을 결정하고 조절하여 결정될 수 있다. 첨가되는 첨가제의 종류와 첨가제의 비율 조절을 통해 비아 홀을 채우는 비아 필(fill)을 제어함으로써, 비아 패드의 상부 돌출 형상 두께를 제어할 수 있다.
이 때, 비아 패드(123)의 상부 돌출 형상은 비아 패드의 상부 돌출 형상 두께와 비아 패드의 상부에 형성된 절연층의 두께의 비율이 2 ~ 28[%]가 되도록 형성될 수 있다.
이러한 비아 패드의 상부 돌출 형상 두께는 비아 패드의 상부에 형성되는 절연층의 두께에 의해 결정될 수 있다.
물론, 비아 패드의 상부 돌출 형상 패턴을 미리 결정된 다른 형상 패턴 예를 들어, 원형 패턴이 아닌 다각형 패턴으로 형성하는 경우에는 패드를 평평하게 형성하고 PR을 제거한 후 다각형 패턴의 상부 돌출 형상을 형성하기 위한 PR 패턴을 다시 형성하여 그 상부에 다시 도금 공정을 수행함으로써, 형성할 수 있다.
그리고, 도 3e에 도시된 바와 같이, PR 패턴(125)을 제거하고, 도 3f에 도시된 바와 같이, 비아 패드(123)가 형성된 영역 이외의 영역에 형성된 시드층(124)을 습식 식각 또는 건식 식각함으로써, 절연층(122)을 노출시킨다.
상술한 과정을 통해, 세라믹 기판 상에 회로 패턴을 포함하는 한 층의 박막층과 절연층 그리고 그 다음 박막층에 형성되는 회로 패턴과 연결하기 위한 비아 패드를 형성한다.
물론, 복수의 박막층들을 형성하고, 복수의 박막층들을 연결하기 위한 복수의 비아 패드를 형성하는 것은 상술한 도 3a 내지 도 3f의 과정을 반복 수행하면 된다.
도 3f의 구조물 상부에 비아 패드와 연결하기 위한 회로 패턴을 형성하고, 그 상부에 비아 홀이 형성된 절연층 및 시드층을 형성한 후 비아 홀이 형성된 위치에 비아 패드를 형성하는 과정을 다시 반복 수행함으로써, 복수의 박막층들을 형성할 수 있다.
상술한 반도체 장치는 프로브 카드에 적용될 수 있으며, 이에 대해 도 5를 참조하여 설명한다.
도 5는 일 실시예에 따른 프로브 카드에 대한 구성을 나타낸 것이다.
도 5에 도시된 바와 같이, 프로브 카드(500)는 검침부(510), 지지부(520), 연결부(530) 및 보강부(540)를 포함한다.
지지부(520)는 검침부(510)를 지지하는 기능을 수행하는 구성 수단이고, 연결부(530)는 검침부(510)를 전기적으로 연결해주는 구성 수단이며, 보강부(540)는 프로브 카드의 기구적인 보강을 위한 구성 수단이다.
검침부(510)는 검사하고자 하는 반도체 소자의 패드를 검침하는 구성 수단으로, 상술한 반도체 장치에 해당하는 구성이다.
검침부(510)는 회로 패턴을 포함하는 복수의 박막층들과 복수의 박막층들을 서로 절연하기 위한 절연층 그리고 상부 돌출 형상과 하부 돌출 형상을 가지는 비아 패드를 포함한다.
이 때, 비아 패드는 도금 공정에 의하여 형성될 수 있고, 상부 돌출 형상과 하부 돌출 형상은 서로 다른 형상을 가질 수 있으며, 상부 돌출 형상은 곡면 형상을 포함할 수 있다.
또한, 적어도 두 개 이상의 비아 패드는 비아와 패드가 동일한 위치에 형성되는 스택 비아 구조로 형성될 수 있으며, 상부 돌출 형상 두께는 비아 패드의 상부에 형성되는 절연층의 두께에 의해 결정될 수 있고, 비아 패드를 형성하기 위한 도금 공정 시 첨가되는 첨가제의 종류와 첨가제의 비율을 결정하고 조절함으로써, 결정될 수 있다.
비아 패드의 상부 돌출 형상은 비아 패드의 상부 돌출 형상 두께와 비아 패드의 상부에 형성된 절연층의 두께의 비율이 2 ~ 28[%]가 되도록 형성될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (13)

  1. 기판;
    상기 기판 상에 형성되고 회로 패턴이 형성된 복수의 박막층들; 및
    상기 복수의 박막층들을 서로 절연하기 위한 절연층
    을 포함하고,
    상기 복수의 박막층들은 비아를 포함하는 비아 패드를 통하여 연결되고,
    상기 비아 패드의 상부 및 하부 각각은 돌출된 형상을 가지는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 박막층들 중 적어도 둘은
    스택 비아(Stacked Via) 구조를 통해 연결되는 반도체 장치.
  3. 제1항에 있어서,
    상기 비아 패드의 상부 돌출 형상 두께는
    상기 비아 패드의 상부에 형성되는 상기 절연층의 두께에 의해 결정되는 반도체 장치.
  4. 제3항에 있어서,
    상기 상부 돌출 형상 두께와 상기 절연층의 두께 비율은
    2 ~ 28[%]인 반도체 장치.
  5. 제1항에 있어서,
    상기 비아 패드의 상부 돌출 형상과 상기 패드의 하부 돌출 형상은
    서로 다른 반도체 장치.
  6. 제1항에 있어서,
    상기 비아 패드의 상부 돌출 형상은
    곡면 형상을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 반도체 장치는
    프로브 카드를 포함하는 반도체 장치.
  8. 반도체 소자의 전기적인 특성을 검사하기 위한 프로브 카드에 있어서,
    상기 반도체 소자의 패드를 검침하는 검침부; 및
    상기 검침부를 지지하는 지지부
    를 포함하고,
    상기 검침부는
    세라믹 기판;
    상기 세라믹 기판 상에 형성되고 회로 패턴이 형성된 복수의 박막층들; 및
    상기 복수의 박막층들을 서로 절연하기 위한 절연층
    을 포함하고,
    상기 복수의 박막층들은 비아를 포함하는 비아 패드를 통하여 연결되고,
    상기 비아 패드의 상부 및 하부 각각은 돌출된 형상을 가지는 프로브 카드.
  9. 제8항에 있어서,
    상기 복수의 박막층들 중 적어도 둘은
    스택 비아(Stacked Via) 구조를 통해 연결되는 프로브 카드.
  10. 기판 상에 제1 회로 패턴을 형성하고, 상기 기판과 상기 제1 회로 패턴 상부에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 일부를 식각하여 제1 비아 홀을 형성하는 단계;
    상기 제1 비아 홀을 통해 상기 제1 회로 패턴과 전기적으로 연결되는 제1 비아를 포함하는 제1 비아 패드를 형성하는 단계;
    상기 제1 절연층 상부에 상기 제1 비아 패드를 통해 상기 제1 회로 패턴과 전기적으로 연결되는 제2 회로 패턴을 형성하는 단계; 및
    상기 제1 비아 패드와 상기 제2 회로 패턴 상부에 제2 절연층을 형성하는 단계
    를 포함하고,
    상기 제1 비아 패드를 형성하는 단계는
    상기 제1 비아 패드의 상부 및 하부 각각이 돌출된 형상으로 형성되는 반도체 장치 제조 방법.
  11. 제10항에 있어서,
    상기 제2 절연층 일부를 식각하여 상기 제1 비아 홀의 적어도 일부와 동일한 위치에 제2 비아 홀을 형성하는 단계; 및
    상기 제2 비아 홀을 통해 상기 제2 회로 패턴과 전기적으로 연결되는 제2 비아를 포함하는 제2 비아 패드를 상기 제1 비아 패드와 스택 비아 구조로 형성하는 단계
    를 더 포함하고,
    상기 제2 비아 패드를 형성하는 단계는
    상기 제2 비아 패드의 상부 및 하부 각각이 돌출된 형상으로 형성되는 반도체 장치 제조 방법.
  12. 제10항에 있어서,
    상기 제1 비아 패드를 형성하는 단계는
    상기 제1 비아 패드의 상부 돌출 형상 두께와 상기 제2 절연층의 두께 비율이 2 ~ 28[%]가 되도록 상기 제1 비아 패드를 형성하는 반도체 장치 제조 방법.
  13. 제10항에 있어서,
    상기 제1 비아 패드를 형성하는 단계는
    미리 결정된 첨가제의 종류와 상기 첨가제의 비율을 이용한 도금 공정을 통해 상기 제1 비아 패드의 상부 돌출 형상이 일정 두께를 가지는 상기 제1 비아 패드를 형성하는 반도체 장치 제조 방법.
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