KR101678219B1 - 얼라인먼트 실행 방법 - Google Patents

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에밀리 트루
매니쉬 란잔
워렌 플랙
데틀레프 푸치스
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울트라테크 인크.
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Abstract

리소그래피 프로세스에서 재구성 웨이퍼를 정렬하는 SEGA(Sub-field enhanced global alignment) 방법이 설명된다. SEGA 방법은 오버레이 요구를 가지는 리소그래픽 프로세스를 실행할 때 재구성 웨이퍼에 의해 지지되는 칩에 대하여 칩 배치 오류를 해결할 수 있도록 한다. SEGA 방법은 EGA가 오버레이 요구 안에서 칩 상에서 실행될 수 있는 재구성 웨이퍼의 서브-필드를 결정하도록 칩 위치를 측정하는 단계를 포함한다. SEGA 방법은 각 서브-필드에 대해 EGA를 개별적으로 실행하는 단계를 추가로 포함한다. SEGA 방법은 EGA 및 사이트별 얼라인먼트의 이점을 이용하고 특히 팬-아웃-레벨 패키징과 같은 웨이퍼-레벨 패킹 리소그래피 프로세스에 적용가능하다.

Description

얼라인먼트 실행 방법{SUB-FIELD ENHANCED GLOBAL ALIGNMENT}
본 발명의 개시(disclosure)는 개괄적으로 리소그래피 및 반도체 제조에 관한 것이고, 특히 오버레이 요구를 가지는 리소그래픽 프로세스에서 재구성 웨이퍼의 얼라인먼트를 수행하는 방법에 관한 것이다.
최첨단 소비자 가전 제품은 혁신적이며 비용 효율이 높은 패키징 솔루션을 요구한다. 프론트 엔드 실리콘 기술은 디바이스 치수에 관한 무어의 법칙을 따르고 있지만, 백 엔드 인프라는 유사한 발전에서 뒤쳐지고 있다. 이것이 상호 연결 갭을 개발하였고 이에 의해 실리콘 측에서 달성된 신호 속도가 PCB(printed circuit board)에서 달성된 속도보다 상당히 더 높다. 이 때문에, 무선 칩과 같은 첨단 장치에 대한 성능과 신뢰도 요구를 만족시키는 견고한 패키징 솔루션을 제공하는 혁신적인 발전이 팬-아웃 웨이퍼 레벨 패키징 기술과 같은 백-엔드 프로세싱에서 개발되었다.
팬-아웃 웨이퍼 레벨 패키징 기술은 종래의 웨이퍼 레벨 패키징 기술과 관련된 패드 제한(pad-limitation)을 해결하고 소형화와 가능한 낮은 비용의 패키징을 가능하게 하는 장점이 있다. 오리지널 프론트-엔드 칩 크기의 용량을 능가하는 입출력(I/O) 카운트와 고성능 범프(bump)의 상호 연결 또한 가능하게 한다. 각 칩에 대한 범프 어레이 면적은 원래의 웨이퍼보다 더 큰 반복 피치(pitch)에서 테스팅된 "통과된(known good)" 칩을 복합 웨이퍼에 이식시킴으로서 증가된다. 재구성 웨이퍼(reconstituted wafer)는 바람직하게 표준 실리콘 웨이퍼의 크기와 형상을 가지고, 그에 의해 후속 처리 및 프로세싱을 위하여 기존의 웨이퍼 프로세싱 장치를 사용할 수 있게 된다. 평탄 프로세싱 단계와의 양립 가능성을 위하여, 칩 표면은 웨이퍼 몰딩 화합물과 동일 평면이 될 필요가 있다. 또한, 각 칩의 X, Y, θ 위치지정은 노출 당 복수의 칩을 패터닝하는 동안 위치맞춤 성능을 유지하도록 격자 안에서 정확할 필요가 있다.
재구성 웨이퍼 안에서 칩 위치지정 제어(chip positioning control)는 다운스트림 프로세스 요구(process requirements)에 영향을 미치는 중요한 인자 중 하나이다. 상당한 개선이 칩 픽-앤드-플레이스(pick and place) 장비로 이루어졌지만, 압축 몰딩 프로세스 동안 실리콘 칩의 이동을 제어하는 것은 어렵다. 이것은 후속 포토리소그래피 프로세스 단계 동안 얼라인먼트에 대하여 상당한 도전이 된다.
본 발명의 개시는 개괄적으로 리소그래피 및 반도체 제조에 관한 것으로, 특히, 웨이퍼-레벨 패킹과 같은 리소그래피 프로세스를 위하여 서브-필드 향상된 전역 얼라인먼트(SEGA, sub-field enhanced global alignment)를 실행하는 방법에 관한 것이다. 여기 설명된 SEGA 방법은 팬-아웃 웨이퍼-레벨 패킹과 같은 리소그래피 프로세스를 수행하는 프로세스에서 재구성 웨이퍼 상에 배치된 칩의 위치에 배치 오류 (특히 랜덤 배치 오류)를 조절하는 능력을 제공한다.
본 발명의 개시의 일 측면은 오버레이 요구를 가지는 리소그래피 프로세스에서 얼라인먼트를 실행하는 방법에 관한 것이다. 상기 방법은 캐리어에 의해 지지되고 상이한 위치들에 배치되는 복수의 칩들을 포함하는 하나 이상의 재구성 웨이퍼(reconstituted wafer)들을 제공하는 단계를 포함하고, 상기 칩 위치는 오버레이 요구 안에서 전체 웨이퍼(entire wafer)에 대해 칩들의 한번의 향상된 전체 얼라인먼트(single enhanced global alignment)가 실행되는 것을 방해한다. 상기 방법은 상기 하나 이상의 재구성 웨이퍼 상의 상기 칩 위치를 측정하는 단계 또한 포함한다. 상기 방법은, 상기 측정된 칩 위치들에 기초하여, 상기 재구성 웨이퍼의 2 이상의 서브-필드를 식별하는 단계를 또한 포함하고, 향상된 전역(全域) 얼라인먼트는 상기 오버레이 요구 안에서 별개로 실행될 수 있다. 상기 방법은 상기 각각의 2 이상의 서브-필드 안에서 별개의 향상된 전역 얼라인먼트를 실행하는 단계를 추가로 포함한다.
본 발명의 개시의 다른 측면은 리소그래피 프로세스에서 재구성 웨이퍼 상에 배치되는 칩을 얼라인먼트하는 방법에 관한 것이다. 상기 방법은 상기 재구성 웨이퍼 상에 2 이상의 서브-필드를 구축하는 단계를 포함하고, 상기 칩 배치에서 소정의 계통 및 랜덤 오류(given systematic and random error)는 오버레이 요구 안에 있다. 상기 방법은 상기 2 이상의 서브-필드 내에서 하나 이상의 칩의 2 이상의 향상된 전역 얼라인먼트를 각각 실행하는 단계를 또한 포함한다.
본 발명의 개시의 다른 측면은 오버레이 요구를 가지는 리소그래피 프로세스에서 재구성 웨이퍼의 얼라인먼트를 실행하는 방법이다. 상기 방법은 제 1 세트의 복수의 재구성 웨이퍼를 형성하는 단계를 포함하고, 상기 웨이퍼들 각각은 한번의 향상된 전역 얼라인먼트가 상기 제 1 세트에서 소정의 재구성 웨이퍼 상의 모든 상기 칩에 대하여 실행될 수 없도록 상이한 위치들에서 캐리어에 의해 동작가능하게 지지되는 칩을 구비한 상기 캐리어를 가진다. 상기 방법은 상기 복수의 웨이퍼 상의 칩 위치를 측정하는 단계를 또한 포함한다. 상기 방법은, 상기 측정된 칩 위치에 기초하여, 향상된 전역 얼라인먼트가 상기 오버레이 요구 안에서 실행될 수 있는 서브-필드를 결정하는 단계를 또한 포함한다.
본 발명의 추가 특징과 장점은 후술하는 상세한 설명에서 제시될 것이고, 상세한 설명으로부터 당업자에게 명백하거나 첨부 도면과 함께 청구범위, 다음의 상세한 설명을 포함하여 여기 설명되는 바와 같이 본 발명을 실행하는 것에 의해 인식될 것이다.
앞서 말한 일반 기술과 다음 상세한 기술은 본 발명의 일 실시예를 제시하고 청구되는 바와 같은 본 발명의 특징과 특성을 이해하기 위한 개관 또는 구조를 제공하고자 한다. 첨부 도면은 본 발명을 이해할 수 있도록 포함되고 본 상세한 설명의 일부를 포함하고 통합된다. 도면은 본 발명의 여러 실시예를 도시하고 상세한 설명과 함께 본 발명의 동작과 원리를 설명하도록 제공한다.
본 발명은 오버레이 요구 안에서 모든 칩에 대하여 얼라인먼트를 달성하는 사이트별 얼라인먼트 프로세스의 뛰어난 얼라인먼트 능력으로 EGA 프로세스의 처리량 이익을 최적화하는 SEGA 얼라인먼트 실행 방법을 제공한다.
도 1은 전형적인 집적 장치 레이아웃을 위하여 웨이퍼 상에서 종래 기술에 따른 칩의 배치의 예를 도시한 평면도이다.
도 2a 및 도 2b는 각각 상부에 형성된 다수의 접촉패드를 구비한 패키지 기판("패키지")에 의해 지지된 칩을 포함하는 패키지된 칩의 측면도 및 평면도이다.
도 3은 캐리어 상에 배치된 패키지된 칩의 규칙적 배열을 포함하는 예시적 재구성 웨이퍼의 평면도이다.
도 4a 내지 도 4f는 기본 팬-아웃 프로세스 흐름도이다.
도 5a 및 도 5b는 팬-아웃 웨이퍼 레벨 패키징의 개선된 형태를 도시하고, 개별 접촉패드는 적층된 기하학적 구조로 배치되는 패키징된 칩으로 쓰루-비아로 만들어진다.
도 6은 하나의 타입의 계통 오류를 나타내는 예시적 재구성 웨이퍼의 평면도이고, 칩의 중심 칼럼의 위치는 주위의 컬럼에 대하여 변위된다.
도 7은 도 6과 유사하고, 중심 칼럼 오프셋으로 인해 한번에 모든 칩에 대한 EGA 실행에 효과적이지 않은 단일 x-y 좌표 시스템을 나타낸다.
도 8은 도 6과 유사한 도면이지만, 재구성 웨이퍼가 2개의 서브-필드로 나뉘고 각각의 서브-필드는 자체 x-y 좌표 시스템을 가지며, 각각의 서브-필드들의 각각에서 EGA가 독립적으로 실행된다.
도 9는 도 8과 유사하지만, 재구성 웨이퍼가 3개의 서브-필드로 분할되는 것을 요구하는 상이한 칩 배치 오류를 가지며, 각각의 서브-필드는 각각의 서브-필드들 내에서 EGA 정렬을 실행하기 위한 자체의 x-y 좌표 시스템을 가진다.
도면에 나타난 여러 구성요소는 단지 묘사적일 뿐이고 반드시 치수에 비례하여 그려진 것은 아니다. 특정 섹션은 확대되고 다른 것은 축소될 수도 있다. 도면은 통상의 기술자에 의해 적절하게 실시되고 이해될 수 있는 발명의 개시의 예시적 실시예를 나타내도록 의도된다.
이제 첨부 도면에 도시된 발명의 바람직한 실시예를 참조하여 상세하게 설명된다. 가능한 한, 동일한 참조 번호와 기호가 동일하거나 유사한 부분을 나타내도록 도면을 통해 사용된다.
본 발명의 개시는 개괄적으로 리소그래피와 반도체 제조에 관한 것이고, 특히 웨이퍼-레벨 패킹, 특히 팬-아웃 웨이퍼-레벨 패키징과 같은 오버레이 요구를 가지는 SEGA 방법 리소그래피 프로세스에 관한 것이다. 여기 개시된 SEGA 방법은 오버레이 요구에 포함되는 얼라인먼트를 실행하는 재구성 웨이퍼 상에 배치되는 칩의 위치에 랜덤 배치 오류를 처리하는 능력을 제공한다.
웨이퍼-레벨 패키징( Wafer - level packaging )
리소그래피는 일반적으로 반도체 산업 및 MEMS(micro-electrical-mechanical systems) 산업에서 장치 조립을 위해 사용된다. 사실상, 리소그래피는 더욱더 작은 트랜지스터를 생산하고자 하는 탐구에서 무어의 법칙을 발전시키기 위한 테크놀러지 드라이버로 보여진다. 최근, 리소그래피는 반도체 제조의 "최종 단계"에서 또는 보다 특별히, 패키징 영역에서 더욱 중요한 역할을 하기 시작했다. 이전에, 패키징은 와이어-본딩에 의해 독점되었다. 더 최근에, 비-임계적(non-critical) 레이어 리소그래피(즉, 낮은 해상도 리소그래피, 일반적으로 1 ~ 50 미크론)가 재구성 기판 상의 실리콘 장치 사이에서 패턴 상호 연결에 사용되어왔다.
기본 반도체 IC의 제조는 일반적으로 큰(직경 150 ~ 300 mm 또는 상당하는) 실리콘 웨이퍼 상에서 이루어진다. 프로세스 비용이 매우 높기 때문에, 여러 작용이 단일 웨이퍼 상에 집적회로의 숫자를 최대화하도록 노력이 이루어진다.
도 1은 일반적인 집적장치 레이아웃을 위하여 웨이퍼(20) 상에서 칩(다이)(10)의 종래 기술에 따른 배치의 예를 도시한 평면도이다. 칩(10)은 마크된 라인(16) 안에 있고 수율(yield)을 최대로 하고 제조 비용이 최소가 되도록 가능한 한 가깝게 배치된다. 결과적으로, 집적된 회로(칩)(10) 사이에는 공간이 거의 없게 된다. 칩(10) 사이의 면적은 일반적으로 웨이퍼로부터 칩을 분할(singlulation)하는데 필요한 최소 면적이다. 그러므로 라인(16)은 종종 "스크라이브 라인"으로 불리고 보통 폭이 약 50-100 미크론이다.
현대의 집적 장치가 더 복잡해지고 더 많은 용량을 가지므로, 장치 그 자체는 더 많은 수의 입력 및 출력 연결부가 필요하다. 결과적으로, 칩 패키징은 집중적인 활동 영역이 되고 있다. 기본적인 문제는 패키지의 크기가 종종 칩 그 자체의 크기보다 훨씬 더 크다는 것이다.
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도 2a 및 도 2b는 각각 상부에 형성된 다수의 접촉 패드를 구비한 패키지 기판("패키지")(30) 상의 칩(10)의 측면도 및 평면도이다. 도 2a 및 도 2b에 도시된 어셈블리는 여기서 "패키지된 칩"(32)으로 불린다. 현대의 패키지된 칩(32)은 몇백 개의 접속패드(contact pad)(40)를 가질 수도 있다. 접속패드(40)는 다른 칩, 장치, 또는 회로 보드에 매크로 접속부(예를 들어 와이어 본딩을 사용하거나 쓰루 실리콘 비아)를 만들만큼 충분히 크다(일반적으로 크기가 50 ~ 100 미크론이지만, 1 미크론만큼 작을 수 있다). 또한, 라우팅 라인(50)이, 도 2b에 점선으로 도시된 것과 같이, 칩 상의 관련 영역과 개별 접속패드(40) 사이에 부가된다. 이들 라우팅 라인(50)은 종종 리소그래피로 제조된다. 칩(10)에 전기적으로 연결된 접속부(40)는 칩(10)의 외부로 연장된다. 접속패드(40)는 칩으로부터 "팬-아웃(fan-out)"하므로, 이 프로세스는 "팬-아웃 패키징"으로 알려지게 되었다.
패키지(30)가 비교적 크기 때문에, 원래의 실리콘 웨이퍼(20) 위로 패키징 프로세스를 집적하는 것이 불가능하다. 결과적으로, 패키징에서의 새로운 트렌드는 "재구성 웨이퍼"를 생성하는 것이다. 도 3은 칩(10)이 원래의 웨이퍼(20)로부터 절단되고, 패키지된 칩(32)을 형성하도록 패키징되며, 패키지된 칩이 캐리어(102) 위에 배치된 재구성 웨이퍼(100)의 예를 나타낸 평면도이다. 칩(10) 사이의 분리는 원래의 웨이퍼(20)의 스크라이브 라인(16)과 관련된 분리에 관련된 것보다 더 크다. 캐리어(102)는 실리콘으로 구성될 필요가 없고, 예를 들어 패키징 재료로 만들어질 수 있으며, 종래의 실리콘 프로세싱 장치가 추가 프로세싱을 위해 사용될 수 있도록 거의 실리콘 웨이퍼의 크기이다. 칩(10)을 덜 비싼 재구성 웨이퍼(100) 위에 더 이격되도록 배치함으로서, 후속 패키징을 위해 요구되는 모든 접속부를 만드는데 충분한 공간이 있게 된다.
도 4a 내지 도 4f에는 팬-아웃 패키징 프로세스와 관련된 기본 프로세스 흐름이 도시된다. 도 4a에 도시된 제 1 단계에서, 개별 칩(10)은 웨이퍼(20)로부터 분할되고 종래의 픽-앤드-플레이스 기기를 사용하여 임시 캐리어(104) 위에 조립된다. 임시 캐리어(104)의 일부와 그에 의해 지지된 두 칩만이 편의상 도시된다. 칩(10)은 칩 접속부(12)를 구비한다. 하나의 옵션은 개별 칩들을 테스트하여 통과된 칩(10)만 사용하여 재구성 웨이퍼를 형성하는 것이다.
도 4b를 참조하면, 칩(10)은 이후 건조 및 경화될 재료(110) 안에 매립된다. 일단 경화되면, 재료(110)는 보호 레이어로 작용하고 재구성 웨이퍼(100)의 캐리어(102)가 된다.
도 4c를 참조하면, 임시 캐리어(104)가 제거되고 남은 칩(10)이 재료(110) (즉, 캐리어(102))에 의해 지지된다(예를 들어 매립됨).
도 4d를 참조하면, 매립된 칩(10)을 구비한 경화된 재료(110)가 그 후 역전되어 후속 프로세싱(리소그래피, 도금, 또는 에칭 등)이 실행될 수 있다. 이 시점에서, 리소그래피는, 도 4e에 도시된 바와 같이, 경화된 재료(110) 상에 접속패드(40)를 획정하고, 도 4f에 도시된 바와 같이, 칩 접속부(12)를 통해 칩 내의 관련된 기능적 블록과 접속패드 사이에 전기적 연결부(50)를 구축하는 데 사용된다. 그 결과 재구성 웨이퍼(100)는 도 3의 이상화된 버전으로 도시되는 바와 같은 팬-아웃 구성을 가진다(도 4f에는 재구성 웨이퍼의 일부만 도시되어 있다).
팬-아웃 웨이퍼 레벨 패키징의 개선된 형태에서, 개별 접속패드(40)는 패키지의 최상부에서 바닥까지 연장하는 "쓰루-비아(thru-vias)(40T)"로 만들어질 수 있다. 본 실시예에서, 칩은 도 5a 및 도 5b에 도시된 바와 같이 적층될 수 있다.
재구성 웨이퍼의 얼라인먼트( Alignment of reconstituted wafers )
오버레이 요구를 가지는 리소그래피 프로세스의 일부로서 재구성 웨이퍼(100)를 얼라인먼트하는 어려움은 재구성 웨이퍼(100) 내에서 개별 칩(10)의 위치 제어가 종종 용이하지 않다는 것이다. 칩(10)의 배치는, 영역을 가로질러 비-균일 방식으로 수축되는 경향이 있는 패키지 재료의 경화 프로세스와 함께, 픽-앤드-플레이스 기기의 정확도와 반복가능성에 의해 영향받을 수 있다. 결과적으로, 칩(10)은 규칙적으로 이격되지 않는다. 패키징 재료(110)의 경화 후, 매립된 개별 칩(10)은 대략 5 ~ 25 미크론의 랜덤 위치 오류를 갖는다. 결과적으로, 예를 들어 접속패드, 쓰루-비아, 및 접속패드와 기능 블록 사이의 연결 등을 획정하기 위하여 백-엔드 프로세싱에서 사용되는 종래 리소그래픽 장치는 웨이퍼-레벨 패키징과 관련된 후속 프로세싱(예를 들어 스퍼터링, 포토리소그래피, 전기 도금, 볼-드롭(ball-drop) 프로세스 등)에 대한 오버레이 요구를 만족시키는 데 어려움이 있다.
표준 리소그래픽 툴은, 도 1에 도시되는 바와 같이, 칩(10)이 매우 정확한 어레이로 위치되는 실리콘 웨이퍼(20) 상에 패턴을 노출시키는 데 사용된다. 종종, 개별 칩(10)의 위치는 수 나노 미터 정도로 정확하다. 리소그래픽 툴은 일반적으로 작은 수의 전역 얼라인먼트 마크(일반적으로 3 ~ 5개의 마크)를 식별하고 위치시키며, 이들 마크로부터 및 얼라인먼트 레시피를 통해 제공되는 다른 정보로부터, 상기 툴은 데카르트 좌표 시스템(Cartesian coordinate system)과 웨이퍼(20) 상의 개별 칩(10) 각각의 위치를 계산한다. 이것이 EGA(Enhanced Global Alignment) 기술의 기본이다. 이 접근법은 좌표 시스템에 대한 선형 보정을 대응할 수 있다(즉, x, 및 y에서 선형 확대 항목, 그리고 두 좌표 시스템 사이에서 회전각 θ). 그러나, 문제는 표준 리소그래픽 툴이 칩의 위치에서 큰 랜덤 또는 계통 위치 오류 또는 선형 보정 항목에 의해 모델링될 수 없는 오류에 대응할 능력이 없다는 것이다. 그러므로 리소그래픽 프로세스의 오버레이 요구를 만족시키면서, 단일 동작으로 모든 칩에 대해 EGA를 수행할 수 없다.
추가적인 문제가 재구성 웨이퍼(100)의 재료의 취급 동안 발생할 수 있다. 재구성 웨이퍼(100)는 실리콘 웨이퍼(20)와 같이 편평하고 규칙적이지 않다. 사실, 재구성 웨이퍼(100)는 일반적으로 수백 미크론 정도로 편평함을 벗어난다. 결과적으로, 종래의 재료 취급 기술 및 툴(예를 들어, 로봇 및 엔드-이펙터)과 종래의 전-정렬기(pre-aligner) 및 종래의 리소그래픽 툴과 관련된 전통적인 스테이지들은 이들 재구성 웨이퍼를 잘 처리 및 취급하지 않고, 그에 의해 백-엔드 프로세싱 동안 웨이퍼 배치 오류를 추가한다.
다른 문제는 칩(10)이 규칙적인 어레이로 정확하게 배치되지 않는 것이다. 칩(10)의 위치는 픽앤드플레이스 기기의 제한된 정확성 때문에 그리고 경화되어 캐리어(102)를 형성할 때 패키징 재료(110)의 수축 때문에, 랜덤 오류 성분을 가진다. 패키징 재료 수축은 재료에 따라 그리고 위치에 따라 좌우되는 경향이 있다. 그러므로 캐리어(102)의 중심에 있는 칩(10)은 캐리어 에지 근처의 칩보다 수축-유발 이동(shrinkage-induced shift)이 더 작을 수 있다. 알려지지 않은 칩 위치를 가지고, 재구성 웨이퍼(100) 상에 리소그래피를 실행하고 오버레이 요구를 여전히 만족시키는 것은 어렵게 된다.
사이트별 얼라인먼트( Site - by - site alignment )
사이트별 얼라인먼트는 (실리콘 웨이퍼 상의) 칩 위치가 덜 정확할 때 리소그라피 기술의 초기에 사용되었던 접근법이다. 사이트별 얼라인먼트는 그러므로 재구성 웨이퍼의 패터닝을 위해 고려할 만하다. 일반적으로, 랜덤 오류를 가진 임의의 칩 위치에 대하여, 사이트별 얼라인먼트는 각 칩에 노출 툴의 레티클을 정확하게 정렬하는 방법을 제공한다. 칩 위치가 더 정확해졌으므로, EGA는 더 빠르기 때문에 선택의 방법이 되었다. 사이트별 얼라인먼트가 웨이퍼 상에서 각 칩의 위치와 방향을 측정하는 반면, EGA는 웨이퍼 상의 더 작은 수의 얼라인먼트 마크의 위치를 측정한다. 두 접근법을 위해 요구되는 측정의 수에서의 차이가 중요할 수 있다. EGA는 일반적으로 3-5 얼라인먼트 사이트를 측정하는 반면, 예를 들어 수백 개의 칩이 300mm 웨이퍼 상에서 사이트별로 측정된다.
각 얼라인먼트 측정에 상당한 분율의 초(second)가 소요되기 때문에, 수백 개의 측정을 감소시키면 전체 제품 처리량을 크게 개선한다. 그러나 EGA 얼라인먼트 방법은 칩의 위치가 정확하게 제어되고 예측 가능한 경우에만 적용되므로, 이는 일반적으로 재구성 웨이퍼(100)를 위한 케이스가 아니다. 한편, 재구성 웨이퍼(100) 상에서 사이트별 얼라인먼트의 사용이 얼라인먼트와 오버레이에서 충분한 정확성을 제공할 수 있으나, 제조 환경에 대해서는 받아들일 수 없는 처리량의 감소를 가져온다.
SEGA ( Sub - field enhanced global alignment ) 방법
본 발명의 개시의 일 측면은, 칩 위치에서의 오류가 모든 칩에 대하여 단일 단계에서 EGA가 실행되는 것을 허용되지 않는 케이스에서, 오버레이 요구를 가지는 리소그래피 프로세스의 일부로서 하나 이상의 재구성 웨이퍼 상에서 SEGA(sub-field enhanced global alignment)를 실행하는 방법에 관한 것이다. SEGA 방법은 오버레이 요구 안에서 모든 칩에 대하여 얼라인먼트를 달성하는 사이트별 얼라인먼트 프로세스의 뛰어난 얼라인먼트 능력으로 EGA 프로세스의 처리량 이익을 최적화한다. SEGA 방법은 사이트별 얼라인먼트의 이익을 EGA 방법과 적절하게 결합한 하이브리드 얼라인먼트 방법으로 생각될 수 있다.
소정의 리소그래픽 프로세스에 대한 오버레이 요구는 장치(칩) 요구에 의해 좌우된다. 더 작은 라인 폭은 더 타이트한 오버레이를 필요로 한다. 오버레이 요구는 일반적으로 최소 라인 폭의 분율(일반적으로 라인 폭의 약 1/4)이 되도록 결정된다.
재구성 웨이퍼(100) 상의 칩 위치 오류는 일반적으로 랜덤 및 계통 성분 모두를 가질 것이다. 재구성 웨이퍼 상에 칩을 배치하는데 사용되는 픽앤드플레이스 툴은 그 자체의 랜덤 및 계통 오류를 가질 것이고, 캐리어(102)를 구성하는 패키지 재료(110)의 수축 또한 랜덤 및 계통 오류를 일으킬 것이다. 캐리어 수축은 명목상 경화 프로세스를 나타내는 계통 표지(systemic signature), 재료의 두께, 재료의 특성, 및 재료 안에 매립되는 칩의 크기(및 개수)를 가질 것이다. 랜덤 성분(random component)은 경화 프로세스에서의 변화 또는 재료의 특성과 두께에서의 변화로 구성될 수도 있다.
여기 설명된 SEGA 방법의 일 측면은, 서브-필드 안에서 EGA-타입 접근법을 사용하는 동안 소정의 오버레이 요구를 위해 칩 배치 내의 소정의 계통 및 랜덤 오류에 대하여 요구되는 오버레이를 달성할 수 있는 소정의 재구성 웨이퍼(100) 상에 하나 이상의 서브-필드가 존재한다는 사실을 이용하는 것을 포함한다. SEGA 방법의 실시예에서, 백-엔드 패키징에서 사용하는 비-크리티컬 레이어 리소그래피와 같이, 실행되는 특정 리소그래피 프로세스의 오버레이 요구 안에서 각 서브-필드에서 EGA가 실행될 수 있는 2 이상의 서브-필드가 식별된다. 여기서, EGA 방법은 그 자체로 얼라인먼트 마크 측정을 포함할 필요가 없지만, 그 대신 이하에서 설명되는 바와 같이, 칩 위치의 측정에 의존할 수 있다.
예를 들어, 칩 배치에서 계통 및 랜덤 오류는 특정 오버레이 요구에 대하여 전체 (300 mm) 재구성 웨이퍼(100) 상에서 EGA-타입 접근법을 사용하기에 너무 클 수 있지만, (재구성 웨이퍼의 1/4와 같이) 서브 필드(S) 내의 랜덤 오류는 EGA-타입 접근법이 상기 서브-필드 안에서 작용하도록 충분히 작을 수 있다. 일 실시예에서 서브-필드(S)의 크기는, 예를 들어 제품 웨이퍼들의 전체 로트(entire lot)와 같은, 복수의 웨이퍼를 처리하기 전에 프로세스로부터 하나 이상의 웨이퍼(예를 들어, 동일 또는 유사한 방식으로 처리된 웨이퍼들의 공통 로트로부터 복수의 웨이퍼)를 측정하는 함으로서 결정된다. 그러므로 제 1 세트의 재구성 웨이퍼가 서브-필드(S)의 크기와 위치를 결정하기 위해 사용되어도 좋지만, SEGA 방법이 상기 제1 세트에, 동일한 (공통) 로트로부터의 제2 세트에, 또는 양 세트들 모두에 적용되어도 좋다. 이것은 공통 로트 또는 그룹으로부터의 재구성 웨이퍼들이 일반적으로 동일 또는 유사한 칩 배열 구성을 가질 것이며(즉, 일반적으로 동일한 배치 오류를 가질 수 있음) 따라서 동일한 서브-필드 구성을 가질 것이기 때문이다.
도 6은 재구성 웨이퍼(100) 상에 존재할 수 있는 하나의 타입의 계통 오류를 도시하는데, 이것에 의해 칩(10)의 중심 칼럼의 위치가 측면 칼럼에 대하여 변위된다. 도 7에 도시된 바와 같이, 전체-웨이퍼에 대해, 종래의 EGA 알고리즘은 이러한 타입의 오류를 충분하게 보상할 수 없다. 단일 x-y 좌표계가 도 7에 도시되고, 배치 오류가 웨이퍼를 가로질러 선형이 아니기 때문에 중심 칩(10)이 x-y 축과 동일하지 않게 정렬된 것을 볼 수 있다.
그러나 이제 도 8을 참조하면, 서브-필드(S)로 웨이퍼를 분할(도시된 바와 같이 절반으로 서브-필드 S1 및 S2, 또는 다른 실시예에서 1/3로 서브-필드 S1-S3, 또는 1/4로 서브-필드 S1-S4 등과 같이)함으로서, 상이한 서브-필드 상에 EGA-타입 얼라인먼트를 독립적으로 실행하는 것이 가능하게 된다. 도 8에서, 도 7에 도시된 바와 같은, 전역, 선형 EGA x-y 좌표계가 모든 칩(10)을 정확하게 위치시키는 데 유효하지 않을 수 있다. 그러나 서브-필드 S1 및 S2로 분할되는 재구성 웨이퍼(100)로, EGA는 각 서브-필드 안에서 개별적으로(즉, 별개로) 실행될 수 있다. 좌표축 x1, y1은 서브-필드 S1 내의 좌측 두 칼럼에 정렬하는데 사용되고, 좌표축 x2, y2는 우측 칼럼에 정렬하도록 서브-필드 S2에서 사용된다.
도 9는 도 8과 유사하지만, 각각의 서브-필드에서 각각의 칼럼에 대해 서브-필드 EGA의 사용을 가능하게 하는 3개의 서브-필드 S1-S3로 재구성 웨이퍼(100)가 분할되는 것을 요구하는 칩 배치에서의 상이한 계통 오류를 갖는다. 서브-필드(S1)에서의 좌표축 x1, y1은 좌측 칼럼에 졍렬하기 위해 사용되고, 서브-필드(S2)에서의 좌표축 x2, y2는 중앙 칼럼에 졍렬하기 위해 사용되며, 그리고 서브-필드(S3)에서의 좌표축 x3, y3은 우측 칼럼에 졍렬하기 위해 사용된다.
도 6 내지 도 9와 유사한 웨이퍼 칩 맵은 소망 오버레이를 달성하기 위해 최적 웨이퍼 분할을 결정하는 데 사용된다. 전형적으로, 웨이퍼의 그룹(예를 들어 웨이퍼들의 "로트"로부터) 내의 단일 웨이퍼로부터의 웨이퍼 칩 맵은 상이한 서브-필드(S)의 개수와 공간 범위를 결정하는 분할 계산에 대한 기준으로 측정될 수 있다. 웨이퍼 칩 맵 측정은 별개의 계측 툴로 오프-라인으로 이루어질 수 있거나 리소그래피 툴 그 자체로 이루어질 수 있다.
SEGA 방법의 실시예
오버레이 요구를 가지는 리소그래피 프로세스에서 SEGA 얼라인먼트를 실행하는 방법의 실시예는 다음과 같다:
(1) 예를 들어 위에서 설명된 방법을 사용하여 하나 이상의 재구성 웨이퍼를 제공하거나 형성한다.
(2) 대표적 개수(representative number)의 재구성 웨이퍼들(예를 들어 1-25 웨이퍼들) 상에서 칩 위치를 측정한다. 각 칩에 대하여, 평균 칩 위치 및 웨이퍼 사이의 칩 위치의 편차 모두를 측정한다. 칩 위치는 개별 다이 안에서 종래의 얼라인먼트 마크(격자-타입 구조체와 같은)를 사용하거나 또는 다이 안에서 가시적 특징(visible feature)을 찾아내는 기계-시각 타입(machine-vision type) 시스템을 사용함으로서 측정될 수 있다.
(3) 평균 칩 위치 오류(즉, 상응하는 이상적인 칩 위치에 대한 실제 칩 위치의 차이)를 계산하고 상기 칩 위치에서의 편차와 비교한다. 이들 2개의 값 중 더 큰 값을 택한다.
(4) 선형 및 비-선형 성분(component)의 관점에서 이상적인 데카르트 격자(ideal Cartesian grid)에 대한 칩 위치 오류(또는 단계 (3)의 더 큰 값인 편차)를 모델링한다.
(5) 칩 위치 오류(또는 편차)의 비선형 성분을 리소그래피 프로세스를 위한 오버레이 요구에 대해 비교한다.
(6) 오버레이 요구보다 작은 비-선형 칩-위치 오류 성분(또는 편차)를 가지는 2 이상의 서브-필드(S)를 식별한다.
(7) 단계 (6)에서 식별된 각각의 서브-필드(S)에 대하여 SEGA(sub-field EGA)를 실행한다.
대표적인 개수의 웨이퍼에 대해 계산이 실행되면, SEGA 프로세스는 그 후 추가 분석 없이 제품(즉, 샘플이 아닌) 웨이퍼 상에서 실행될 수 있다.
단계 (7)의 SEGA는 종래의 얼라인먼트 마크를 사용하거나, 또는 다이에서 특정한 특징을 식별하고 찾아내기 위해(예를 들면, 다이의 "아래-왼쪽-코너"를 찾기) 기계-시각 시스템을 사용함으로서 달성될 수 있다.
실시예에서, 상기 방법은 적어도 부분적으로는 컴퓨터를 사용하여 실시되며, 여기서 칩-위치 측정 데이터는 컴퓨터 판독 가능 매체에 저장되고, 프로세서는 섹션(서브-필드)을 식별하고 여기 설명된 바와 같이 SEGA 방법을 실시하는 데 필요한 계산을 실행한다.
여러 수정과 변경이 본 발명의 범위와 의의에서 벗어나지 않고 본 발명에 대해 만들어질 수 있다는 것이 당업자에게 명백할 것이다. 그러므로, 본 발명은 첨부된 청구범위의 범위와 그 균등 범위 안에 있는 본 발명의 변형과 변경을 커버하는 것이 의도된다.
10 : 칩 16 : 라인
30 : 기판 40 : 접속패드
100 : 웨이퍼 102 : 캐리어
110 : 재료 S : 서브-필드

Claims (20)

  1. 오버레이 요구를 가지는 리소그래피 프로세스에서 얼라인먼트를 실행하는 방법에 있어서,
    캐리어에 의해 지지되고 상이한 위치들에 배치되는 복수의 칩을 포함하는 하나 이상의 재구성 웨이퍼를 제공하는 단계;
    상기 하나 이상의 재구성 웨이퍼 상에서 상기 칩 위치들을 측정하는 단계;
    상기 측정된 칩 위치들에 기초하여, 향상된 전역 얼라인먼트가 상기 오버레이 요구 안에서 별개로 실행될 수 있는 상기 재구성 웨이퍼의 2 이상의 서브-필드를 식별하는 단계; 및
    각각의 상기 2 이상의 서브-필드 안에서 별개의 향상된 전역 얼라인먼트를 실행하는 단계를 포함하고,
    상기 웨이퍼를 제공하는 단계에서, 상기 칩 위치들은 상기 오버레이 요구 안에서 전체 웨이퍼에 대해 상기 칩의 한번의 향상된 전역 얼라인먼트가 수행되는 것을 방해하는 것을 특징으로 하는 얼라인먼트 실행 방법.
  2. 제 1 항에 있어서,
    상기 측정 단계는 각 칩에 대한 평균 칩 위치, 및 각 칩 위치의 웨이퍼-대-웨이퍼 편차를 측정하는 것을 특징으로 하는 얼라인먼트 실행 방법.
  3. 제 2 항에 있어서,
    상기 식별 단계는:
    상기 측정된 평균 칩 위치들에 기초하여 평균 칩 위치 오류를 계산하는 단계;
    상기 평균 칩 위치 오류와 상기 편차 중 더 큰 것을 이상적인 데카르트 격자의 선형 및 비선형 성분을 이용하여 모델링하는 단계; 및
    상기 비-선형 성분을 상기 오버레이 요구와 비교하는 단계를 포함하는 것을 특징으로 하는 얼라인먼트 실행 방법.
  4. 제 1 항에 있어서,
    상기 측정 단계는 상기 재구성 웨이퍼들의 공동 그룹으로부터 하나 이상의 상기 재구성 웨이퍼들 상에서 실행되는 것을 특징으로 하는 얼라인먼트 실행 방법.
  5. 제 4 항에 있어서,
    상기 하나 이상의 재구성 웨이퍼들은 그 개수가 1 내지 25인 것을 특징으로 하는 얼라인먼트 실행 방법.
  6. 제 4 항에 있어서,
    상기 리소그래피 프로세스는 웨이퍼-레벨 패키징을 포함하는 것을 특징으로 하는 얼라인먼트 실행 방법.
  7. 리소그래피 프로세스에서 재구성 웨이퍼 상에 배치된 칩을 얼라인먼트하는 방법에 있어서,
    상기 재구성 웨이퍼 상에 2 이상의 서브-필드를 구축하는 단계; 및
    각각의 상기 2 이상의 서브-필드 안에서 하나 이상의 칩의 2 이상의 향상된 전역 얼라인먼트 각각을 실행하는 단계를 포함하고,
    상기 구축단계에서, 상기 칩 배치에서 소정의 오류는 오버레이 요구 안에 있는 것을 특징으로 하는 얼라인먼트하는 방법.
  8. 제 7 항에 있어서,
    하나 이상의 샘플 재구성 웨이퍼들의 칩 측정을 실행함으로서 상기 2 이상의 서브-필드의 크기 및 위치를 구축하는 단계를 추가로 포함하는 것을 특징으로 하는 얼라인먼트하는 방법.
  9. 제 8 항에 있어서,
    비-샘플 재구성 웨이퍼들 상에서 상기 2 이상의 서브-필드 각각에 대한 상기 2 이상의 향상된 전역 얼라인먼트의 실행을 반복하는 단계를 추가로 포함하는 것을 특징으로 하는 얼라인먼트하는 방법.
  10. 제 7 항에 있어서,
    각 칩에 대한 평균 칩 위치와 이상적인 칩 위치에 기초한 각 칩 위치의 웨이퍼-대-웨이퍼 편차를 측정하는 단계를 추가로 포함하는 것을 특징으로 하는 얼라인먼트하는 방법.
  11. 제 10 항에 있어서,
    상기 측정된 평균 칩 위치에 기초하여 평균 칩 위치 오류를 계산하는 단계;
    상기 평균 칩 위치 오류와 상기 편차 중 더 큰 것을 이상적인 데카르트 격자의 선형 및 비선형 성분을 사용하여 모델링하는 단계; 및
    상기 비-선형 성분을 상기 오버레이 요구와 비교하고, 상기 비-선형 성분이 각각의 상기 2 이상의 서브-필드 내의 상기 오버레이 요구를 갖추도록 함으로서 상기 2 이상의 서브-필드를 구축하는 단계를 추가로 포함하는 것을 특징으로 하는 얼라인먼트하는 방법.
  12. 제 11 항에 있어서,
    상기 측정 단계는 공통 로트의 웨이퍼로부터 하나 이상의 웨이퍼 상에서 실행되는 것을 특징으로 하는 얼라인먼트하는 방법.
  13. 제 12 항에 있어서,
    상기 하나 이상의 웨이퍼는 그 개수가 1 내지 25인 것을 특징으로 하는 얼라인먼트하는 방법.
  14. 제 7 항에 있어서,
    상기 리소그래피 프로세스는 웨이퍼-레벨 팬-아웃 패키징을 실행하는 단계를 포함하는 것을 특징으로 하는 얼라인먼트하는 방법.
  15. 오버레이 요구를 가지는 리소그래피 프로세스에서 재구성 웨이퍼들의 얼라인먼트를 실행하는 방법에 있어서,
    제 1 세트의 복수의 재구성 웨이퍼를 형성하는 단계;
    상기 복수의 웨이퍼 상에서 칩 위치들을 측정하는 단계; 및
    상기 측정된 칩 위치들에 기초하여, 향상된 전역 얼라인먼트가 상기 오버레이 요구 안에서 실행될 수 있는 서브-필드를 결정하는 단계를 포함하고,
    상기 형성단계에서, 상기 제 1 세트의 복수의 재구성 웨이퍼 각각은 캐리어를 구비하고, 한번의 향상된 전역 얼라인먼트가 상기 제 1 세트의 소정의 재구성 웨이퍼 상의 모든 상기 칩에 대하여 실행될 수 없도록 상이한 위치에서 상기 캐리어에 의해 동작가능하게 지지되는 칩을 상기 캐리어가 구비하는 것을 특징으로 하는 얼라인먼트 실행 방법.
  16. 제 15 항에 있어서,
    하나 이상의 상기 제 1 세트의 재구성 웨이퍼와 상기 제 1 세트의 재구성 웨이퍼와 동일한 일반 칩 위치를 가지는 제 2 세트의 복수의 재구성 웨이퍼를 위하여 상기 각각의 서브-필드에 대하여 개별 향상된 전역 얼라인먼트를 실행하는 단계를 추가로 포함하는 것을 특징으로 하는 얼라인먼트 실행 방법.
  17. 제 15 항에 있어서,
    상기 결정 단계는:
    평균 칩 위치들을 계산하는 단계;
    상기 계산된 평균 칩 위치들에 기초하여 평균 칩 위치 오류를 계산하는 단계;
    각 칩 위치에 대한 웨이퍼-대-웨이퍼 편차를 계산하는 단계;
    상기 평균 칩 위치 오류와 상기 웨이퍼-대-웨이퍼 편차 중 더 큰 것을 이상 데카르트 격자의 선형 및 비선형 성분을 이용하여 모델링하는 단계; 및
    상기 비-선형 성분을 상기 오버레이 요구와 비교하는 단계를 포함하는 것을 특징으로 하는 얼라인먼트 실행 방법.
  18. 제 17 항에 있어서,
    상기 제 1 및 제 2 세트의 재구성 웨이퍼들은 공통 로트의 재구성 웨이퍼로부터 유래하는 것을 특징으로 하는 얼라인먼트 실행 방법.
  19. 제 18 항에 있어서,
    상기 공통 로트의 웨이퍼들은 그 개수가 최대 25인 것을 특징으로 하는 얼라인먼트 실행 방법.
  20. 제 15 항에 있어서,
    상기 리소그래피 프로세스는 팬-아웃 웨이퍼-레벨 패키징을 포함하는 것을 특징으로 하는 얼라인먼트 실행 방법.
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