JP6363854B2 - 形成方法、および物品の製造方法 - Google Patents

形成方法、および物品の製造方法 Download PDF

Info

Publication number
JP6363854B2
JP6363854B2 JP2014048070A JP2014048070A JP6363854B2 JP 6363854 B2 JP6363854 B2 JP 6363854B2 JP 2014048070 A JP2014048070 A JP 2014048070A JP 2014048070 A JP2014048070 A JP 2014048070A JP 6363854 B2 JP6363854 B2 JP 6363854B2
Authority
JP
Japan
Prior art keywords
substrate
mark
electrode
chip region
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014048070A
Other languages
English (en)
Other versions
JP2015173179A (ja
Inventor
将樹 水谷
将樹 水谷
森　堅一郎
堅一郎 森
聖也 三浦
聖也 三浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2014048070A priority Critical patent/JP6363854B2/ja
Priority to TW104105334A priority patent/TWI553715B/zh
Priority to KR1020150029739A priority patent/KR101827597B1/ko
Priority to US14/644,735 priority patent/US9564374B2/en
Publication of JP2015173179A publication Critical patent/JP2015173179A/ja
Application granted granted Critical
Publication of JP6363854B2 publication Critical patent/JP6363854B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

本発明は、基板に貫通電極を形成する形成方法、および物品の製造方法に関する。
半導体デバイスなどの製造では、複数層の回路パターンを重ねて形成する方法がある。特許文献１には、複数層の回路パターンを１枚の基板に重ねて形成する際の位置合わせ方法が記載されている。
近年、回路パターンがそれぞれ形成された複数の基板を重ね合わせることによって半導体デバイスを作製する技術が注目されている。このような技術では、複数の基板の各々に回路パターンを形成した後、当該複数の基板が重ねて接合される。そして、複数の基板が接合された後、各基板の回路パターンを電気的に接続するための貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ；ＴＳＶ）が各基板に形成される。例えば、第１基板の回路パターンと、第１基板の上に重ねて接合された第２基板の回路パターンとを電気的に接続するための貫通電極が第２基板に形成される。
特開平７−３２１０１２号公報
しかしながら、複数の基板を重ねて接合する際、複数の基板間における重ね合わせ誤差や接合応力による基板の変形などにより、複数の基板間で回路パターンの位置ずれが生じることがある。このように位置ずれが生じている場合、例えば、第２基板のマーク（アライメントマーク）を基準として貫通電極を形成すると、貫通電極が第１基板の回路パターン（電極パッド）に接触しないことが生じうる。この場合、第１基板の回路パターンと第２基板の回路パターンとを電気的に接続することができない。
そこで、本発明は、貫通電極を基板に形成するために有利な技術を提供することを目的とする。
本発明の１つの側面は、第１マークおよび電極パッドを有する第１基板の前記電極パッドと、第２マークを有する第２基板のパターンとを電気的に接続するための貫通電極を形成する形成方法に係り、前記形成方法は、前記第１マークおよび前記電極パッドを有する前記第１基板と前記第２マークを有する前記第２基板とを接合する接合工程と、前記第１基板と前記第２基板とが接合された状態で、前記第２基板の側から、前記第１基板の前記第１マークの位置と前記第２基板の前記第２マークの位置とを検出する検出工程と、前記検出工程で検出された前記第１マークの位置と前記第２マークの位置とに基づいて、前記パターンと前記電極パッドとが電気的に接続されるように、前記第２基板に前記貫通電極を形成する箇所を決定する決定工程と、該決定された箇所に前記貫通電極を形成する貫通電極形成工程と、を含む。
本発明の更なる目的又はその他の側面は、以下、添付図面を参照して説明される好ましい実施形態によって明らかにされるであろう。
本発明によれば、例えば、貫通電極を基板に形成するために有利な技術を提供することができる。
複数の基板を重ね合わせることによって半導体デバイスを作製する方法を説明するための図である。 露光装置の構成を示す概略図である。 回路パターンが形成された１枚の基板を示す概略図である。 １つのチップ領域の断面を示す図である。 第１基板の上に第２基板を重ねて形成する例を示す図である。 第１基板と第２基板とを接合させた後における接合チップ領域の断面を示す図である。 第１チップ領域と第２チップ領域との間で回路パターンの位置ずれが生じている場合において、第２基板に貫通電極を形成する工程を示す図である。 第２チップ領域に貫通孔を形成する方法を示すフローチャートである。 第１基板と第２基板とを重ねて接合させた後における複数の接合チップ領域の断面を示す図である。 第１基板の上に第２基板を重ねて形成する例を示す図である。 第１基板と第２基板とを接合させた後における接合チップ領域の断面を示す図である。 基板に形成された１つのチップ領域の断面を示す図である。
以下、添付図面を参照して、本発明の好適な実施の形態について説明する。なお、各図において、同一の部材ないし要素については同一の参照番号を付し、重複する説明は省略する。
回路パターンがそれぞれ形成された複数の基板を重ね合わせることによって半導体デバイスを作製する方法には、Ｃｈｉｐ−Ｔｏ−Ｃｈｉｐ方式とＷａｆｅｒ−Ｔｏ−Ｗａｆｅｒ方式とがある。Ｃｈｉｐ−Ｔｏ−Ｃｈｉｐ方式は、図１（ａ）に示すように、ダイシングされた良品のチップ１同士を重ねて接合する方式である。一方で、Ｗａｆｅｒ−Ｔｏ−Ｗａｆｅｒ方式は、図１（ｂ）に示すように、基板２の状態で重ねて接合し、その後にダイシングを行う方式である。どちらの方式においても本発明を適用することができるが、以下の実施形態では、Ｗａｆｅｒ−Ｔｏ−Ｗａｆｅｒ方式を用いた例について説明する。
＜第１実施形態＞
第１実施形態では、電極パッドが形成された第１基板の上に接合された第２基板に、第２基板に形成されるパターンと第１基板の電極パッドとを電気的に接続するための貫通電極を形成する方法について説明する。まず、貫通電極を形成する方法の概略について述べる。リソグラフィ装置によって第２基板の表面（第１基板に接触する第１面の反対側の第２面）にレジストパターンを形成した後、そのレジストパターンをエッチングマスクとしてエッチング処理を行うことで第２基板を貫通する貫通孔が形成される。そして、その貫通孔に金属などの導電材料を充填することにより貫通電極が形成される。リソグラフィ装置としては、例えば、原版のパターンを基板に転写する露光装置、基板上のインプリント材をモールドを用いて成形するインプリント装置、荷電粒子線を用いて基板にパターンを形成する描画装置などがある。本実施形態では、リソグラフィ装置として露光装置を用いる例について説明する。
本実施形態で用いられる露光装置１０について、図２を参照しながら説明する。図２は、露光装置１０の構成を示す概略図である。露光装置１０は、例えば、照明光学系１００と、マスクステージ１０１と、投影光学系１０２と、基板チャック１０４と、基板ステージ１０５と、位置計測部１０３と、アライメント検出部１０６と、制御部１０７とを含みうる。制御部１０７は、例えば、ＣＰＵやメモリなどを含み、マスク３に形成されたパターンを基板２に転写する処理（基板２を露光する処理）を制御する。
照明光学系１００は、光源（不図示）から射出された光を用いて、マスクステージ１０１により保持されたマスク３を均一に照明する。投影光学系１０２は、所定の倍率（例えば１／２倍）を有し、マスク３に形成されたパターンを基板２に投影する。基板チャック１０４は基板２を保持する。また、基板ステージ１０５は、基板チャック１０４を機械的に保持し、投影光学系１０２の光軸と直交する方向（ＸＹ方向）に移動可能に構成される。位置計測部１０３は、例えば、レーザ干渉計を含み、基板ステージ１０５の位置を計測する。レーザ干渉計は、レーザ光を基板ステージ１０５が備える反射板（不図示）に照射し、反射板で反射されたレーザ光によって基板ステージ１０５における基準位置からの変位を検出する。そして、位置計測部１０３は、レーザ干渉計によって検出された変位に基づいて基板ステージ１０５の現在位置を取得する。アライメント検出部１０６は、基板２に形成されたマーク（アライメントマーク）の位置を検出する。第１実施形態では、アライメント検出部１０６は、例えば赤外線など第２基板を透過する光を用いて、第１基板と第２基板とが接合された状態で、第１基板に形成されたマークの位置と第２基板に形成されたマークの位置とを検出する。制御部１０７は、アライメント検出部１０６によって検出された第１マークの位置および第２マークの位置に基づいて、投影光学系１０２の投影倍率や基板ステージ１０５の移動を制御し、マスク３と基板２とのアライメントを制御する。
図３は、回路パターンが形成された１枚の基板２（例えば第１基板）を示す概略図である。基板２には、前の工程で形成された複数のチップ領域２１が形成されている。そして、各チップ領域２１には、後の工程のアライメントにおいて使用されるマーク２２と電極パッド２３とが形成されている。図３では、各チップ領域２１には１つのマーク２２が設けられているが、それに限られるものではなく、各チップ領域２１に複数のマーク２２が設けられてもよい。また、図３では、説明を簡単にするため、各チップ領域に形成された回路パターンとして、貫通電極に接続される電極パッド２３のみが示されている。図４は、１つのチップ領域２１の断面を示す図である。図４に示すように、チップ領域２１では、基板２上にマーク２２と電極パッド２３とが形成されている。
露光装置１０は、基板２に形成された複数のチップ領域２１の各々について、アライメント検出部１０６によってマーク２２の位置を検出する。そして、露光装置１０は、制御部１０７において、複数のチップ領域２１の各々におけるマーク２２の位置から基板全体の位置誤差、回転誤差および倍率誤差を算出する。露光装置１０は、このように算出された位置誤差、回転誤差および倍率誤差に基づいて投影光学系１０２の投影倍率や基板ステージ１０５の移動を制御することにより、それらの誤差が許容範囲に収まるように基板２とマスク３との位置合わせを行う。また、各チップ領域２１に複数のマーク２２が形成されている際には、露光装置１０は、各チップ領域２１における複数のマーク２２の位置をアライメント検出部１０６によって検出する。これにより、各チップ領域２１の位置誤差、回転誤差および倍率誤差を個別に算出することができる。
［実施例１］
回路パターンがそれぞれ形成された複数の基板２を重ねて接合する例について説明する。ここで、互いに同じ寸法を有する複数のチップ領域２１が形成されている２枚の基板２（第１基板２ａおよび第２基板２ｂ）を重ねて接合する例について説明する。図５は、第１基板２ａの上に第２基板２ｂを重ねて形成する例を示す図である。第１基板２ａには、回路パターンとしてマーク（第１マーク２２ａ）と電極パッド２３ａを有する複数のチップ領域２１（以下、第１チップ領域２１ａと称する）が形成されている。また、第２基板２ｂには、回路パターンとしてマーク（第２マーク２２ｂ）を有する複数のチップ領域２１（以下、第２チップ領域２１ｂと称する）が形成されている。そして、第２基板２ｂは、回路パターンが形成された面（第２面）と反対側の面（第１面）が第１基板２ａに接触するように、第１基板２ａの上に重ねて接合される。第１基板２ａと第２基板２ｂとを接合することによって第１チップ領域２１ａと第２チップ領域２１ｂとが重ね合わされた領域を、以下では接合チップ領域２５と呼ぶ。ここで、図５では、第２基板２ｂの第２面に、第１基板２ａと第２基板２ｂとの間に位置ずれが生じていない場合に貫通電極を形成すべき予定箇所２４が図示されている。この予定箇所２４は第２マーク２２ｂの位置に基づいて決定されるものであるが、予定箇所２４には、マークなどが設けられている訳ではなく、貫通電極が形成された後に第２マーク２２ｂの位置に基づいて位置決めされてパターン（導電層）が形成されうる。
次に、第１基板２ａと第２基板２ｂとを重ねて接合させた後の第２チップ領域２１ｂに貫通電極を形成する方法について説明する。図６は、第１基板２ａと第２基板２ｂとを接合させた後における接合チップ領域２５の断面を示す図である。上述したように、第１基板２ａの第１チップ領域２１ａには第１マーク２２ａと電極パッド２３ａとが形成されており、第２基板２ｂの第２チップ領域２１ｂには第２マーク２２ｂが形成されている。図６（ａ）に示すように第１チップ領域２１ａと第２チップ領域２１ｂとの間で位置ずれが生じていない場合では、制御部１０７は、アライメント検出部１０６に第２マーク２２ｂの位置を検出させ、第２マーク２２ｂの位置に基づいて予定箇所２４を決定する。そして、制御部１０７は、第２チップ領域２１ｂに供給されたレジスト２６に対して予定箇所２４のみに露光処理を施す。このように露光処理が行われた予定箇所２４のレジストは現像処理によって除去され、予定箇所２４のみが開口したレジストパターンが形成される。このレジストパターンをエッチングマスクとしてエッチング処理を行うことにより、図６（ｂ）に示すように、第１チップ領域２１ａの電極パッド２３ａに通じる貫通孔２７を第２基板２ｂの第２チップ領域２１ｂに形成することができる。そして、第２チップ領域２１ｂに形成された貫通孔２７に金属などの導電材料を充填することにより貫通電極を形成することができる。
しかしながら、複数の基板２を重ねて接合する際、複数の基板間における重ね合わせ誤差や接合応力による基板２の変形などにより、複数の基板間で回路パターンの位置ずれが生じることがある。図７は、第１チップ領域２１ａと第２チップ領域２１ｂとの間で回路パターンの位置ずれが生じている場合において、第２基板２ｂに貫通電極を形成する工程を示す図である。図７（ａ）に示すように、第１チップ領域２１ａと第２チップ領域２１ｂとの間で回路パターンの位置ずれが生じている場合を想定する。この場合、例えば、第２基板２ｂに形成された第２マーク２２ｂに基づいて予定箇所２４を決定し、その予定箇所２４に貫通孔２７を形成すると、図７（ｂ）に示すように、貫通孔２７が第１チップ領域２１ａの電極パッド２３ａに通じないことがある。即ち、貫通孔２７に導電材料を充填することによって形成される貫通電極と電極パッド２３ａとが電気的に接触しないことが生じうる。この場合、第１チップ領域２１ａの電極パッド２３ａと第２基板２ｂに形成されるパターン（導電層）とを電気的に接続することができない。
そこで、第１実施形態の露光装置１０は、アライメント検出部１０６により検出された第１マーク２２ａの位置と第２マーク２２ｂの位置とに基づいて第１チップ領域２１ａ（第１基板２ａ）と第２チップ領域２１ｂ（第２基板２ｂ）との位置ずれ量を求める。そして、露光装置１０は、求めた位置ずれ量に基づいて、第２基板２ｂに形成されるパターンと第１チップ領域２１ａの電極パッド２３ａとが電気的に接触するように貫通電極を形成する箇所を決定し、その箇所に露光処理を施す。このように露光処理が行われた箇所のレジスト２６は現像処理によって除去され、当該箇所のみが開口したレジストパターンが形成される。このレジストパターンをエッチングマスクとしてエッチング処理を行うことにより、図７（ｃ）に示すように、第１チップ領域２１ａの電極パッド２３ａに通じる貫通孔２７を第２チップ領域２１ｂに形成することができる。そして、第２チップ領域２１ｂに形成された貫通孔２７に金属などの導電材料を充填することにより、第１チップ領域２１ａの電極パッド２３ａに接触する貫通電極を形成することができる。
次に、第２チップ領域２１ｂに貫通孔２７を形成する方法について、フローチャートを用いて説明する。図８は、第２チップ領域２１ｂに貫通孔２７を形成する方法を示すフローチャートである。Ｓ１１では、露光装置１０のアライメント検出部１０６によって第１マーク２２ａの位置と第２マーク２２ｂの位置とが検出される。例えば、アライメント検出部１０６によって検出された第１マーク２２ａの位置と第２マーク２２ｂの位置は、装置座標系における原点からの距離によって表わされる。以下では、第１マーク２２ａの位置をΔＤ１、第２マーク２２ｂの位置をΔＤ２と表わす。Ｓ１２では、露光装置１０の制御部１０７により、Ｓ１１において検出された第２マーク２２ｂの位置ΔＤ２に基づいて、第１チップ領域２１ａと第２チップ領域２１ｂとの間に位置ずれが生じていない場合に貫通孔２７を形成すべき予定箇所２４が決定される。ここで決定された予定箇所２４は、図７（ａ）に示すように、第１チップ領域２１ａの電極パッド２３ａに対してＸＹ方向において位置ずれが生じている。
Ｓ１３では、露光装置１０の制御部１０７により、第１マーク２２ａの位置ΔＤ１と第２マーク２２ｂの位置ΔＤ２とに基づいて、第１チップ領域２１ａと第２チップ領域２１ｂとの位置ずれ量が求められる。位置ずれ量は、例えば、ΔＤ１＋ΔＤ２によって求められる。Ｓ１４では、露光装置１０の制御部１０７により、第１チップ領域２１ａと第２チップ領域２１ｂとの位置ずれ量に基づいて、第２基板２ｂに形成されるパターンと電極パッド２３ａとが電気的に接続するように貫通電極を形成する箇所が決定される。貫通電極を形成する箇所は、Ｓ１２で決定された予定箇所２４から、Ｓ１３で求められた位置ずれ量に基づいてシフトさせた箇所に決定される。予定箇所２４からのシフト量としては、位置ずれ量の半分の量が用いられうる。この場合、予定箇所２４からのシフト量ΔＤは、ΔＤ＝（ΔＤ１＋ΔＤ２）／２によって求められる。また、予定箇所２４からのシフト量として、第２基板２ｂに形成されるパターンの寸法と第１チップ領域２１ａの電極パッド２３ａの寸法との比を位置ずれ量に乗じた量が用いられてもよい。この場合、例えば、第１チップ領域２１ａの電極パッド２３ａが第２基板２ｂに形成されるパターンに対して２倍の大きさであるならば、予定箇所２４からのシフト量ΔＤは、ΔＤ＝ΔＤ１×（１／３）＋ΔＤ２×（２／３）によって求められる。
Ｓ１５では、露光装置１０により、Ｓ１４において決定された箇所に露光処理を施す。Ｓ１６では、現像装置により、露光処理が行われたレジスト２６に対して現像処理を行う。これにより、Ｓ１４において決定された箇所に開口が形成されたレジストパターンを第２チップ領域２１ｂに形成することができる。Ｓ１７では、エッチング装置により、Ｓ１６において形成されたレジストパターンをエッチングマスクとしてエッチング処理を行う。これにより、図７（ｃ）に示すように、第１チップ領域２１ａの電極パッド２３ａに通じる貫通孔２７を第２チップ領域２１ｂに形成することができる。このように、図８に示すフローチャートに従って貫通孔２７を形成することにより、貫通孔２７に導電材料を充填した貫通電極を介して第１チップ領域２１ａの電極パッド２３ａと第２基板２ｂに形成されるパターンとを電気的に接続することができる。
ここで、１つの接合チップ領域２５で複数のマーク２２の位置を検出した場合は、接合チップ領域２５における予定箇所２４からのシフト量として、回転ずれΔＤｒｏｔと倍率ずれΔＤｍａｇとを求めることができる。例えば、第１基板２ａの各第１チップ領域２１ａに設けられた複数の第１マーク２２ａの各々（ｂ１、ｂ２、ｂ３・・・）について、アライメント検出部１０６により各第１マーク２２ａの位置（ΔＤｂ１、ΔＤｂ２、ΔＤｂ３・・・）が検出される。そして、各第１マーク２２ａの位置から最小二乗近似法により係数が求められ、第１基板２ａにおける各第１チップ領域２１ａの回転ずれΔＤｂ＿ｒｏｔと倍率ずれΔＤｂ＿ｍａｇとが算出される。同様に、第２基板２ｂの各第２チップ領域２１ｂに設けられた複数の第２マーク２２ｂの各々（ｔ１、ｔ２、ｔ３・・・）が検出される。そして、各第２マーク２２ｂの位置から最小二乗近似法により係数が求められ、第２基板２ｂにおける各第２チップ領域２１ｂの回転ずれΔＤｔ＿ｒｏｔと倍率ずれΔＤｔ＿ｍａｇとが算出される。
そして、第２基板２ｂに形成されるパターンの寸法と第１チップ領域２１ａの電極パッド２３ａの寸法とがほぼ同じである場合では、接合チップ領域２５の回転ずれΔＤｒｏｔは、ΔＤｒｏｔ＝（ΔＤｂ＿ｒｏｔ＋ΔＤｔ＿ｒｏｔ）／２によって求められうる。同様に、接合チップ領域２５の倍率ずれΔＤｍａｇは、ΔＤｍａｇ＝（ΔＤｂ＿ｍａｇ＋ΔＤｔ＿ｍａｇ）／２によって求められうる。また、例えば、第１チップ領域２１ａの電極パッド２３ａが第２基板２ｂに形成されるパターンに対して２倍の大きさである場合を想定する。この場合、接合チップ領域２５の回転ずれΔＤｒｏｔは、ΔＤｒｏｔ＝ΔＤｂ＿ｒｏｔ×（１／３）＋ΔＤｔ＿ｒｏｔ×（２／３）によって求められうる。同様に、接合チップ領域２５の倍率ずれΔＤｍａｇは、ΔＤｍａｇ＝ΔＤｄ＿ｍａｇ×（１／３）＋ΔＤｔ＿ｍａｇ×（２／３）によって求められうる。
このように、第１チップ領域２１ａと第２チップ領域２１ｂとの間で回転ずれが生じている場合では、上述の回転ずれΔＤｒｏｔだけ基板を回転させて露光処理を行うとよい。また、第１チップ領域２１ａと第２チップ領域２１ｂとの間で倍率ずれが生じている場合では、上述の倍率ずれΔＤｍａｇだけ投影光学系１０２の投影倍率を変更して露光処理を行うとよい。
［実施例２］
第１基板２ａと第２基板２ｂとを接合したときの回路パターンの位置ずれが複数の接合チップ領域２５間で異なる場合において、第２基板２ｂに貫通電極を形成する方法ついて説明する。図９は、第１基板２ａと第２基板２ｂとを重ねて接合させた後における複数（３つ）の接合チップ領域２５−１〜２５−３の断面を示す図である。図９（ａ）に示すように、接合チップ領域２５−１は、第１チップ領域２１ａ１と第２チップ領域２１ｂ１とを有しており、第１チップ領域２１ａ１には第２チップ領域２１ｂ１に対する−Ｘ方向への位置ずれが生じている。同様に、接合チップ領域２５−３は、第１チップ領域２１ａ３と第２チップ領域２１ｂ３とを有しており、第１チップ領域２１ａ３には第２チップ領域２１ｂ３に対する−Ｘ方向への位置ずれが生じている。一方、接合チップ領域２５−２は、第２チップ領域２１ａ２と第２チップ領域２１ｂ２とを有しており、第１チップ領域２１ａ２には第２チップ領域２１ｂ２に対する＋Ｘ方向への位置ずれが生じている。
このような状況において、第１チップ領域２１ａ１と第２チップ領域２１ｂ１との位置ずれ量、および第１チップ領域２１ａ３と第２チップ領域２１ｂ３との位置ずれ量に基づいて、貫通電極を形成する箇所を決定する場合を想定する。この場合、接合チップ２５−１と２５−３とでは、図９（ｂ）に示すように、第２チップ領域２１ｂに形成されるパターンと第１チップ領域２１ａの電極パッド２３ａとが電気的に接続するように貫通電極を形成することができる。しかしながら、接合チップ２５−２では、第１チップ領域２１ａ２と第２チップ領域２１ｂ２との間の位置ずれの方向とは逆の方向にずれて貫通電極が形成される。そのため、第２チップ領域２１ｂ２に形成されるパターンと第１チップ領域２１ａ２の電極パッド２３ａとを貫通電極によって電気的に接続することができない。即ち、このような場合では、各接合チップ領域２５の位置ずれ量から基板全体の位置誤差などを求めて貫通電極を形成すると、第２チップ領域２１ｂに形成されるパターンと電極パッド２３ａとが電気的に接続しない接合チップ領域が存在しうることとなる。したがって、位置ずれの方向が複数の接合チップ領域２５間で異なる基板２に関しては、位置誤差、回転誤差および倍率誤差などの１次成分の誤差のみではなく、アライメント計測を行う接合チップ領域２５の数を増やして高次成分の誤差を算出するとよい。もしくは、全ての接合チップ領域２５においてアライメント計測を行い、接合チップ領域２５ごとに位置誤差などを求めて貫通電極を形成するとよい。これにより、図９（ｃ）に示すように、全ての接合チップ領域２５において第２チップ領域２１ｂに形成されるパターンと第１チップ領域２１ａの電極パッド２３ａとが電気的に接続されるように貫通電極を形成することができる。
＜第２実施形態＞
第２実施形態では、回路パターンが形成された第１基板２ａの面と回路パターンが形成された第２基板２ｂの面とが接触するように、第１基板２ａの上に第２基板２ｂを重ねて接合する例について説明する。図１０は、第１基板２ａの上に第２基板２ｂを重ねて形成する例を示す図である。第１基板２ａには、回路パターンとして第１マーク２２ａと電極パッド（第１電極パッド２３ａ）とをそれぞれ有する複数のチップ領域２１（以下、第１チップ領域２１ａと称する）が形成されている。また、第２基板２ｂには、回路パターンとして第２マーク２２ｂと電極パッド（第２電極パッド２３ｂ）とをそれぞれ有する複数のチップ領域２１（以下、第２チップ領域２１ｂと称する）が形成されている。そして、第２基板２ｂは、回路パターンが形成された面（第１面）が第１基板２ａに接するように、第１基板２ａの上に重ねて接合される。
次に、第１基板２ａと第２基板２ｂとを重ねて接合させた後の第２チップ領域２１ｂに貫通電極を形成する方法について説明する。図１１は、第１基板２ａと第２基板２ｂとを接合させた後における接合チップ領域２５の断面を示す図である。上述したように、第１基板２ａの第１チップ領域２１ａには第１マーク２２ａと第１電極パッド２３ａとが形成されており、第２基板２ｂの第２チップ領域２１ｂには第２マーク２２ｂと第２電極パッド２３ｂとが形成されている。ここで、図１１では、第２基板２ｂの第１面と反対側の第２面に、第１基板２ａと第２基板２ｂとの間に位置ずれが生じていない場合に貫通電極を形成すべき予定箇所２４ａおよび２４ｂが図示されている。この予定箇所２４ａおよび２４ｂには、目印などが設けられている訳ではなく、貫通電極が形成された後に第１マーク２２ａの位置または第２マーク２２ｂの位置に基づいて位置決めされてパターン（導電層）が形成されうる。
例えば、第１チップ領域２１ａと第２チップ領域２１ｂとの間で位置ずれが生じていない場合を想定する。この場合では、露光装置１０（制御部１０７）は、アライメント検出部１０６により第１マーク２２ａの位置および第２マーク２２ｂの位置のうち一方を検出し、その検出結果に基づいて、図１１（ａ）に示すように予定箇所２４ａおよび２４ｂを決定する。そして、制御部１０７は、第２チップ領域２１ｂに供給されたレジスト２６に対して予定箇所２４ａおよび２４ｂのみに露光処理を施す。予定箇所２４ａおよび２４ｂの露光処理は１枚のマスクを用いて行われうる。このように露光処理が行われた予定箇所２４ａおよび２４ｂにおけるレジスト２６は現像処理によって除去され、予定箇所２４ａおよび２４ｂのみが開口したレジストパターンが形成される。このレジストパターンをエッチングマスクとしてエッチング処理を行うことにより、第１電極パッド２３ａに通じる貫通孔と第２電極パッド２３ｂに通じる貫通孔とを第２基板２ｂの第２チップ領域２１ｂに形成することができる。そして、第２チップ領域２１ｂに形成された貫通孔に金属などの導電材料を充填することにより貫通電極を形成することができる。
しかしながら、複数の基板２を重ねて接合する際、複数の基板間における重ね合わせ誤差や接合応力による基板２の変形などにより、複数の基板間で回路パターンの位置ずれが生じることがある。このような位置ずれが生じているときに、例えば、第２マーク２２ｂに基づいて予定箇所２４ａおよび２４ｂ決定し、決定された予定箇所２４ａおよび２４ｂに貫通電極を形成する場合を想定する。この場合、予定箇所２４ｂに形成された貫通電極は第２電極パッド２３ｂに接触するものの、予定箇所２４ａに形成された貫通電極が第１電極パッド２３ａに接触しないことがありうる。同様に、第１マーク２２ａに基づいて予定箇所を決定し、その予定箇所に貫通電極を形成する場合を想定する。この場合、予定箇所２４ａに形成された貫通電極は第１電極パッド２３ａに接触するものの、予定箇所２４ｂに形成された貫通電極が第２電極パッド２３ｂに接触しないことがありうる。
そこで、第２実施形態では、露光装置１０は、アライメント検出部１０６で検出された第１マーク２２ａの位置と第２マーク２２ｂの位置とに基づいて第１チップ領域２１ａ（第１基板２ａ）と第２チップ領域２１ｂ（第２基板２ｂ）との位置ずれ量を求める。そして、露光装置１０は、求めた位置ずれ量に基づいて、第２基板２ｂに形成されるパターンが第１電極パッド２３ａおよび第２電極パッド２３ｂに電気的に接触するように貫通電極を形成する箇所を決定し、その箇所に露光処理を施す。このように露光処理が行われた箇所のレジスト２６は現像処理によって除去され、当該箇所のみが開口したレジストパターンが形成される。このレジストパターンをエッチングマスクとしてエッチング処理を行うことにより、図１１（ｂ）に示すように、第１電極パッド２３ａに通じる貫通孔２７ａと第２電極パッド２３ｂに通じる貫通孔２７ｂとを第２チップ領域２１ｂに形成することができる。そして、第２チップ領域２１ｂに形成された貫通孔２７ａおよび２７ｂに金属などの導電材料を充填することにより、第１電極パッド２３ａに電気的に接触する貫通電極と第２電極パッド２３ｂに電気的に接触する貫通電極とを形成することができる。
例えば、露光装置１０のアライメント検出部１０６によって第１マーク２２ａの位置ΔＤ１と第２マーク２２ｂの位置ΔＤ２とが検出され、制御部１０７によって第１チップ領域２１ａと第２チップ領域２１ｂとの位置ずれ量（ΔＤ１＋ΔＤ２）が求められる。そして、制御部１０７により、第１チップ領域２１ａと第２チップ領域２１ｂとの位置ずれ量に基づいて、第２基板２ｂに形成されるパターンが第１電極パッド２３ａおよび第２電極パッド２３ｂに電気的に接続するように貫通電極を形成する箇所が決定される。貫通電極を形成する箇所は、第１チップ領域２１ａと第２チップ領域２１ｂとの間に位置ずれが生じていない場合に貫通電極を形成すべき予定箇所から、位置ずれ量に基づいてシフトさせた箇所に決定される。予定箇所からのシフト量としては、第１実施形態と同様に、位置ずれ量の半分の量、もしくは第２基板２ｂに形成されるパターンの寸法と第１電極パッド２３ａ（第２電極パッド２３ｂ）の寸法との比を位置ずれ量に乗じた量が用いられうる。このように決定された当該箇所に露光処理を施して貫通孔２７ａおよび２７ｂを形成することにより、第１電極パッド２３ａに電気的に接続する貫通電極と第２電極パッド２３ｂに電気的に接続する貫通電極とを第２チップ領域２１ｂに形成することができる。ここで、第２実施形態では、貫通電極を形成する箇所を、位置ずれ量に基づいて予定箇所からシフトさせることによって決定したが、それに限られるものではない。例えば、貫通電極を形成する箇所を、位置ずれ量に基づいて投影光学系１０２の投影倍率を変えることによって決定してもよいし、予定箇所からのシフト量および投影光学系１０２の投影倍率の双方によって決定してもよい。
＜第３実施形態＞
第３実施形態では、電極パッド２９が形成された第１面２０ｂとパターンが形成される第２面２０ａとを有する基板２に、第１面２０ｂの電極パッド２９と第２面２０ａに形成されるパターンとが電気的に接続するように貫通電極を形成する例について説明する。まず、当該基板２の作製方法について説明する。基板２は、第１面２０ｂに回路パターンとして電極パッド２９と第１マーク３０ａとが形成された後、第１面２０ｂの反対側の第２面２０ａが研磨されて薄くされる。基板２が薄い状態では露光処理を含む様々な処理を当該基板２に行うことが困難になりうるため、基板２には、基板２を補強するための補強部材３１（サポート基板）が基板２の第１面２０ｂに接触するように接合されている。そして、補強部材３１が接合された基板２における第２面２０ａに、第２マーク３０ｂを含む回路パターンが形成される。
次に、回路パターンがそれぞれ形成された第１面２０ｂと第２面２０ａとを有する基板２に貫通電極を形成する方法について説明する。図１２は、基板２に形成された１つのチップ領域２１の断面を示す図である。上述したように、チップ領域２１の第１面２０ｂには第１マーク３０ａと電極パッド２９とが形成されており、第２面２０ａには、第２マーク３０ｂが形成されている。ここで、図１２では、第２面２０ａに、第１面２０ｂと第２面２０ａとの間に位置ずれが生じていない場合に貫通電極を形成すべき予定箇所３２が図示されている。この予定箇所３２は、第２面２０ａに形成された第２マーク３０ｂの位置に基づいて決定されるものである。しかしながら、予定箇所３２には、目印などが設けられている訳ではなく、貫通電極が形成された後に第２マーク３０ｂの位置に基づいて位置決めされてパターン（導電層）が形成されうる。
例えば、第１面２０ｂと第２面２０ａとの間で回路パターンの位置ずれが生じていない場合では、露光装置１０（制御部１０７）は、アライメント検出部１０６により第２マーク３０ｂの位置を検出し、その検出結果に基づいて予定箇所３２を決定する。そして、制御部１０７は、第２面２０ａに供給されたレジスト３３に対して予定箇所３２のみに露光処理を施す。このように露光処理が行われた予定箇所３２のレジスト３３は現像処理によって除去され、予定箇所３２のみが開口したレジストパターンが形成される。このレジストパターンをエッチングマスクとしてエッチング処理を行うことにより、第１面２０ｂの電極パッド２９に通じる貫通孔を基板２に形成することができる。そして、基板２に形成された貫通孔に金属などの導電材料を充填することにより貫通電極を形成することができる。
しかしながら、第１面２０ｂと第２面２０ａとのアライメント誤差や、基板２を補強部材３１に接合させる際の接合応力による基板２の変形などにより、第１面２０ｂと第２面２０ａとの間で回路パターンに位置ずれが生じることがある。そのため、第２マーク３０ｂの位置に基づいて予定箇所３２を決定し、その予定箇所３２に貫通電極を形成してしまうと、その貫通電極が第１面２０ｂの電極パッド２９に接触しないことが生じうる。そこで、第３実施形態では、露光装置１０は、アライメント検出部１０６により検出された第１マーク３０ａの位置と第２マーク３０ｂの位置とに基づいて第１面２０ｂと第２面２０ａとの間における回路パターンの位置ずれを求める。そして、露光装置１０は、求めた位置ずれ量に基づいて、第２面２０ａに形成されるパターンが第１面２０ｂの電極パッド２９に電気的に接触するように貫通電極を形成する箇所を決定する。
例えば、露光装置１０のアライメント検出部１０６によって第１マーク３０ａの位置ΔＤ１と第２マーク３０ｂの位置ΔＤ２とが検出され、制御部１０７によって第１面２０ｂと第２面２０ａとの位置ずれ量（ΔＤ１＋ΔＤ２）が求められる。そして、露光装置の制御部１０７により、第１面２０ｂと第２面２０ａとの位置ずれ量に基づいて、第２面２０ａに形成されるパターンが第１面２０ｂの電極パッド２９に電気的に接続するように貫通電極を形成する箇所が決定される。貫通電極を形成する箇所は、第１面２０ｂと第２面２０ａとの間に位置ずれが生じていない場合に貫通電極を形成すべき予定箇所３２から、位置ずれ量に基づいてシフトさせた箇所に決定される。予定箇所３２からのシフト量としては、第１実施形態と同様に、位置ずれ量の半分の量、もしくは第２面２０ａに形成されるパターンの寸法と第１面２０ｂの電極パッド２９の寸法との比を位置ずれ量に乗じた量が用いられうる。このように決定された当該箇所に露光処理を施して貫通電極を形成することにより、図１２（ｂ）に示すように、第１面２０ｂの電極パッド２９に通じる貫通孔３４を形成することができる。そして、貫通孔３４に金属などの導電材料を充填することにより、電極パッド２９に電気的に接続する貫通電極を形成することができる。
＜物品の製造方法の実施形態＞
本発明の実施形態にかかる物品の製造方法は、例えば、半導体デバイス等の電子デバイスや微細構造を有する素子等の物品を製造するのに好適である。本実施形態の物品の製造方法は、上記の貫通電極の形成方法を用いて基板に貫通電極を形成する工程と、かかる工程で貫通電極を形成された基板を加工する工程とを含む。更に、かかる製造方法は、他の周知の工程（酸化、成膜、蒸着、ドーピング、平坦化、エッチング、レジスト剥離、ダイシング、ボンディング、パッケージング等）を含む。本実施形態の物品の製造方法は、従来の方法に比べて、物品の性能・品質・生産性・生産コストの少なくとも１つにおいて有利である。
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されないことはいうまでもなく、その要旨の範囲内で種々の変形および変更が可能である。

Claims (11)

  1. 第１マークおよび電極パッドを有する第１基板の前記電極パッドと、第２マークを有する第２基板のパターンとを電気的に接続するための貫通電極を形成する形成方法であって、
    前記第１マークおよび前記電極パッドを有する前記第１基板と前記第２マークを有する前記第２基板とを接合する接合工程と、
    前記第１基板と前記第２基板とが接合された状態で、前記第２基板の側から、前記第１基板の前記第１マークの位置と前記第２基板の前記第２マークの位置とを検出する検出工程と、
    前記検出工程で検出された前記第１マークの位置と前記第２マークの位置とに基づいて、前記パターンと前記電極パッドとが電気的に接続されるように、前記第２基板に前記貫通電極を形成する箇所を決定する決定工程と、
    該決定された箇所に前記貫通電極を形成する貫通電極形成工程と、
    を含む、ことを特徴とする形成方法。
  2. 前記決定工程では、前記第１マークの位置と前記第２マークの位置とに基づいて前記第１基板と前記第２基板との位置ずれ量を求め、前記貫通電極を形成する予定箇所から前記位置ずれ量の半分の量だけずらした位置を前記箇所として決定する、ことを特徴とする請求項１に記載の形成方法。
  3. 前記決定工程では、前記第１マークの位置と前記第２マークの位置とに基づいて前記第１基板と前記第２基板との位置ずれ量を求め、前記貫通電極を形成する予定箇所から、前記パターンの大きさと前記電極パッドの大きさとの比を前記位置ずれ量に乗じた量だけずらした位置を前記箇所として決定する、ことを特徴とする請求項１に記載の形成方法。
  4. 前記検出工程では、前記第２基板を透過する光を用いて、前記第１マークの位置が検出される、ことを特徴とする請求項１乃至３のうちいずれか１項に記載の形成方法。
  5. 前記第２基板は、前記第１基板に接触する第１面と、前記第１面の反対側の第２面とを有し、
    前記第２マークは、前記第２面に配置されている、ことを特徴とする請求項１乃至４のうちいずれか１項に記載の形成方法。
  6. 前記第２基板は、前記第１基板に接触する第１面と、前記第１面の反対側の第２面とを有し、
    前記第２マークは、前記第１面に配置され、
    前記パターンは、前記第１面に配置される、ことを特徴とする請求項１乃至４のうちいずれか１項に記載の形成方法。
  7. 前記検出工程では、前記第２基板を透過する光を用いて、前記第２マークの位置が検出される、ことを特徴とする請求項６に記載の形成方法。
  8. 前記パターンは、前記第２マークの位置に基づいて位置決めされて前記第２基板の前記第２面に形成される、ことを特徴とする請求項５に記載の形成方法。
  9. 前記接合工程では、前記第１マークおよび前記電極パッドを有する前記第１基板と前記第２マークおよび前記パターンを有する前記第２基板とを接合する、ことを特徴とする請求項１、２、３、４、６及び７のいずれか１項に記載の形成方法。
  10. 前記貫通電極形成工程では、前記第２基板を貫通するが、前記第１基板を貫通しないように、前記貫通電極を形成する、ことを特徴とする請求項１乃至９のいずれか１項に記載の形成方法。
  11. 請求項１乃至１０のうちいずれか１項に記載の形成方法を用いて基板に貫通電極を形成する工程と、
    前記工程で貫通電極を形成された前記基板を加工する工程と、
    を含むことを特徴とする物品の製造方法。
JP2014048070A 2014-03-11 2014-03-11 形成方法、および物品の製造方法 Active JP6363854B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2014048070A JP6363854B2 (ja) 2014-03-11 2014-03-11 形成方法、および物品の製造方法
TW104105334A TWI553715B (zh) 2014-03-11 2015-02-16 形成方法和製造物品的方法
KR1020150029739A KR101827597B1 (ko) 2014-03-11 2015-03-03 형성 방법 및 물품의 제조 방법
US14/644,735 US9564374B2 (en) 2014-03-11 2015-03-11 Forming method and method of manufacturing article

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014048070A JP6363854B2 (ja) 2014-03-11 2014-03-11 形成方法、および物品の製造方法

Publications (2)

Publication Number Publication Date
JP2015173179A JP2015173179A (ja) 2015-10-01
JP6363854B2 true JP6363854B2 (ja) 2018-07-25

Family

ID=54069673

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014048070A Active JP6363854B2 (ja) 2014-03-11 2014-03-11 形成方法、および物品の製造方法

Country Status (4)

Country Link
US (1) US9564374B2 (ja)
JP (1) JP6363854B2 (ja)
KR (1) KR101827597B1 (ja)
TW (1) TWI553715B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016002251A1 (de) 2016-02-26 2017-08-31 Tts Marine Gmbh Verfahren zum Handhaben von Decksgeschirr auf Schiffen sowie eine Winde für Decksgeschirr von Schiffen

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62136896A (ja) * 1985-12-11 1987-06-19 日本電気株式会社 高密度多層基板の位置合せマ−ク検出方法
JP3284641B2 (ja) * 1992-09-03 2002-05-20 ソニー株式会社 重ね合わせ精度測定機の測定条件の最適化方法、並びにアラインメントマーク形状あるいは露光装置におけるアラインメントマーク測定方式の最適化方法
JPH06244073A (ja) * 1993-02-17 1994-09-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP3402750B2 (ja) * 1994-05-25 2003-05-06 キヤノン株式会社 位置合わせ方法及びそれを用いた素子の製造方法
JP2000183492A (ja) * 1998-12-15 2000-06-30 Hitachi Chem Co Ltd 多層プリント配線板の製造方法
JP4798891B2 (ja) * 2000-09-21 2011-10-19 キヤノン株式会社 露光装置及びデバイス製造方法
JP2003115661A (ja) * 2001-10-03 2003-04-18 Matsushita Electric Ind Co Ltd 多層回路基板の製造方法
US6642081B1 (en) * 2002-04-11 2003-11-04 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
JP2004158715A (ja) * 2002-11-07 2004-06-03 Fujikura Ltd 両面プリント基板の作製方法
US7629697B2 (en) * 2004-11-12 2009-12-08 Asml Netherlands B.V. Marker structure and method for controlling alignment of layers of a multi-layered substrate
JP4694305B2 (ja) * 2005-08-16 2011-06-08 ルネサスエレクトロニクス株式会社 半導体ウエハの製造方法
TWI396474B (zh) * 2007-03-22 2013-05-11 Ngk Spark Plug Co 多層配線基板的製造方法
TWI533394B (zh) * 2007-06-21 2016-05-11 尼康股份有限公司 Conveying method and conveying device
WO2009022457A1 (ja) * 2007-08-10 2009-02-19 Nikon Corporation 基板貼り合わせ装置及び基板貼り合わせ方法
JP5264332B2 (ja) * 2008-07-09 2013-08-14 ラピスセミコンダクタ株式会社 接合ウエハ、その製造方法、及び半導体装置の製造方法
JP5424024B2 (ja) * 2009-04-07 2014-02-26 株式会社目白プレシジョン 投影露光装置のアライメント方法
JP2012222161A (ja) * 2011-04-08 2012-11-12 Elpida Memory Inc 半導体装置
JP5836223B2 (ja) * 2011-12-02 2015-12-24 株式会社神戸製鋼所 貼合基板の回転ズレ量計測装置、貼合基板の回転ズレ量計測方法、及び貼合基板の製造方法
EP2629325B1 (de) * 2012-02-17 2014-10-22 Dr. Johannes Heidenhain GmbH Anordnung und Verfahren zur Positionierung eines Bearbeitungswerkzeuges gegenüber einem Werkstück
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8821659B2 (en) * 2012-05-14 2014-09-02 Asm Technology Singapore Pte Ltd Apparatus and method for real-time alignment and lamination of substrates
JP5876000B2 (ja) * 2012-06-11 2016-03-02 株式会社新川 ボンディング装置およびボンディング方法
JP2014022625A (ja) * 2012-07-20 2014-02-03 Fujikura Ltd プリント配線基板及びその製造方法
US20140225248A1 (en) 2013-02-13 2014-08-14 Qualcomm Incorporated Power distribution and thermal solution for direct stacked integrated circuits
JP6207190B2 (ja) * 2013-03-22 2017-10-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US9564374B2 (en) 2017-02-07
TW201543556A (zh) 2015-11-16
TWI553715B (zh) 2016-10-11
KR20150106341A (ko) 2015-09-21
US20150262890A1 (en) 2015-09-17
JP2015173179A (ja) 2015-10-01
KR101827597B1 (ko) 2018-02-08

Similar Documents

Publication Publication Date Title
KR100715280B1 (ko) 오버레이 키를 이용하는 오버레이 정밀도 측정 방법
TWI715770B (zh) 偏移值之決定方法、圖案之形成方法、微型裝置和微型元件之製造方法及記憶媒體
JP6174487B2 (ja) ワークピース上にパターンを生成するための方法および装置
KR101678219B1 (ko) 얼라인먼트 실행 방법
TWI443796B (zh) 電性對準標記組及其用法
JP2014229883A (ja) インプリント方法、インプリント装置及びデバイス製造方法
US20230290732A1 (en) Wafer assembly having alignment marks, method for forming same, and wafer alignment method
KR100519252B1 (ko) 오버레이 마크, 오버레이 마크 형성방법 및 오버레이측정방법
US20220077108A1 (en) Shift control method in manufacture of semiconductor device
KR102513427B1 (ko) 팬 아웃 패널 레벨 패키지 및 그의 제조 방법
JP6363854B2 (ja) 形成方法、および物品の製造方法
JP6087669B2 (ja) 基板処理装置、リソグラフィ装置および物品の製造方法
JP4680424B2 (ja) 重ね合わせ位置検出マークの製造方法
US20030044057A1 (en) Method of checking overlap accuracy of patterns on four stacked semiconductor layers
JP2017123493A (ja) インプリント方法、インプリント装置及びデバイス製造方法
TW202132907A (zh) 度量衡方法
JP2021141290A (ja) 半導体装置およびその製造方法
JP2748029B2 (ja) 位置合わせマーク作成方法
TWI660437B (zh) 將電子元件固定於載體上之方法
KR19990044106A (ko) 필름 캐리어용 도체 패턴 전사 방법과 이 방법에 사용되는 마스크 및 필름 캐리어
JPH1174189A (ja) マスクの位置ずれ検出用マーク
JP4845005B2 (ja) 半導体装置及びその製造方法
JP2009026962A (ja) 露光装置、情報処理装置及びデバイス製造方法
JP2001085309A (ja) 半導体装置の製造方法
KR20060069999A (ko) 오버레이 측정 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170310

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180319

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180601

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180629

R151 Written notification of patent or utility model registration

Ref document number: 6363854

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151