KR101827597B1 - 형성 방법 및 물품의 제조 방법 - Google Patents

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겐이치로 모리
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Abstract

본 발명은, 전극 패드를 갖는 제1 기판 상에 접합된 제2 기판에, 상기 제2 기판에 형성되는 패턴을 상기 전극 패드에 전기적으로 접속하기 위한 관통 전극을 형성하는 형성 방법을 제공하며, 상기 방법은 상기 제1 기판 및 상기 제2 기판이 접합된 상태에서, 상기 제1 기판에 형성된 제1 마크의 위치 및 상기 제2 기판에 형성된 제2 마크의 위치를 검출하는 검출 단계, 상기 검출 단계에서 검출된 상기 제1 마크의 위치 및 상기 제2 마크의 위치에 기초하여, 상기 패턴을 상기 전극 패드에 전기적으로 접속하도록 상기 제2 기판에 상기 관통 전극을 형성하는 포인트를 결정하는 결정 단계, 및 상기 결정된 포인트에 상기 관통 전극을 형성하는 형성 단계를 포함한다.

Description

형성 방법 및 물품의 제조 방법{FORMING METHOD AND METHOD OF MANUFACTURING ARTICLE}
본 발명은, 기판에 관통 전극을 형성하는 형성 방법 및 물품의 제조 방법에 관한 것이다.
반도체 디바이스 등의 제조시에, 중첩된 복수층의 회로 패턴을 형성하는 방법이 있다. 일본특허공개공보평 7-321012호에는, 중첩된 복수층의 회로 패턴을 1매의 기판에 형성할 때 사용되는 위치결정 방법이 기재되어 있다.
최근, 회로 패턴을 각각 포함하는 복수의 기판을 중첩하여 반도체 디바이스를 제조하는 기술이 주목받고 있다. 이러한 기술에서는, 복수의 기판의 각각에 회로 패턴을 형성한 후에, 당해 복수의 기판을 중첩하여 접합한다. 복수의 기판이 접합된 후, 각각의 기판의 회로 패턴을 전기적으로 접속하기 위한 관통 전극(Through Silicon Via; TSV)이 각각의 기판에 형성된다. 예를 들어, 제1 기판의 회로 패턴과, 제1 기판 상에 접합된 제2 기판의 회로 패턴을 전기적으로 접속하기 위한 관통 전극이 제2 기판에 형성된다.
그러나, 복수의 기판을 중첩하여 접합할 때, 복수의 기판간의 중첩 오차, 접합 응력에 의한 기판의 변형 등에 의해, 복수의 기판 사이에서 회로 패턴의 위치 어긋남이 발생할 수 있다. 위치 어긋남이 발생한 경우에 예를 들어 제2 기판의 마크(얼라인먼트 마크)에 기초하여 관통 전극을 형성하면, 관통 전극이 제1 기판의 회로 패턴(전극 패드)에 접촉하지 않을 수 있다. 이 경우, 제1 기판의 회로 패턴과 제2 기판의 회로 패턴을 전기적으로 접속할 수 없다.
본 발명은, 예를 들어 관통 전극을 기판에 형성하는데 있어서 유리한 기술을 제공한다.
본 발명의 일 양태에 따르면, 전극 패드를 갖는 제1 기판 상에 접합된 제2 기판에, 상기 제2 기판에 형성되는 패턴을 상기 전극 패드에 전기적으로 접속하기 위한 관통 전극을 형성하는 형성 방법이며, 상기 제1 기판 및 상기 제2 기판이 접합된 상태에서, 상기 제1 기판에 형성된 제1 마크의 위치 및 상기 제2 기판에 형성된 제2 마크의 위치를 검출하는 검출 단계, 상기 검출 단계에서 검출된 상기 제1 마크의 위치 및 상기 제2 마크의 위치에 기초하여, 상기 패턴을 상기 전극 패드에 전기적으로 접속하도록 상기 제2 기판에 상기 관통 전극을 형성하는 포인트를 결정하는 결정 단계, 및 상기 결정된 포인트에 상기 관통 전극을 형성하는 형성 단계를 포함하는, 형성 방법이 제공된다.
본 발명의 추가의 특징은 첨부된 도면을 참조하는 예시적인 실시 형태에 대한 이하의 설명으로부터 명확해질 것이다.
도 1a는, 복수의 기판을 중첩하여 반도체 디바이스를 제조하는 방법을 설명하기 위한 도면이다.
도 1b는, 복수의 기판을 중첩하여 반도체 디바이스를 제조하는 방법을 설명하기 위한 도면이다.
도 2는, 노광 장치의 구성을 도시하는 개략도이다.
도 3은, 회로 패턴이 형성되는 1매의 기판을 도시하는 개략도이다.
도 4는, 1개의 칩 영역의 단면을 도시하는 단면도이다.
도 5는, 제1 기판 상에 제2 기판이 중첩되어 있는 예를 도시하는 도면이다.
도 6a는, 제1 기판과 제2 기판을 접합한 후의 접합 칩 영역의 단면을 도시하는 단면도이다.
도 6b는, 제1 기판과 제2 기판을 접합한 후의 접합 칩 영역의 단면을 도시하는 단면도이다.
도 7a는, 제1 칩 영역과 제2 칩 영역 사이에 회로 패턴의 위치 어긋남이 발생할 때 제2 기판에 관통 전극을 형성하는 단계를 도시하는 단면도이다.
도 7b는, 제1 칩 영역과 제2 칩 영역 사이에 회로 패턴의 위치 어긋남이 발생할 때 제2 기판에 관통 전극을 형성하는 단계를 도시하는 단면도이다.
도 7c는, 제1 칩 영역과 제2 칩 영역 사이에 회로 패턴의 위치 어긋남이 발생할 때 제2 기판에 관통 전극을 형성하는 단계를 도시하는 단면도이다.
도 8은, 제2 칩 영역에 관통 홀을 형성하는 방법을 나타내는 흐름도다.
도 9a는, 제1 기판과 제2 기판을 중첩하여 접합한 후에 있어서의 복수의 접합 칩 영역의 단면을 도시하는 단면도이다.
도 9b는, 제1 기판과 제2 기판을 중첩하여 접합한 후에 있어서의 복수의 접합 칩 영역의 단면을 도시하는 단면도이다.
도 9c는, 제1 기판과 제2 기판을 중첩하여 접합한 후에 있어서의 복수의 접합 칩 영역의 단면을 도시하는 단면도이다.
도 10은, 제1 기판 상에 제2 기판을 중첩시킨 예를 도시하는 도면이다.
도 11a는, 제1 기판과 제2 기판을 접합한 후에 있어서의 접합 칩 영역의 단면을 도시하는 단면도이다.
도 11b는, 제1 기판과 제2 기판을 접합한 후에 있어서의 접합 칩 영역의 단면을 도시하는 단면도이다.
도 12a는, 기판에 형성된 1개의 칩 영역의 단면을 도시하는 단면도이다.
도 12b는, 기판에 형성된 1개의 칩 영역의 단면을 도시하는 단면도이다.
첨부된 도면을 참고하여 본 발명의 예시적인 실시형태를 설명한다. 도면 전체에서 동일한 도면부호는 동일한 부재를 나타내고, 그에 대한 반복적인 설명은 하지 않는다는 것을 유의하라.
회로 패턴을 각각 포함하는 복수의 기판을 중첩하여 반도체 디바이스를 제조하는 방법에는, 칩-대-칩(Chip-To-Chip) 방식과 웨이퍼-대-웨이퍼(Wafer-To-Wafer) 방식이 있다. 칩-대-칩 방식은, 도1a 에 도시한 바와 같이, 다이싱 후의 결함 없는 칩(1)을 중첩하여 접합한다. 한편, 웨이퍼-대-웨이퍼 방식은, 도 1b에 도시한 바와 같이, 기판(2)을 중첩하여 접합하고, 그 후에 다이싱을 행한다. 본 발명은 양 방법 모두에 적용가능하다. 이하의 실시 형태에서는, 웨이퍼-대-웨이퍼 방식을 사용한 예에 대해서 설명한다.
<제1 실시 형태>
제1 실시 형태에서는, 전극 패드를 포함하는 제1 기판 상에 접합된 제2 기판에, 제2 기판에 형성되는 패턴과 제1 기판의 전극 패드를 전기적으로 접속하기 위한 관통 전극을 형성하는 방법에 대해서 설명한다. 먼저, 관통 전극을 형성하는 방법의 개략에 대해서 설명한다. 리소그래피 장치에 의해 제2 기판의 표면(제1 기판에 접촉하는 제1 면의 반대측의 제2 면)에 레지스트 패턴을 형성한다. 그 후, 레지스트 패턴을 에칭 마스크로 사용하여 에칭 처리를 행함으로써, 제2 기판을 관통하는 관통 홀이 형성된다. 관통 홀에 금속 등의 도전 재료를 충전함으로써, 관통 전극이 형성된다. 리소그래피 장치로서는, 예를 들어 원판의 패턴을 기판에 전사하는 노광 장치, 기판 상의 임프린트재를 몰드를 사용해서 성형하는 임프린트 장치, 또는 하전 입자 빔을 사용해서 기판에 패턴을 형성하는 묘화 장치가 있다. 본 실시 형태에서는, 리소그래피 장치로서 노광 장치를 사용하는 예에 대해서 설명한다.
본 실시 형태에서 사용되는 노광 장치(10)에 대해서, 도 2를 참조하여 설명한다. 도 2는, 노광 장치(10)의 구성을 도시하는 개략도이다. 노광 장치(10)는, 예를 들어 조명 광학계(100), 마스크 스테이지(101), 투영 광학계(102), 기판 척(104), 기판 스테이지(105), 위치 계측 유닛(103), 얼라인먼트 검출 유닛(106), 및 제어 유닛(107)을 포함할 수 있다. 제어 유닛(107)은, 예를 들어 CPU, 메모리 등을 포함하고, 마스크(3)에 형성된 패턴을 기판(2)에 전사하는 처리[기판(2)을 노광하는 처리]를 제어한다.
조명 광학계(100)는, 광원(도시하지 않음)으로부터 사출된 광을 사용하여, 마스크 스테이지(101)에 보유지지된 마스크(3)를 균일하게 조명한다. 투영 광학계(102)는, 소정의 배율(예를 들어, 1/2배)을 갖고, 마스크(3)에 형성된 패턴을 기판(2)에 투영한다. 기판 척(104)은 기판(2)을 보유지지한다. 기판 스테이지(105)는, 기판 척(104)을 기계적으로 보유지지하고, 투영 광학계(102)의 광축과 직교하는 방향(X 및 Y 방향)으로 이동하도록 구성된다. 위치 계측 유닛(103)은, 예를 들어 레이저 간섭계를 포함하고, 기판 스테이지(105)의 위치를 계측한다. 레이저 간섭계는, 레이저 빔을 기판 스테이지(105)에 제공된 반사판(도시하지 않음)에 조사하고, 반사판에 의해 반사된 레이저 빔에 기초하여 기준 위치로부터의 기판 스테이지(105)의 변위를 검출한다. 위치 계측 유닛(103)은, 레이저 간섭계에 의해 검출된 변위에 기초하여 기판 스테이지(105)의 현재 위치를 취득한다. 얼라인먼트 검출 유닛(106)은, 기판(2)에 형성된 마크( 얼라인먼트 마크)의 위치를 검출한다. 제1 실시 형태에서, 얼라인먼트 검출 유닛(106)은, 제2 기판을 통과하는 적외선 등의 광을 사용하여, 제1 기판과 제2 기판이 접합된 상태에서, 제1 기판에 형성된 마크의 위치와 제2 기판에 형성된 마크의 위치를 검출한다. 제어 유닛(107)은, 얼라인먼트 검출 유닛(106)에 의해 검출된 제1 마크의 위치 및 제2 마크의 위치에 기초하여, 투영 광학계(102)의 투영 배율이나 기판 스테이지(105)의 이동을 제어하고, 이에 의해 마스크(3)와 기판(2)과의 사이의 얼라인먼트를 제어한다.
도 3은, 회로 패턴이 형성된 1매의 기판(2)(예를 들어, 제1 기판)을 도시하는 개략도이다. 기판(2)에는, 전 공정에서 복수의 칩 영역(21)이 형성되어 있다. 각각의 칩 영역(21)에는, 후속 공정의 얼라인먼트에 있어서 사용되는 마크(22)와 전극 패드(23)가 형성되어 있다. 도 3에서, 각각의 칩 영역(21)에는 1개의 마크(22)가 제공되어 있다. 그러나, 본 발명은 이에 한정되지 않고, 각각의 칩 영역(21)에 복수의 마크(22)가 제공되어도 된다. 설명의 편의를 위해, 도 3은 각각의 칩 영역에 형성된 회로 패턴으로서 관통 전극에 접속되는 전극 패드(23)만을 나타내고 있다. 도 4는, 1개의 칩 영역(21)의 단면을 도시하는 단면도이다. 도 4에 도시한 바와 같이, 칩 영역(21)에는 기판(2) 위에 마크(22)와 전극 패드(23)가 형성되어 있다.
노광 장치(10)는, 기판(2)에 형성된 복수의 칩 영역(21)의 각각에 대해서 얼라인먼트 검출 유닛(106)이 마크(22)의 위치를 검출하도록 한다. 노광 장치(10)는, 제어 유닛(107)이 복수의 칩 영역(21)의 각각에 있어서의 마크(22)의 위치로부터 기판 전체의 위치 오차, 회전 오차 및 배율 오차를 산출하도록 한다. 노광 장치(10)는, 이렇게 산출된 위치 오차, 회전 오차 및 배율 오차에 기초하여 투영 광학계(102)의 투영 배율이나 기판 스테이지(105)의 이동을 제어함으로써, 상기 오차가 허용 범위 내에 들어가도록 기판(2)과 마스크(3)를 정렬시킨다. 각각의 칩 영역(21)에 복수의 마크(22)가 형성되어 있는 경우에는, 노광 장치(10)는 얼라인먼트 검출 유닛(106)이 각각의 칩 영역(21)에 있어서의 복수의 마크(22)의 위치를 검출하도록 한다. 이에 의해, 각각의 칩 영역(21)의 위치 오차, 회전 오차 및 배율 오차를 개별적으로 산출하는 것이 가능하다.
[실시예 1]
회로 패턴을 각각 포함하는 복수의 기판(2)을 중첩하여 접합하는 예에 대해서 설명한다. 여기서, 동일한 사이즈의 복수의 칩 영역(21)을 각각 포함하는 2매의 기판(2)[제1 기판(2a) 및 제2 기판(2b)을] 중첩하여 접합하는 예에 대해서 설명한다. 도 5는, 제1 기판(2a) 상에 제 2 기판(2b)이 중첩되는 예를 도시하는 도면이다. 제1 기판(2a)에는, 회로 패턴으로서 마크[제1 마크(22a)]와 전극 패드(23a)를 각각 포함하는 복수의 칩 영역(21)[이하, 제1 칩 영역(21a)이라 칭한다]이 형성되어 있다. 제2 기판(2b)에는, 회로 패턴으로서 마크[제2 마크(22b)]를 각각 포함하는 복수의 칩 영역(21)[이하, 제2 칩 영역(21b)이라 칭한다]이 형성되어 있다. 제2 기판(2b)은, 회로 패턴을 갖는 면(제2 면)의 반대측의 면(제1 면)이 제1 기판(2a)에 접촉하도록, 제1 기판(2a) 위에 중첩되어 접합된다. 제1 기판(2a)과 제2 기판(2b)을 접합함으로써 제1 칩 영역(21a)과 제2 칩 영역(21b)이 중첩된 영역을 접합 칩 영역(25)이라 칭한다. 도 5는, 제1 기판(2a)과 제2 기판(2b)과의 사이에 위치 어긋남이 발생하지 않는 경우에 관통 전극을 형성해야 하는, 제2 기판(2b)의 제2 면상의 미리 정해진 포인트(24)를 도시하고 있다. 미리 정해진 포인트(24)는 제2 마크(22b)의 위치에 기초하여 결정된다. 각각의 미리 정해진 포인트(24)에는 마크 등이 제공되지 않는다. 관통 전극의 형성 후에 제2 마크(22b)의 위치에 기초하여 위치 결정되면서 패턴(도전층)이 형성될 수 있다.
제1 기판(2a)과 제2 기판(2b)를 중첩하여 접합시킨 후의 제2 칩 영역(21b)에 관통 전극을 형성하는 방법에 대해서 설명한다. 도6a 및 도 6b는, 제1 기판(2a)과 제2 기판(2b)을 접합시킨 후에 있어서의 접합 칩 영역(25)의 단면을 도시하는 단면도이다. 상술한 바와 같이, 제1 기판(2a)의 제1 칩 영역(21a)에는 제1 마크(22a)와 전극 패드(23a)가 형성되어 있고, 제2 기판(2b)의 제2 칩 영역(21b)에는 제2 마크(22b)가 형성되어 있다. 도6a 에 도시한 바와 같이, 제1 칩 영역(21a)과 제2 칩 영역(21b)과의 사이에서 위치 어긋남이 발생하지 않는 경우에는, 제어 유닛(107)은 얼라인먼트 검출 유닛(106)이 제2 마크(22b)의 위치를 검출하게 하고, 제2 마크(22b)의 위치에 기초하여 미리 정해진 포인트(24)를 결정한다. 제어 유닛(107)은, 제2 칩 영역(21b)에 공급된 레지스트(26)에 대하여 미리 정해진 포인트(24)에만 노광 처리를 실시한다. 노광 처리가 행하여진 미리 정해진 포인트(24)의 레지스트는 현상 처리에 의해 제거되고, 미리 정해진 포인트(24)에만 개구를 갖는 레지스트 패턴이 형성된다. 레지스트 패턴을 에칭 마스크로서 사용하여 에칭 처리를 행할 때, 도 6b에 도시한 바와 같이, 제1 칩 영역(21a)의 전극 패드(23a)와 소통하는 관통 홀(27)을 제2 기판(2b)의 제2 칩 영역(21b)에 형성할 수 있다. 제2 칩 영역(21b)에 형성된 관통 홀(27)에 금속 등의 도전 재료를 충전함으로써 관통 전극을 형성한다.
그러나, 복수의 기판(2)을 중첩하여 접합할 때, 복수의 기판 사이의 중첩 오차, 접합 응력에 의한 기판의 변형 등에 의해, 복수의 기판 사이에 회로 패턴의 위치 어긋남이 발생할 수 있다. 도7a 내지 도 7c는, 제1 칩 영역(21a)과 제2 칩 영역(21b)과의 사이에서 회로 패턴의 위치 어긋남이 발생할 때, 제2 기판(2b)에 관통 전극을 형성하는 단계를 도시하는 단면도이다. 도7a 에 도시한 바와 같이, 제1 칩 영역(21a)과 제2 칩 영역(21b)과의 사이에서 회로 패턴의 위치 어긋남이 발생하는 경우를 상정한다. 이 경우, 예를 들어 제2 기판(2b)에 형성된 제2 마크(22b)에 기초하여 미리 정해진 포인트(24)을 결정하고, 미리 정해진 포인트(24)에 관통 홀(27)을 형성하는 경우, 도 7b에 도시한 바와 같이, 관통 홀(27)이 제1 칩 영역(21a)의 전극 패드(23a)와 소통하는데 실패할 수 있다. 즉, 관통 홀(27)에 도전 재료를 충전함으로써 형성되는 관통 전극은 전극 패드(23a)에 전기적인 접촉을 하는데 실패할 수 있다. 이 경우, 제1 칩 영역(21a)의 전극 패드(23a)와 제2 기판(2b)에 형성되는 패턴(도전층)을 전기적으로 접속하는 것이 불가능하다.
제1 실시 형태에 따른 노광 장치(10)는, 얼라인먼트 검출 유닛(106)에 의해 검출된 제1 마크(22a)의 위치와 제2 마크(22b)의 위치에 기초하여 제1 칩 영역(21a)[제1 기판(2a)]과 제2 칩 영역(21b)[제2 기판(2b)]과의 사이의 위치 어긋남량을 구한다. 구한 위치 어긋남량에 기초하여, 노광 장치(10)는, 제2 기판(2b)에 형성된 패턴이 제1 칩 영역(21a)의 전극 패드(23a)에 전기적인 접촉을 하도록 관통 전극을 형성하는 포인트를 결정하고, 그 포인트에 노광 처리를 실시한다. 노광 처리가 행하여진 포인트의 레지스트(26)는 현상 처리에 의해 제거되고, 당해 포인트에만 개구를 갖는 레지스트 패턴이 형성된다. 이 레지스트 패턴을 에칭 마스크로서 사용하여 에칭 처리를 행할 때, 도 7c에 도시한 바와 같이, 제1 칩 영역(21a)의 전극 패드(23a)와 소통하는 관통 홀(27)을 제2 칩 영역(21b)에 형성할 수 있다. 제2 칩 영역(21b)에 형성된 관통 홀(27)에 금속 등의 도전 재료를 충전함으로써, 제1 칩 영역(21a)의 전극 패드(23a)에 접촉하는 관통 전극을 형성한다.
제2 칩 영역(21b)에 관통 홀(27)을 형성하는 방법에 대해서, 흐름도를 참조하여 설명한다. 도 8은, 제2 칩 영역(21b)에 관통 홀(27)을 형성하는 방법을 나타내는 흐름도이다. 단계 S11에서는, 노광 장치(10)의 얼라인먼트 검출 유닛(106)이 제1 마크(22a)의 위치와 제2 마크(22b)의 위치를 검출한다. 예를 들어, 얼라인먼트 검출 유닛(106)에 의해 검출된 제1 마크(22a)의 위치와 제2 마크(22b)의 위치는, 장치 좌표계의 원점에 대한 거리로 표현된다. 이하에서는, 제1 마크(22a)의 위치를 ΔD1, 제2 마크(22b)의 위치를 ΔD2라 칭한다. 단계 S12에서는, 노광 장치(10)의 제어 유닛(107)은, 단계 S11에서 검출된 제2 마크(22b)의 위치(ΔD2)에 기초하여, 제1 칩 영역(21a)과 제2 칩 영역(21b)과의 사이에 위치 어긋남이 발생하지 않는 경우에 관통 홀(27)을 형성해야 하는 미리 정해진 포인트(24)를 결정한다. 여기서 결정된 미리 정해진 포인트(24)는, 도 7a 에 도시한 바와 같이, 제1 칩 영역(21a)의 전극 패드(23a)에 대하여 X 및 Y 방향에 있어서의 위치 어긋남을 갖는다.
단계 S13에서는, 노광 장치(10)의 제어 유닛(107)이, 제1 마크(22a)의 위치(ΔD1)와 제2 마크(22b)의 위치(ΔD2)에 기초하여, 제1 칩 영역(21a)과 제2 칩 영역(21b)과의 사이의 위치 어긋남량을 구한다. 위치 어긋남량은, 예를 들어 ΔD1+ΔD2에 의해 구해진다. 단계 S14에서는, 노광 장치(10)의 제어 유닛(107)은, 제1 칩 영역(21a)과 제2 칩 영역(21b)과의 사이의 위치 어긋남량에 기초하여, 제2 기판(2b)에 형성된 패턴과 전극 패드(23a)를 전기적으로 접속하도록 관통 전극을 형성하는 포인트를 결정한다. 관통 전극을 형성하는 포인트는, 단계 S12에서 결정된 미리 정해진 포인트(24)로부터, 단계 S13에서 구해진 위치 어긋남량에 기초하여 시프트시킨 포인트가 되도록 결정된다. 미리 정해진 포인트(24)로부터의 시프트량으로서는, 위치 어긋남량의 절반이 사용된다. 이 경우, 미리 정해진 포인트(24)로부터의 시프트량(ΔD)은, ΔD=(ΔD1+ΔD2)/2에 의해 구해진다. 미리 정해진 포인트(24)로부터의 시프트량으로서, 제1 칩 영역(21a)의 전극 패드(23a)의 사이즈에 대한 제2 기판(2b)에 형성된 패턴의 사이즈의 비에 기초하여 각각의 가중치를 각각의 위치 어긋남량에 곱함으로써 구한 양을 사용해도 된다. 이 경우, 예를 들어 제1 칩 영역(21a)의 전극 패드(23a)가 제2 기판(2b)에 형성된 패턴에 대하여 2배의 사이즈이면, 미리 정해진 포인트(24)로부터의 시프트량(ΔD)은 ΔD=ΔD1×(1/3)+ΔD2×(2/3)에 의해 구해진다.
단계 S15에서는, 노광 장치(10)는, 단계 S14에서 결정된 포인트에 대해 노광 처리를 실시한다. 그리고, 현상 장치가, 노광 처리가 행하여진 레지스트(26)에 대해 현상 처리를 행한다. 따라서, 단계 S14에서 결정된 포인트에 개구를 갖는 레지스트 패턴을 제2 칩 영역(21b)에 형성할 수 있다. 단계 S16에서는, 에칭 장치가, 단계 S15에서 형성된 레지스트 패턴을 에칭 마스크로서 사용하여 에칭 처리를 행한다. 따라서, 도 7c에 도시한 바와 같이, 제1 칩 영역(21a)의 전극 패드(23a)와 소통하는 관통 홀(27)을 제2 칩 영역(21b)에 형성할 수 있다. 도 8의 흐름도에 따라서 관통 홀(27)을 형성할 때, 관통 홀(27)에 도전 재료를 충전함으로써 형성된 관통 전극을 개재하여 제1 칩 영역(21a)의 전극 패드(23a)와 제2 기판(2b)에 형성되는 패턴을 전기적으로 접속할 수 있다.
1개의 접합 칩 영역(25)에서 복수의 마크(22)의 위치를 검출한 경우, 접합 칩 영역(25)에 있어서의 미리 정해진 포인트(24)로부터의 시프트량으로서, 회전 어긋남(ΔDrot)과 배율 어긋남(ΔDmag)을 구할 수 있다. 예를 들어, 얼라인먼트 검출 유닛(106)이 제1 기판(2a)의 각각의 제1 칩 영역(21a)에 제공된 제1 마크(22a)(b1, b2, b3 ...)의 위치(ΔDb1, ΔDb2, ΔDb3 ...)를 검출한다. 제1 마크(22a)의 위치로부터 최소 제곱 근사법에 의해 계수가 구해지고, 제1 기판(2a)의 각각의 제1 칩 영역(21a)의 회전 어긋남(ΔDb _rot)과 배율 어긋남(ΔDb _mag)이 산출된다. 마찬가지로, 제2 기판(2b)의 각각의 제2 칩 영역(21b)에 제공된 제2 마크(22b)(t1, t2, t3 ...)가 검출된다. 제2 마크(22b)의 위치로부터 최소 제곱 근사법에 의해 계수가 구해지고, 제2 기판(2b)의 각각의 제2 칩 영역(21b)의 회전 어긋남(ΔDt _rot)과 배율 어긋남(ΔDt _mag)이 산출된다.
제2 기판(2b)에 형성되는 패턴의 사이즈와 제1 칩 영역(21a)의 전극 패드(23a)의 사이즈가 거의 동일한 경우에는, 접합 칩 영역(25)의 회전 어긋남(ΔDrot)은 ΔDrot=(ΔDb_rot+ΔDt_rot)/2에 의해 구해질 수 있다. 마찬가지로, 접합 칩 영역(25)의 배율 어긋남(ΔDmag)은, ΔDmag=(ΔDb _mag+ΔDt _mag)/2에 의해 구해질 수 있다. 대안적으로, 예를 들어 제1 칩 영역(21a)의 전극 패드(23a)의 사이즈가 제2 기판(2b)에 형성되는 패턴의 사이즈의 2배인 경우를 상정한다. 이 경우, 접합 칩 영역(25)의 회전 어긋남(ΔDrot)은, ΔDrot=ΔDb _rot×(1/3)+ΔDt _rot×(2/3)에 의해 구해질 수 있다. 마찬가지로, 접합 칩 영역(25)의 배율 어긋남(ΔDmag)은, ΔDmag=ΔDd _mag×(1/3)+ΔDt_mag×(2/3)에 의해 구해질 수 있다.
상기와 같이, 제1 칩 영역(21a)과 제2 칩 영역(21b)과의 사이에서 회전 어긋남이 발생하는 경우에는, 상술한 회전 어긋남(ΔDrot)만큼만 기판을 회전시킨 후 노광 처리를 행한다. 제1 칩 영역(21a)과 제2 칩 영역(21b)과의 사이에서 배율 어긋남이 발생하는 경우에는, 상술한 배율 어긋남(ΔDmag)만큼만 투영 광학계(102)의 투영 배율을 변경한 후 노광 처리를 행한다.
[실시예 2]
제1 기판(2a)과 제2 기판(2b)을 접합한 후 복수의 접합 칩 영역(25) 사이에서 회로 패턴의 상이한 위치 어긋남이 발생했을 때 제2 기판(2b)에 관통 전극을 형성하는 방법에 대해서 설명한다. 도 9a 내지 도 9c는, 제1 기판(2a)과 제2 기판(2b)을 중첩하여 접합시킨 후에 있어서의 복수(3개)의 접합 칩 영역(25-1 내지 25-3)의 단면을 도시하는 단면도이다. 도9a 에 도시한 바와 같이, 접합 칩 영역(25-1)은, 제1 칩 영역(21a1)과 제2 칩 영역 (21b1)을 갖고 있으며, 제1 칩 영역(21a1)은 제2 칩 영역 (21b1)에 대해 -X 방향으로의 위치 어긋남을 갖는다. 마찬가지로, 접합 칩 영역(25-3)은, 제1 칩 영역(21a3)과 제2 칩 영역(21b3)을 갖고 있으며, 제1 칩 영역(21a3)은 제2 칩 영역(21b3)에 대해 -X 방향으로의 위치 어긋남을 갖는다. 한편, 접합 칩 영역(25-2)은, 제1 칩 영역(21a2)과 제2 칩 영역 (21b2)을 갖고 있으며, 제1 칩 영역(21a2)은 제2 칩 영역(21b2)에 대해 +X 방향으로의 위치 어긋남을 갖는다.
이러한 상황에 있어서, 제1 칩 영역(21a1)과 제2 칩 영역(21b1)과의 사이의 위치 어긋남량 및 제1 칩 영역(21a3)과 제2 칩 영역(21b3)과의 사이의 위치 어긋남량에 기초하여, 관통 전극을 형성하는 포인트를 결정하는 경우를 상정한다. 이 경우, 접합 칩 영역(25-1 및 25-3)에서는, 도 9b에 도시한 바와 같이, 제2 칩 영역(21b)에 형성되는 패턴과 제1 칩 영역(21a)의 전극 패드(23a)을 전기적으로 접속하도록 관통 전극을 형성할 수 있다. 그러나, 접합 칩 영역(25-2)에서는, 제1 칩 영역(21a2)과 제2 칩 영역(21b2)과의 사이의 위치 어긋남의 방향과 역의 방향으로 시프트된 포인트에 관통 전극이 형성된다. 그러므로, 제2 칩 영역(21b2)에 형성되는 패턴과 제1 칩 영역(21a2)의 전극 패드(23a)를 관통 전극을 개재하여 전기적으로 접속하는 것은 불가능하다. 즉, 이러한 경우에는, 각각의 접합 칩 영역(25)의 위치 어긋남량으로부터 기판 전체의 위치 오차 등을 구해서 관통 전극을 형성하면, 제2 칩 영역(21b)에 형성되는 패턴과 전극 패드(23a)가 전기적으로 접속하지 않는 접합 칩 영역이 존재할 수 있다. 따라서, 위치 어긋남이 복수의 접합 칩 영역(25) 사이에서 상이한 방향으로 발생하는 기판(2)에 대해서는, 위치 오차, 회전 오차 및 배율 오차 등의 1차 성분의 오차뿐만 아니라, 더 고차 성분의 오차를 산출하기 위해서 얼라인먼트 계측을 행하는 접합 칩 영역(25)의 수를 증가시킨다. 대안적으로, 모든 접합 칩 영역(25)에 대해 얼라인먼트 계측을 행하고, 각각의 접합 칩 영역(25)에 대해 위치 오차 등을 구하여 관통 전극을 형성한다. 이에 의해, 도 9c에 도시한 바와 같이, 모든 접합 칩 영역(25)에 있어서 제2 칩 영역(21b)에 형성되는 패턴과 제1 칩 영역(21a)의 전극 패드(23a)를 전기적으로 접속하도록 관통 전극을 형성하는 것이 가능하다.
<제2 실시 형태>
제2 실시 형태에서는, 회로 패턴을 갖는 제1 기판(2a)의 면이 회로 패턴을 갖는 제2 기판(2b)의 면에 접촉하도록, 제1 기판(2a) 상에 제2 기판(2b)을 중첩하여 접합하는 예에 대해서 설명한다. 도 10은, 제1 기판(2a) 상에 제2 기판(2b)을 중첩하는 예를 도시하는 도면이다. 제1 기판(2a)에는, 회로 패턴으로서 제1 마크(22a)와 전극 패드[제1 전극 패드(23a)]를 각각 포함하는 복수의 칩 영역(21)[이하, 제1 칩 영역(21a)이라 칭한다]이 형성되어 있다. 제2 기판(2b)에는, 회로 패턴으로서 제2 마크(22b)와 전극 패드[제2 전극 패드(23b)]를 각각 포함하는 복수의 칩 영역(21)[이하, 제2 칩 영역(21b)이라 칭한다]이 형성되어 있다. 제2 기판(2b)은, 회로 패턴을 갖는 면(제1 면)이 제1 기판(2a)에 접촉하도록, 제1 기판(2a) 위에 중첨되어 접합된다.
이어서, 제1 기판(2a)과 제2 기판(2b)을 중첩하여 접합시킨 후에 제2 칩 영역(21b)에 관통 전극을 형성하는 방법에 대해서 설명한다. 도 11a 및 도 11b는, 제1 기판(2a)과 제2 기판(2b)을 접합시킨 후에 있어서의 접합 칩 영역(25)의 단면을 도시하는 단면도이다. 상술한 바와 같이, 제1 기판(2a)의 제1 칩 영역(21a)에는 제1 마크(22a)와 제1 전극 패드(23a)가 형성되어 있다. 제2 기판(2b)의 제2 칩 영역(21b)에는 제2 마크(22b)와 제2 전극 패드(23b)가 형성되어 있다. 도 11a 및 도 11b는, 제1 기판(2a)과 제2 기판(2b)과의 사이에 위치 어긋남이 발생하지 않는 경우에 관통 전극을 형성해야 하는, 제2 기판(2b)의 제1 면의 반대측의 제2 면 상의 미리 정해진 포인트(24a 및 24b)를 도시하고 있다. 미리 정해진 포인트(24a 및 24b)에는 마크 등이 제공되지 않는다. 관통 전극의 형성 후에 제1 마크(22a)의 위치 또는 제2 마크(22b)의 위치에 기초해서 위치 결정되면서 패턴(도전층)이 형성될 수 있다.
예를 들어, 제1 칩 영역(21a)과 제2 칩 영역(21b)과의 사이에서 위치 어긋남이 발생하지 않는 경우를 상정한다. 이 경우에는, 노광 장치(10)[제어 유닛(107)]는, 얼라인먼트 검출 유닛(106)이 제1 마크(22a)의 위치 및 제2 마크(22b)의 위치 중 하나를 검출하게 하고, 그 검출 결과에 기초하여, 도 11a 에 도시한 바와 같이 미리 정해진 포인트(24a 및 24b)를 결정한다. 제어 유닛(107)은, 제2 칩 영역(21b)에 공급된 레지스트(26)에 대하여 미리 정해진 포인트(24a 및 24b)에만 노광 처리를 실시한다. 미리 정해진 포인트(24a 및 24b)에서의 노광 처리는 1매의 마스크를 사용하여 실행될 수 있다. 노광 처리가 행하여진 미리 정해진 포인트(24a 및 24b)에 있어서의 레지스트(26)는 현상 처리에 의해 제거되고, 미리 정해진 포인트(24a 및 24b)에만 개구를 갖는 레지스트 패턴이 형성된다. 레지스트 패턴을 에칭 마스크로 사용하여 에칭 처리를 행할 때, 제1 전극 패드(23a)와 소통하는 관통 홀과 제2 전극 패드(23b)와 소통하는 관통 홀을 제2 기판(2b)의 제2 칩 영역(21b)에 형성할 수 있다. 제2 칩 영역(21b)에 형성된 관통 홀에 금속 등의 도전 재료를 충전함으로써, 관통 전극을 형성한다.
그러나, 복수의 기판(2)을 중첩하여 접합할 때, 복수의 기판 사이의 중첩 오차, 접합 응력에 의한 기판(2)의 변형 등에 의해, 복수의 기판 사이에 회로 패턴의 위치 어긋남이 발생할 수 있다. 이러한 위치 어긋남이 발생된 상태에서, 예를 들어 제2 마크(22b)에 기초하여 미리 정해진 포인트(24a 및 24b)를 결정하고, 결정된 미리 정해진 포인트(24a 및 24b)에 관통 전극을 형성하는 경우를 상정한다. 이 경우, 미리 정해진 포인트(24b)에 형성된 관통 전극은 제2 전극 패드(23b)에 접촉하지만, 미리 정해진 포인트(24a)에 형성된 관통 전극은 제1 전극 패드(23a)에 접촉하는데 실패할 수 있다. 마찬가지로, 제1 마크(22a) 에 기초하여 미리 정해진 포인트를 결정하고, 그 미리 정해진 포인트에 관통 전극을 형성하는 경우를 상정한다. 이 경우, 미리 정해진 포인트(24a)에 형성된 관통 전극은 제1 전극 패드(23a)에 접촉하게 되지만, 미리 정해진 포인트(24b)에 형성된 관통 전극은 제2 전극 패드(23b)에 접촉하는데 실패할 수 있다.
제2 실시 형태에서는, 노광 장치(10)는, 얼라인먼트 검출 유닛(106)에 의해 검출된 제1 마크(22a)의 위치와 제2 마크(22b)의 위치에 기초하여 제1 칩 영역(21a)[제1 기판(2a)]과 제2 칩 영역(21b)[제2 기판(2b)]과의 사이의 위치 어긋남량을 구한다. 구한 위치 어긋남량에 기초하여, 노광 장치(10)는 제2 기판(2b)에 형성되는 패턴이 제1 전극 패드(23a) 및 제2 전극 패드(23b)에 전기적인 접촉을 하도록 관통 전극을 형성하는 포인트를 결정하고, 그 포인트에 대해 노광 처리를 실시한다. 노광 처리가 행하여진 포인트의 레지스트(26)는 현상 처리에 의해 제거되고, 당해 포인트에만 개구를 갖는 레지스트 패턴이 형성된다. 레지스트 패턴을 에칭 마스크로서 사용하여 에칭 처리를 행할 때, 도 11b에 도시한 바와 같이, 제1 전극 패드(23a)와 소통하는 관통 홀(27a)과 제2 전극 패드(23b)와 소통하는 관통 홀(27b)을 제2 칩 영역(21b)에 형성할 수 있다. 제2 칩 영역(21b)에 형성된 관통 홀(27a 및 27b)에 금속 등의 도전 재료를 충전함으로써, 제1 전극 패드(23a)에 전기적인 접촉을 하는 관통 전극과 제2 전극 패드(23b)에 전기적인 접촉을 하는 관통 전극을 형성한다.
예를 들어, 노광 장치(10)의 얼라인먼트 검출 유닛(106)은 제1 마크(22a)의 위치(ΔD1)와 제2 마크(22b)의 위치(ΔD2)를 검출한다. 제어 유닛(107)은 제1 칩 영역(21a)과 제2 칩 영역(21b)과의 사이의 위치 어긋남량 (ΔD1+ΔD2)을 구한다. 제1 칩 영역(21a)과 제2 칩 영역(21b)과의 사이의 위치 어긋남량에 기초하여, 제어 유닛(107)은 제2 기판(2b)에 형성되는 패턴이 제1 전극 패드(23a) 및 제2 전극 패드(23b)에 전기적으로 접속하도록 관통 전극을 형성하는 포인트를 결정한다. 관통 전극을 형성하는 각각의 포인트는, 제1 칩 영역(21a)과 제2 칩 영역(21b)과의 사이에 위치 어긋남이 발생하지 않는 경우에 관통 전극을 형성해야 하는 미리 정해진 포인트로부터 위치 어긋남량에 기초하여 시프트된 포인트가 되도록 결정된다. 미리 정해진 포인트로부터의 시프트량으로서는, 제1 실시 형태에서와 같이, 위치 어긋남량의 절반, 또는 제1 전극 패드(23a)[제2 전극 패드(23b)]의 사이즈에 대한 제2 기판(2b)에 형성된 패턴의 사이즈의 비를 위치 어긋남량에 곱하여 구한 양이 사용될 수 있다. 이렇게 결정된 포인트에 노광 처리를 실시하여 관통 홀(27a 및 27b)을 형성함으로써, 제1 전극 패드(23a)에 전기적으로 접속된 관통 전극과 제2 전극 패드(23b)에 전기적으로 접속된 관통 전극을 제2 칩 영역(21b)에 형성한다. 제2 실시 형태에서는, 관통 전극을 형성하는 각각의 포인트는 그것을 위치 어긋남량에 기초하여 미리 정해진 포인트로부터 시프트시킴으로써 결정된다. 그러나, 본 발명은 이것으로 한정되지 않는다. 예를 들어, 관통 전극을 형성하는 각각의 포인트는, 위치 어긋남량에 기초하여 투영 광학계(102)의 투영 배율을 바꿈으로써 결정되어도 되고, 또는 미리 정해진 포인트로부터의 시프트량 및 투영 광학계(102)의 투영 배율의 양쪽 모두에 의해 결정되어도 된다.
<제3 실시 형태>
제3 실시 형태에서는, 전극 패드(29)를 갖는 제1 면(20b)과 패턴을 갖는 제2 면(20a)을 포함하는 기판(2)에, 제1 면(20b)의 전극 패드(29)와 제2 면(20a)에 형성되는 패턴이 전기적으로 접속하도록 관통 전극을 형성하는 예에 대해서 설명한다. 먼저, 당해 기판(2)의 제조 방법에 대해서 설명한다. 제1 면(20b)에 회로 패턴으로서 전극 패드(29)와 제1 마크(30a)를 형성한 후, 제1 면(20b)의 반대측의 제2 면(20a)을 연마하여 기판(2)을 얇게 한다. 기판(2)이 얇은 상태에서는, 노광 처리를 포함하는 다양한 처리를 기판(2)에 대해 행하는 것이 어려워질 수 있다. 따라서, 기판(2)을 보강하도록 구성된 보강 부재(31)(지지 기판)가 기판(2)의 제1 면(20b)에 접촉하도록 접합되어 있다. 보강 부재(31)가 접합된 기판(2)의 제2 면(20a)에는 제2 마크(30b)를 포함하는 회로 패턴이 형성된다.
이어서, 회로 패턴을 각각 갖는 제1 면(20b)과 제2 면(20a)을 포함하는 기판(2)에 관통 전극을 형성하는 방법에 대해서 설명한다. 도 12a 및 도 12b는, 기판(2)에 형성된 1개의 칩 영역(21)의 단면을 도시하는 단면도이다. 상술한 바와 같이, 칩 영역(21)의 제1 면(20b)에는 제1 마크(30a)와 전극 패드(29)가 형성되어 있고, 제2 면(20a)에는 제2 마크(30b)가 형성되어 있다. 도 12a 및 도 12b는, 제1 면(20b)과 제2 면(20a)과의 사이에 위치 어긋남이 발생하지 않는 경우에 관통 전극을 형성해야 하는, 제2 면(20a)의 미리 정해진 포인트(32)를 도시하고 있다. 미리 정해진 포인트(32)는, 제2 면(20a)에 형성된 제2 마크(30b)의 위치에 기초하여 결정된다. 그러나, 미리 정해진 포인트(32)에는 마크 등이 제공되지 않는다. 관통 전극의 형성 후에 제2 마크(30b)의 위치에 기초하여 위치 결정되면서 패턴(도전층)이 형성될 수 있다.
예를 들어, 제1 면(20b)과 제2 면(20a)과의 사이에서 회로 패턴의 위치 어긋남이 발생하지 않는 경우에는, 노광 장치(10)[제어부(107)]는, 얼라인먼트 검출 유닛(106)이 제2 마크(30b)의 위치를 검출하게 하고, 그 검출 결과에 기초하여 미리 정해진 포인트(32)를 결정한다. 제어 유닛(107)은, 제2 면(20a)에 공급된 레지스트(33)에 대하여 미리 정해진 포인트(32)에만 노광 처리를 실시한다. 노광 처리가 행하여진 미리 정해진 포인트(32)의 레지스트(33)는 현상 처리에 의해 제거되고, 미리 정해진 포인트(32)에만 개구를 갖는 레지스트 패턴이 형성된다. 레지스트 패턴을 에칭 마스크로 사용하여 에칭 처리를 행할 때, 제1 면(20b)의 전극 패드(29)와 소통하는 관통 홀을 기판(2)에 형성할 수 있다. 기판(2)에 형성된 관통 홀에 금속 등의 도전 재료를 충전함으로써 관통 전극을 형성한다.
그러나, 제1 면(20b)과 제2 면(20a)과의 사이의 얼라인먼트 오차, 기판(2)을 보강 부재(31)에 접합시킬 때의 접합 응력에 의한 기판(2)의 변형 등에 의해, 제1 면(20b)과 제2 면(20a)과의 사이에서 회로 패턴의 위치 어긋남이 발생할 수 있다. 이로 인해, 제2 마크(30b)의 위치에 기초하여 미리 정해진 포인트(32)를 결정하고, 미리 정해진 포인트(32)에 관통 전극을 형성할 때, 관통 전극은 제1 면(20b)의 전극 패드(29)에 접촉하는데 실패할 수 있다. 제3 실시 형태에서는, 노광 장치(10)는, 얼라인먼트 검출 유닛(106)에 의해 검출된 제1 마크(30a)의 위치와 제2 마크(30b)의 위치에 기초하여 제1 면(20b)과 제2 면(20a)과의 사이에 있어서의 회로 패턴의 위치 어긋남을 구한다. 구한 위치 어긋남량에 기초하여, 노광 장치(10)는, 제2 면(20a)에 형성되는 패턴이 제1 면(20b)의 전극 패드(29)에 전기적인 접촉을 하도록 관통 전극을 형성하는 포인트를 결정한다.
예를 들어, 노광 장치(10)의 얼라인먼트 검출 유닛(106)은 제1 마크(30a)의 위치(ΔD1)와 제2 마크(30b)의 위치(ΔD2)를 검출한다. 제어 유닛(107)은 제1 면(20b)과 제2 면(20a)과의 사이의 위치 어긋남량 (ΔD1+ΔD2)을 구한다. 노광 장치의 제어 유닛(107)은, 제1 면(20b)과 제2 면(20a)과의 사이의 위치 어긋남량에 기초하여, 제2 면(20a)에 형성되는 패턴이 제1 면(20b)의 전극 패드(29)에 전기적으로 접속하도록 관통 전극을 형성하는 포인트를 결정한다. 관통 전극을 형성하는 포인트는, 제1 면(20b)과 제2 면(20a)과의 사이에 위치 어긋남이 발생하지 않는 경우에 관통 전극을 형성해야 하는 미리 정해진 포인트(32)로부터, 위치 어긋남량에 기초하여 시프트된 포인트가 되도록 결정된다. 미리 정해진 포인트(32)로부터의 시프트량으로서는, 제1 실시 형태와 마찬가지로, 위치 어긋남량의 절반 또는 제1 면(20b)의 전극 패드(29)의 사이즈에 대한 제2 면(20a)에 형성되는 패턴의 사이즈의 비를 위치 어긋남량에 곱하여 구한 양이 사용될 수 있다. 이렇게 결정된 포인트에 대해 노광 처리를 실시하여 관통 전극을 형성함으로써, 도 12b에 도시한 바와 같이, 제1 면(20b)의 전극 패드(29)와 소통하는 관통 홀(34)을 형성한다. 관통 홀(34)에 금속 등의 도전 재료를 충전함으로써, 전극 패드(29)에 전기적으로 접속되는 관통 전극을 형성한다.
<물품의 제조 방법의 실시 형태>
본 발명의 실시 형태에 따른 물품의 제조 방법은, 예를 들어 반도체 디바이스 등의 전자 디바이스나 미세 구조를 갖는 소자 등의 물품을 제조하는데 적합하다. 본 실시 형태의 물품의 제조 방법은, 상기 관통 전극 형성 방법을 사용하여 기판에 관통 전극을 형성하는 단계, 및 전 단계에서 관통 전극을 형성한 기판을 가공하는 단계를 포함한다. 또한, 상기 제조 방법은, 다른 주지의 공정(산화, 성막, 증착, 도핑, 평탄화, 에칭, 레지스트 제거, 다이싱, 본딩, 및 패키징)을 포함한다. 본 실시 형태에 따른 물품의 제조 방법은, 종래의 방법에 비하여, 물품의 성능, 품질, 생산성 및 생산 비용 중 적어도 1개에 있어서 우수하다.
본 발명을 예시적인 실시형태를 참조하여 설명하였지만, 본 발명은 개시된 예시적인 실시형태로 제한되지 않는 다는 것이 이해된다. 이하의 청구항의 범위는 모든 이러한 변형과 동등한 구조 및 기능을 포함하도록 가장 넓게 해석되는 것이다.

Claims (16)

  1. 전극 패드를 갖는 제1 기판 상에 접합된 제2 기판에 관통 전극을 형성하는 형성 방법으로서, 상기 제2 기판에 형성되는 패턴이 상기 관통 전극을 통해 상기 전극 패드에 전기적으로 접속하도록 관통 전극을 형성하고, 상기 제1 기판은 제1 마크를 갖고 상기 제2 기판은 제2 마크를 갖는 형성 방법이며,
    상기 형성 방법은,
    상기 제1 기판 및 상기 제2 기판이 접합된 상태에서, 상기 제1 기판의 상기 제1 마크의 위치 및 상기 제2 기판의 상기 제2 마크의 위치를 검출하는 검출 단계로서, 상기 제2 기판을 통과하는 광을 사용하여 제2 기판을 통해 상기 제1 마크의 위치가 검출되는 검출 단계,
    상기 검출 단계에서 검출된 상기 제1 마크의 위치 및 상기 제2 마크의 위치에 기초하여, 상기 패턴을 상기 전극 패드에 전기적으로 접속하도록 상기 제2 기판에 상기 관통 전극을 형성하는 포인트를 결정하는 결정 단계, 및
    상기 결정된 포인트에 상기 관통 전극을 형성하는 형성 단계
    를 포함하는, 형성 방법.
  2. 제1항에 있어서, 상기 결정 단계에서는, 상기 제1 마크의 위치 및 상기 제2 마크의 위치에 기초하여 상기 제1 기판과 상기 제2 기판과의 사이의 위치 어긋남량을 구하고, 미리 정해진 포인트로부터 상기 위치 어긋남량의 절반만큼 시프트된 위치를 상기 관통 전극을 형성하는 포인트로서 결정하는, 형성 방법.
  3. 제1항에 있어서, 상기 결정 단계에서는, 상기 제1 마크의 위치 및 상기 제2 마크의 위치에 기초하여 상기 제1 기판과 상기 제2 기판과의 사이의 위치 어긋남량을 구하고, 미리 정해진 포인트로부터, 상기 제1 마크의 위치 어긋남량, 상기 제2 마크의 위치 어긋남량, 상기 패턴의 사이즈 및 상기 전극 패드의 사이즈로부터 구한 양만큼 시프트된 위치를 상기 관통 전극을 형성하는 포인트로서 결정하는, 형성 방법.
  4. 삭제
  5. 제1항에 있어서, 상기 제2 기판은 상기 제1 기판에 접합되는 제1 면 및 상기 제1 면의 반대편에 제2 면을 포함하고,
    상기 제2 마크는 상기 제2 면에 배열되어 있는, 형성 방법.
  6. 제5항에 있어서, 상기 제2 기판의 상기 제2 면에 상기 패턴을 형성하는 형성 단계를 더 포함하고, 상기 패턴은 상기 제2 마크의 위치에 기초하여 위치 결정되는, 형성 방법.
  7. 제1항에 있어서, 상기 제2 기판은, 상기 제1 기판에 접합되는 제1 면 및 상기 제1 면의 반대편에 제2 면을 포함하고,
    상기 제2 마크는 상기 제1 면에 배열되며,
    상기 제2 면에 상기 패턴을 형성하는 형성 단계를 더 포함하는, 형성 방법.
  8. 제7항에 있어서, 상기 검출 단계에서는, 상기 제2 기판을 통과하는 광을 사용하여 상기 제2 마크의 위치가 검출되는, 형성 방법.
  9. 제8항에 있어서, 상기 패턴은 상기 제2 마크의 위치에 기초하여 위치 결정되는, 형성 방법.
  10. 전극 패드를 갖는 제1 면 및 패턴이 형성되는 제2 면을 포함하는 기판에 관통 전극을 형성하는 형성 방법으로서, 상기 패턴이 상기 관통 전극을 통해 상기 전극 패드에 전기적으로 접속하도록 관통 전극을 형성하고, 상기 제1 면은 제1 마크를 갖고 상기 제2 면은 제2 마크를 갖는 형성 방법이며,
    상기 형성 방법은,
    상기 제1 면의 제1 마크의 위치 및 상기 제2 면의 제2 마크의 위치를 검출하는 검출 단계로서, 상기 기판을 통과하는 광을 사용하여 상기 기판을 통해 상기 제1 마크의 위치가 검출되는 검출 단계,
    상기 검출 단계에서 검출된 상기 제1 마크의 위치 및 상기 제2 마크의 위치에 기초하여, 상기 패턴을 상기 전극 패드에 전기적으로 접속하도록 상기 기판에 상기 관통 전극을 형성하는 포인트를 결정하는 결정 단계, 및
    상기 결정된 포인트에 상기 관통 전극을 형성하는 형성 단계
    를 포함하는, 형성 방법.
  11. 제10항에 있어서, 상기 제1 면에는 상기 기판을 보강하도록 구성된 보강 부재가 접합되어 있는, 형성 방법.
  12. 물품의 제조 방법이며,
    전극 패드와 제1 마크를 갖는 제1 기판과, 제2 마크를 갖고 상기 제1 기판에 접합되는 제2 기판을 구비하는 구조체를 준비하는 준비 단계,
    상기 구조체의 제2 기판에 관통 전극을 형성하는 형성 단계로서, 제2 기판에 형성되는 패턴이 상기 관통 전극을 통해 상기 전극 패드에 전기적으로 접속하도록 관통 전극을 형성하는 형성 단계,
    상기 관통 전극을 갖는 제2 기판에 패턴을 형성하는 형성 단계, 및
    상기 패턴 및 상기 관통 전극을 갖는 상기 구조체를 가공하는 가공 단계를 포함하고,
    상기 관통 전극을 형성하는 형성 단계는,
    상기 제1 기판 및 상기 제2 기판이 접합되어 있는 상태에서, 상기 제1 기판의 상기 제1 마크의 위치 및 상기 제2 기판에 형성된 상기 제2 마크의 위치를 검출하는 검출 단계로서, 상기 제2 기판을 통과하는 광을 사용하여 제2 기판을 통해 제1 마크의 위치가 검출되는 검출 단계,
    상기 검출 단계에서 검출된 상기 제1 마크의 위치 및 상기 제2 마크의 위치에 기초하여, 상기 패턴을 상기 전극 패드에 전기적으로 접속하도록 상기 제2 기판에 상기 관통 전극을 형성하는 포인트를 결정하는 결정 단계, 및
    상기 결정된 포인트에 상기 관통 전극을 형성하는 형성 단계
    를 포함하는, 물품의 제조 방법.
  13. 물품의 제조 방법이며,
    전극 패드를 갖는 제1 면과 제2 면을 포함하는 기판에 관통 전극을 형성하는 형성 단계로서, 상기 제1 면은 제1 마크를 갖고 상기 제2 면은 제2 마크를 갖는 형성 단계,
    상기 관통 전극을 통해 상기 전극 패드와 전기적으로 접속하는 패턴을 상기 기판의 제2 면에 형성하는 형성 단계, 및
    상기 패턴 및 상기 관통 전극을 갖는 상기 기판을 가공하는 가공 단계를 포함하고,
    상기 관통 전극을 형성하는 형성 단계는,
    상기 제1 면의 상기 제1 마크의 위치 및 상기 제2 면의 상기 제2 마크의 위치를 검출하는 검출 단계로서, 상기 기판을 통과하는 광을 사용하여 기판을 통해 제1 마크의 위치가 검출되는 검출 단계,
    상기 검출 단계에서 검출된 상기 제1 마크의 위치 및 상기 제2 마크의 위치에 기초하여, 상기 패턴을 상기 전극 패드에 전기적으로 접속하도록 상기 기판에 상기 관통 전극을 형성하는 포인트를 결정하는 결정 단계, 및
    상기 결정된 포인트에 상기 관통 전극을 형성하는 형성 단계
    를 포함하는, 물품의 제조 방법.
  14. 제1항에 있어서, 상기 제1 마크를 검출하는데 사용되는 광은 적외선인, 형성 방법.
  15. 전극 패드를 포함하는 제1 회로 패턴 및 제1 마크를 갖는 제1 기판을 준비하는 준비 단계,
    제2 회로 패턴 및 제2 마크를 갖는 제2 기판을 준비하는 준비 단계,
    상기 제1 기판 상에 상기 제2 기판을 접합하는 접합 단계,
    상기 제1 기판과 상기 제2 기판이 접합되어 있는 상태에서, 상기 제1 기판의 상기 제1 마크의 위치 및 상기 제2 기판의 상기 제2 마크의 위치를 검출하는 검출 단계로서, 상기 제2 기판을 통과하는 광을 사용하여 제2 기판을 통해 제1 마크의 위치가 검출되는 검출 단계,
    상기 검출 단계에서 검출된 상기 제1 마크의 위치 및 상기 제2 마크의 위치에 기초하여, 상기 패턴을 상기 전극 패드에 전기적으로 접속하도록 상기 제2 기판에 관통 전극을 형성하는 포인트를 결정하는 결정 단계,
    상기 제2 기판 내에, 상기 결정된 포인트에 상기 관통 전극을 형성하는 형성 단계, 및
    상기 관통 전극을 통해 상기 전극 패드에 전기적으로 접속되는 패턴을 상기 제2 기판에 형성하는 형성 단계,
    를 포함하는, 방법.
  16. 제15항에 있어서, 상기 제1 마크를 검출하는데 사용되는 광은 적외선인, 방법.
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