CN115132703A - 半导体结构的测试结构、半导体结构和测试方法 - Google Patents

Abstract

本申请提供半导体结构的测试结构、半导体结构、测试方法、测试设备及可读存储介质。半导体结构的测试结构包括：沿第一方向叠置的多个电极层，任一电极层均包括测试电极，测试电极为相对设置的第一电极和第二电极，相邻的两个电极层的测试电极在垂直于第一方向的平面中的投影包括重叠区；位于相邻的两个电极层之间的绝缘间隔层，绝缘间隔层与重叠区相对的部分中设置有测试插塞，测试插塞连接相邻的两个电极层；与多个电极层的第一电极连接的第一导电衬垫，与多个电极层的第二电极连接的第二导电衬垫。本申请提供的测试结构能够精确地反映出元器件的工艺过程和漏电情况，因而能够及时且全方位地监测出半导体结构中元器件的漏电情况。

Description

半导体结构的测试结构、半导体结构和测试方法

技术领域

本申请涉及半导体技术领域，更具体地，涉及一种半导体结构的测试结构、一种半导体结构、一种测试方法、一种测试设备以及一种计算机可读存储介质。

背景技术

随着科学技术的不断发展，越来越多的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。

电子设备通常通过集成电路实现各种功能，其中集成电路的核心部件是半导体器件。在制备半导体器件的过程中，对于一个正在使用的工艺，需要周期性的检测；此外，在半导体器件制成之后，也需要进行电性参数测试。

因此，如何在不破坏半导体结构的前提下，实现对半导体结构及时且全方位地监测是目前亟待解决的问题。

发明内容

本申请提供了一种可至少部分解决相关技术中存在的上述问题的半导体结构的测试结构、半导体结构、测试方法、测试设备以及计算机可读存储介质。

本申请一方面提供了一种半导体结构的测试结构，所述测试结构包括：沿第一方向叠置的多个电极层，其中任一所述电极层均包括测试电极，所述测试电极为相对设置的第一电极和第二电极，相邻的两个所述电极层的测试电极在垂直于所述第一方向的平面中的投影包括重叠区；位于相邻的两个所述电极层之间的绝缘间隔层，其中所述绝缘间隔层与所述重叠区相对的部分中设置有测试插塞，所述测试插塞连接相邻的两个所述电极层；以及与多个所述电极层的第一电极连接的第一导电衬垫，以及与多个所述电极层的第二电极连接的第二导电衬垫。

在本申请一个实施方式中，所述半导体结构包括基底，所述基底包括多个设置有半导体器件的区域，所述区域之间通过切割道间隔开，所述测试结构设置于所述切割道中，所述第一方向为垂直于所述基底的方向。

在本申请一个实施方式中，所述测试结构还包括位于远离所述基底的一侧的钝化层，所述钝化层在平行于所述基底的平面中延伸、并覆盖所述电极层和所述半导体器件中的金属部件。

在本申请一个实施方式中，所述测试电极包括由多条相互平行的梳齿部组成的一对互插的梳状结构电极。

在本申请一个实施方式中，所述测试插塞连接沿所述第一方向相邻的所述梳状结构电极的梳齿部。

在本申请一个实施方式中，所述梳齿部的宽度为工艺所允许的梳齿部的最小宽度，相邻两条所述梳齿部之间的间隙宽度为工艺所允许的最小间隙宽度。

在本申请一个实施方式中，相邻的两个所述电极层的梳齿部在垂直于所述第一方向的平面中相互垂直。

在本申请一个实施方式中，所述梳齿部的材料为铜、铝、锰和钨中的任意一种或组合；以及所述测试插塞的材料为铜、铝、锰和钨中的任意一种或组合。

在本申请一个实施方式中，所述测试插塞包括垂直互连通道。

在本申请一个实施方式中，所述半导体器件包括沿所述第一方向设置的多个金属部件，以及位于相邻的两个所述金属部件之间的金属插塞，其中，每个所述电极层与至少一个所述金属部件同层，所述金属部件和相应的同层电极层采用相同材料制备；以及所述测试插塞具有与其对应的金属插塞，所述对应的金属插塞与所述测试插塞采用相同材料制备。

在本申请一个实施方式中，所述半导体结构包括键合结构，所述键合结构包括：第一键合层，包括多个贯穿其中的第一键合接触部；第二键合层，包括多个贯穿其中的第二键合接触部；以及键合界面，位于所述第一键合层与所述第二键合层之间，所述第一键合接触部在所述键合界面处与所述第二键合接触部电连接，其中，所述测试插塞具有与其对应的第一键合接触部或第二键合接触部。

本申请另一方面提供了一种半导体结构，所述半导体结构包括本申请一方面提供的任一项所述的测试结构。

本申请又一方面提供了一种半导体器件，所述半导体器件包括本申请另一方面提供的任一项所述半导体结构，其中所述半导体器件包括三维非易失性存储器，所述三维非易失性存储器包括三维NAND存储器和三维NOR存储器中的至少一种。

本申请又一方面提供了一种测试方法，所述方法包括：对本申请一方面提供的任一项所述的测试结构的测试样品进行初步测试，以获得所述测试样品的漏电流；对所述测试样品进行水汽腐蚀加速老化试验；对所述水汽腐蚀加速老化试验后的所述测试样品进行再次测试，以获得所述水汽腐蚀加速老化试验后的所述测试样品的漏电流；以及确定所述测试样品在所述水汽腐蚀加速老化试验前后的漏电流差值，若所述漏电流差值超出阈值，则所述测试样品失效。

在本申请一个实施方式中，所述测试电极包括多条相互平行的梳齿部，以及其中，获得所述测试样品的漏电流，以及获得所述水汽腐蚀加速老化试验后的所述测试样品的漏电流包括：为所述第一导电衬垫提供测试电压信号、并将所述第二导电衬垫接地，或者为所述第二导电衬垫提供测试电压信号、并将所述第一导电衬垫接地；以及确定所述测试样品的测试结构的漏电流，以及确定所述水汽腐蚀加速老化试验后的所述测试样品的测试结构的漏电流。

在本申请一个实施方式中，确定所述测试样品的测试结构的漏电流，以及确定所述水汽腐蚀加速老化试验后的所述测试样品的测试结构的漏电流分别包括：确定同一所述电极层中不同的所述梳齿部之间的漏电流，相邻的两个所述电极层之间的漏电流，所述测试插塞之间的漏电流，以及所述测试插塞与所述电极层之间的漏电流中的至少一个。

在本申请一个实施方式中，采用斜坡电压测试方法测试所述测试样品在所述水汽腐蚀加速老化试验前后的漏电流。

在本申请一个实施方式中，所述阈值的范围为10^-9安培至1安培。

本申请又一方面提供了一种测试设备，所述测试设备包括：处理器；以及存储器，其中，所述存储器中存储有计算机可读代码，所述计算机可读代码当由所述处理器运行时，执行本申请又一方面提供的任一项所述的测试方法。

本申请又一方面提供了一种计算机可读存储介质，其特征在于，其上存储有指令，所述指令在被处理器执行时，使得所述处理器执行本申请又一方面提供的任一项所述的测试方法。

根据本申请至少一个实施方式提供的半导体结构的测试结构、半导体结构、测试方法、测试设备以及计算机可读存储介质，能够精确地反映出半导体结构中元器件的工艺过程和漏电情况，因而能够及时且全方位地监测出半导体结构中元器件的漏电情况。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1是根据本申请一个实施方式的、半导体结构的测试结构的俯视示意图；

图2是图1中的M处的放大示意图；

图3A是根据本申请一个实施方式的、沿着图1中的线A-A’截取的局部示意性剖面图；

图3B是根据本申请一个实施方式的、沿着图1中的线B-B’截取的局部示意性剖面图；

图4是根据本申请一个实施方式的、半导体结构的基底的俯视示意图；

图5是根据本申请一个实施方式的、测试电极的俯视示意图；

图6是根据本申请另一实施方式的、测试电极的俯视示意图；

图7A是根据本申请另一实施方式的、沿着图1中的线A-A’截取的局部示意性剖面图；

图7B是根据本申请另一实施方式的、沿着图1中的线B-B’截取的局部示意性剖面图；

图8A是根据本申请又一实施方式的、沿着图1中的线A-A’截取的局部示意性剖面图；

图8B是根据本申请又一实施方式的、沿着图1中的线B-B’截取的局部示意性剖面图；

图9A是根据本申请又一实施方式的、沿着图1中的线A-A’截取的局部示意性剖面图；

图9B是根据本申请又一实施方式的、沿着图1中的线B-B’截取的局部示意性剖面图；

图10是根据本申请一个实施方式的、半导体结构测试方法的流程图；

图11是根据本申请一个实施方式的、测试设备的示意图；以及

图12是根据本申请一个实施方式的、计算机可读存储介质的示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一电极也可被称作第二电极，反之亦然。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。

此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。

实施例1

图1是根据本申请一个实施方式的、测试结构1000的俯视示意图。图2是图1中的M处的放大示意图。图3A是根据本申请一个实施方式的、沿着图1中的线A-A’截取的局部示意性剖面图。图3B是根据本申请一个实施方式的、沿着图1中的线B-B’截取的局部示意性剖面图。

如图1至图3B所示，本申请提供的半导体结构的测试结构1000(以下简称测试结构1000)可包括：电极层(未示出)、测试电极(未示出)、绝缘间隔层400、测试插塞(未示出)以及导电衬垫500。

具体地，多个电极层可沿第一方向(z方向)叠置设置，并可例如为沿z方向依次叠置的第三电极层300、第二电极层200以及第一电极层100。为了方便观察，图1将位于最上层的第一电极层100设置为透明的图形，从而通过透明的第一电极层100观察位于其下的第二电极层200和第三电极层300。此外，本领域技术人员应理解，测试结构1000所包括的电极层的层数不限于图中所示的数量，可根据需要另外设置。

任一电极层均可包括测试电极，测试电极为相对设置的第一电极(未示出)和第二电极(未示出)，例如位于第一电极层100、且相对设置的第一电极层第一电极101和第一电极层第二电极102；位于第二电极层200、且相对设置的第二电极层第一电极201和第二电极层第二电极202；以及位于第三电极层300、且相对设置的第三电极层第一电极301和第三电极层第二电极302。相邻的两个电极层的测试电极在垂直于z方向的平面中的投影包括重叠区(未示出)，其中垂直于z方向的平面可理解为x方向和y方向所在的平面，x方向、y方向和z方向彼此垂直。

例如，在z方向相邻的第一电极层100和第二电极层200在x方向和y方向所在的平面中的投影包括重叠区(未示出)；在z方向相邻的第二电极层200和第三电极层300在x方向和y方向所在的平面中的投影同样包括重叠区(未示出)。

绝缘间隔层400位于相邻的两个电极层之间，例如第一绝缘间隔层400-1位于在z方向相邻的第一电极层100和第二电极层200之间，第二绝缘间隔层400-2位于在z方向相邻的第二电极层200和第三电极层300之间。本领域技术人员应理解，测试结构1000所包括的电绝缘间隔层400的层数不限于图中所示的数量。

测试插塞位于绝缘间隔层400与重叠区相对的部分中，并连接相邻的两个电极层。例如，第一测试插塞12位于第一电极层100与第二电极层200之间的第一绝缘间隔层400-1中，并连接第一电极层100和第二电极层200；第二测试插塞23位于第二电极层200与第三电极层300之间的第二绝缘间隔层400-2中，并连接第二电极层200和第三电极层300。

此外，每个电极层的第一电极和第二电极均可包括多个金属线或者金属条，因而每个电极层还包括位于不同的金属线(条)之间，以及位于第一电极和第二电极之间的绝缘隔离层(未示出)，绝缘间隔层400可与绝缘隔离层形成为整体隔离层。整体隔离层用于将测试结构1000所包括的金属线(条)之间、测试插塞之间以及金属线(条)与测试插塞之间隔离开，其中测试结构1000所包括的金属线(条)包括位于每个电极层的金属线(条)，也包括位于不同电极层的金属线(条)。

在本申请一个实施方式中，测试插塞可包括测试通孔(未示出)以及形成在测试通孔中的金属填充材料层(未示出)。测试通孔位于绝缘间隔层400与重叠区相对的部分中，并在z方向延伸至相邻的两个电极层。作为一种选择，金属填充材料层的材料为铜、铝、锰和钨中的任意一种或组合。

第一导电衬垫501与第一电极层第一电极101、第二电极层第一电极201、第三电极层第一电极301连接；第二导电衬垫502与第一电极层第二电极102、第二电极层第二电极202第三电极层第二电极302连接。

作为一种选择，可为第一导电衬垫501提供测试电压信号、并将第二导电衬垫502接地；或者，作为另一种选择，可为第二导电衬垫502提供测试电压信号、并将第一导电衬垫501接地，从而可在第一电极和第二电极之间形成电压差。

通过在第一电极和第二电极之间形成电压差，可检测位于第一电极和第二电极之间的绝缘介质的漏电情况。此外，通过在每个绝缘间隔层中设置的多个测试插塞，以及通过位于每个电极层的绝缘隔离层中的测试电极，还可检测例如不同测试插塞之间、不同的测试电极之间、测试插塞与测试电极之间的绝缘介质的漏电情况。换言之，上述绝缘介质可理解为由绝缘间隔层和绝缘隔离层形成的整体隔离层，因而通过分布在整体隔离层中的测试电极和测试插塞，可及时且全方位地检测出测试结构的漏电情况。

图4是根据本申请一个实施方式的、半导体结构的基底2000的俯视示意图。

结合图1至图4，在本申请一个实施方式中，测试结构1000可用于测试半导体结构(未示出)的漏电情况，该半导体结构可具有基底2000，基底2000包括多个设置有半导体器件(未示出)的器件区域2002，相邻的器件区域2002之间通过切割道2001间隔开。测试结构1000可设置在切割道2001中。具体地，可在电极层与基底2000之间设置第三绝缘间隔层400-3，并沿垂直于基底2000的z方向，在第三绝缘间隔层400-3上依次叠置第三电极层300、第二绝缘间隔层400-2、第二电极层200、第一绝缘间隔层400-1以及第一电极层100。

半导体芯片的工艺制作中，利用批量处理技术可在同一基底上形成大量各种类型的复杂器件，并将其互相连接以具有完整的电子功能。随着超大规模集成电路的迅速发展，半导体芯片集成度越来越高，集成在半导体芯片上的元器件的尺寸越来越小，因元器件的高密度、小尺寸引发的各种效应对半导体工艺制作结果的影响也日益突出。随着元器件的尺寸越来越小，元器件之间的距离也越来越小，当半导体制作工艺过程中出现任何异常(例如介质层厚度发生异常等)都将导致元器件之同出现短路或者漏电，因而半导体芯片上元器件之间的漏电便成为一项必须严格监测的项目。

在本申请的一个实施方式中，可在半导体芯片上形成测试区，该测试区可设置在切割道中。通过在切割道的测试区设置测试结构1000，其形成条件与半导体芯片的元器件形成条件一致，后续可通过对测试结构1000的漏电检测来判断半导体芯片的元器件是否存在漏电。

此外，形成测试结构1000所需的工艺步骤还可与半导体芯片上形成元器件所需的工艺步骤一致，从而能够通过检测测试结构1000的电性能参数来判断半导体芯片上元器件电性能的优劣。

另外，半导体芯片制造过程中，对于一个正在使用的工艺，也需要周期性的检测。在半导体芯片制造的同时在硅片上的剩余区域生成测试结构1000，可在半导体芯片制造过程中进行漏电检测，达到了随时监控与检测的目的。

具体地，半导体器件可包括沿z方向设置的多个金属部件(未示出)，以及位于相邻的两个金属部件之间的金属插塞(未示出)，金属插塞可包括通孔和填充在通孔中的金属填充材料(未示出)，其中金属填充材料可为铜、铝、锰和钨中的任意一种或组合。每个电极层与至少一个金属部件同层，金属部件和相应的同层电极层采用相同材料制备。测试插塞也具有与其对应的金属插塞，金属插塞与测试插塞采用相同材料制备。

例如，测试结构1000的第一电极层100可与半导体器件中的第一金属部件(未示出)同层制备；测试结构1000的第二电极层200可与半导体器件中的第二金属部件(未示出)同层制备。测试结构1000的第一测试插塞12可与半导体器件中的第一金属插塞(未示出)对应，并采用相同材料制备，其中第一金属插塞位于第一金属部件与第二金属部件之间。这样，测试结构1000与半导体器件中的需要检测的金属部件同层同工艺制备，两者电性能参数相关，通过测试结构1000的漏电流测试结果，可及时且全方位地表征出半导体结构中元器件的漏电情况。

图5是根据本申请一个实施方式的、测试电极的俯视示意图。

如图5所示，在本申请一个实施方式中，测试电极可包括由多条相互平行的梳齿部组成的一对互插的梳状结构电极。例如，位于第三电极层300的测试电极包括相对设置的第三电极层第一电极301和第三电极层第二电极302，第三电极层第一电极301和第三电极层第二电极302可为包括由多条相互平行的梳齿部组成的一对互插的梳状结构电极。两个互插的梳状结构电极之间绝缘，换言之，在梳齿部之间，以及两个互插的梳状结构电极之间设置有绝缘隔离层。

在本申请一个实施方式中，梳齿部可为金属线或者金属条，梳齿部的材料可为铜、铝、锰和钨中的任意一种或组合。

第一电极和第二电极可为具有相同形状尺寸的梳齿部。以第三电极层第一电极301和第三电极层第二电极302为例，第三电极层第一电极301具有多条平行设置的第一梳齿部31，第三电极层第二电极302具有多条平行设置的第二梳齿部32，其中第一梳齿部31和第二梳齿部32可为具有相同形状尺寸的梳齿部，此外第一梳齿部31和第二梳齿部32的数量均可根据需求设计。

另外，第一电极和第二电极还包括梳柄部。例如，第三电极层第一电极301还包括设置在第一梳齿部31的第一侧的第一梳柄部33，第一梳柄部33与第一梳齿部31连接，并可连接至第一导电衬垫501(如图1所示)。第三电极层第二电极302还包括设置在第二梳齿部31的第二侧的第二梳柄部34，其中第二侧与第一侧相对，第二梳柄部34与第二梳齿部32连接，并可连接至第二导电衬垫502(如图1所示)。

此外，电极层还可包括多个伪梳齿部。例如，第三电极层300还包括多个伪梳齿部30，伪梳齿部和同层的梳齿部同时制备，可用于工艺和电学缓冲。伪梳齿部并未连接至梳柄部，因而不能使用伪梳齿部检测半导体结构或者半导体结构的测试结构的漏电流。

作为一种选择，梳齿部的宽度D、梳齿部的间距H以及第一电极与第二电极之间的间距S均可根据半导体结构的工艺节点设计需求或者半导体器件的金属部件结构设置进行调节。此外，梳齿部的宽度可为工艺所允许的梳齿部的最小宽度，相邻两条梳齿部之间的间隙宽度可为工艺所允许的最小间隙宽度，以使得每个电极层的梳状结构电极的图形设置能够达到工艺能实现的最密程度，从而能够更容易、且全方位地监测出半导体结构中元器件的漏电情况。

结合图3A、图3B和图5，可选地，在本申请的一个实施方式中，测试插塞连接沿z方向相邻的梳状结构电极的梳齿部。以第二测试插塞23为例，第二测试插塞23位于第二电极层200与第三电极层300之间的第二绝缘间隔层400-2中，其一端连接第三电极层第一电极301的梳齿部31，另一端连接第二电极层第二电极202的梳齿部(未示出)；或者其一端连接第三电极层第二电极302的梳齿部32，另一端连接第二电极层第一电极201的梳齿部(未示出)。换言之，测试插塞可连接沿z方向相邻的第一电极和第二电极的梳齿部。

在为第一导电衬垫501或者第二导电衬垫502提供测试电压信号后，第一电极和第二电极之间形成电压差，测试插塞的两端分别连接不同电极层的第一电极和第二电极的梳齿部，因而可检测例如不同测试插塞之间或者测试插塞与测试电极之间的绝缘介质的漏电情况，并进而通过分布在多个绝缘间隔层中的多个测试插塞确定半导体结构或者测试结构的漏电情况。

作为一种选择，可将相邻的两个电极层的梳齿部设置为在x方向和y方向所在的平面中相互交叉。相邻的两个电极层的梳齿部相互交叉，既可使相邻的两个电极层的梳齿部在x方向和y方向所在的平面中的正投影相互嵌套，又便于合理地布局连接相邻的两个电极层的导电插塞，从而有利于检测不同测试插塞之间、不同的测试电极之间、测试插塞与测试电极之间的绝缘介质的漏电情况。进一步地，相邻的两个电极层的梳齿部可在x方向和y方向所在的平面中相互垂直。例如，第一电极层100的梳齿部和第二电极层200的梳齿部可在x方向和y方向所在的平面中相互垂直；第二电极层200的梳齿部和第三电极层300的梳齿部可在x方向和y方向所在的平面中相互垂直。x方向和y方向所在的平面可理解为垂直于第一方向(z方向)的平面。

图6是根据本申请另一实施方式的、测试电极的俯视示意图。

在本申请的一些实施方式中，测试电极还可设置为蛇形结构、回字形结构、圆环形结构等，本申请对测试电极的形状结构不作限定。例如，以第三电极层300为例，第三电极层300可包括相对设置的第三电极层第一电极301’和第三电极层第二电极302’，其中第三电极层第一电极301’和第三电极层第二电极302’均可为蛇形结构。具体地，蛇形结构可为多条直线或多条弧线相互连接形成的金属线，或者也可为多条直线和多条弧线相互连接形成的金属线。相邻两条连接的直线之间、弧线之间以及直线和弧线之间的夹角可为任意角度，任意角度可理解为直角、锐角或钝角。此外，蛇形结构的金属线(条)的宽度越小，且金属线(条)中相对设置的部分之间的间隔越小，可使蛇形结构的金属线(条)的图形设置的越密集，从而能够更容易、且全方位地监测半导体结构中元器件的漏电情况。

另外，如图6所示，蛇形结构的第三电极层第一电极301’和第三电极层第二电极302’均可包括两端。例如，第三电极层第一电极301’包括第一端33’和第二端(未示出)；第三电极层第二电极302’包括第三端34’和第四端(未示出)。可将第一端33’连接至第一导电衬垫501(如图1所示)，第三端34’连接至第二导电衬垫502(如图1所示)。

实施例2

图7A是根据本申请另一实施方式的、沿着图1中的线A-A’截取的局部示意性剖面图。图7B是根据本申请另一实施方式的、沿着图1中的线B-B’截取的局部示意性剖面图。

在半导体器件的制造工艺中，通常会在半导体器件的最上层覆盖钝化层(Passivation)，用于保护位于其下的结构免于损坏。因而若钝化层受到破坏，可能会导致芯片发生故障。

半导体器件的最上层覆盖的钝化层不一定是连续的，例如可根据实际设计需要，在半导体器件的某些部分的上方不覆盖该钝化层，以暴露下方结构。本申请至少一个实施方式提供的测试结构即可测试半导体器件中包括钝化层的半导体结构，又可测试半导体器件中不包括钝化层的半导体结构。通过本实施例提供的测试结构，在半导体结构的漏电流测试中，在不破坏半导体器件的最上层覆盖的钝化层的情况下，可及时且全方位地监测出半导体结构中元器件的漏电情况。

下面将结合图1、图7A至图7B详细说明测试结构1000在本申请的另一实施方式中的具体结构。

由于在上文中描述的测试结构1000所涉及的内容和结构可完全或部分地适用于在这里描述的半导体结构的测试结构中，因此与其相关或相似的内容不再赘述。在下文中将详细描述在本申请的另一实施方式中测试结构1000所包括的钝化层600。

结合图3A、图3B、图7A和7B，测试结构1000还可包括钝化层600。钝化层600可位于远离基底2000的一侧。如图1、图3A至图3B所示，作为一种选择，例如根据实际设计需要，测试结构1000的钝化层600在平行于基底2000的平面中可以是不连续的，以暴露其下方的电极层和半导体器件中的金属部件；如图1、图7A至图7B所示，作为另一种选择，例如根据实际设计需要，测试结构1000的钝化层600可在平行于基底2000的平面中延伸，覆盖电极层和半导体器件中的金属部件，其中平行于基底2000的平面可理解为x方向和y方向所在的平面。

具体地，钝化层600可以是单层结构，也可以是复合结构。例如钝化层600可包括依次覆盖于电极层和金属部件上的氧化物层、氧化填充层和氮化物层。

钝化层600位于远离基底2000的最外侧，并可在平行于基底2000的平面中延伸，覆盖包括金属部件的半导体芯片的元器件。因而，钝化层600可保护位于其下的结构免于损坏，满足不同半导体器件结构设置的需求。另外，通过本实施例可在不破坏钝化层600的情况下，及时且全方位地监测出半导体结构中元器件的漏电情况。

实施例3

图8A是根据本申请又一实施方式的、沿着图1中的线A-A’截取的局部示意性剖面图。图8B是根据本申请又一实施方式的、沿着图1中的线B-B’截取的局部示意性剖面图。

以半导体器件为三维非易失性存储器为例，在三维非易失性存储器的制备中，需要将例如包括三维存储结构的存储芯片和包括外围电路的外围电路芯片键合在一起。因而，三维存储结构的例如顶层上可设置至少一个垂直互连通道，外围电路的例如底层也可设置至少一个垂直互连通道。三维存储结构和外围电路可通过包括垂直互连通道的键合结构实现电连接。因此垂直互连通道的性能非常重要。本申请至少一个实施方式提供的半导体结构的测试结构，还可测试半导体器件中的垂直互连通道。

具体地，半导体器件可包括彼此键合的第一芯片、第二芯片以及位于第一芯片与第二芯片之间的键合结构。例如，三维非易失性存储器可包括存储芯片和外围电路芯片，以及位于存储芯片与外围电路芯片之间的键合结构，其中存储芯片和外围电路芯片可通过例如混合键合技术叠置，实现三维非易失性存储器的预设功能。键合结构可包括第一键合层、第二键合层以及键合界面。第一键合层可位于第一芯片的表面(例如，顶面)，并包括多个贯穿其中的第一键合接触部，可选地，第一键合接触部可为垂直互连通道。此外，第一键合层还包括位于相邻的第一键合接触部之间的第一绝缘介质层。第二键合层可位于第二芯片的表面(例如，底面)，并包括多个贯穿其中的第二键合接触部，可选地，第二键合接触部可为垂直互连通道。此外，第二键合层还包括位于相邻的第二键合接触部之间的第二绝缘介质层。键合界面位于第一键合层与第二键合层之间，通过例如混合键合技术，可将上述两个芯片层叠在一起，并使得第一键合接触部在键合界面处与第二键合接触部电连接，从而实现半导体器件的预设功能。本申请至少一个实施方式提供的半导体结构的测试结构，还可测试半导体器件中的键合结构。

下面将结合图1、图8A至图8B详细说明测试结构1000在本申请的又一实施方式中的具体结构。

由于在上文中描述的测试结构1000所涉及的内容和结构可完全或部分地适用于在这里描述的半导体结构的测试结构中，因此与其相关或相似的内容不再赘述。在下文中将详细描述在本申请的另一实施方式中测试结构1000所包括的垂直互连通道12’。

作为一种选择，如图1、图8A至图8B所示，测试结构1000所包括测试插塞可包括垂直互连通道12’。

具体地，半导体器件可包括沿z方向设置的多个金属部件(未示出)，以及位于相邻的两个金属部件之间的垂直互连通道，可选地，该垂直互连通道可为键合结构的第一键合接触部或第二键合接触部。每个电极层与至少一个金属部件同层，金属部件和相应的同层电极层采用相同材料制备。测试插塞也具有与其对应的垂直互连通道，垂直互连通道与测试插塞采用相同材料和相同工艺制备。

例如，测试结构1000的第一电极层100可与半导体器件中的第一金属部件(未示出)同层制备；测试结构1000的第二电极层200可与半导体器件中的第二金属部件(未示出)同层制备。测试结构1000的第一测试插塞12’可与半导体器件中的垂直互连通道对应，并采用相同材料、相同工艺制备，其中垂直互连通道位于第一金属部件与第二金属部件之间。这样，第一测试插塞12’与半导体器件中的需要检测的垂直互连通道同层同工艺制备，两者电性能参数相关，通过测试结构1000的漏电流测试结果，可及时表征出半导体结构中包括垂直互连通道的元器件的漏电情况。

实施例4

图9A是根据本申请又一实施方式的、沿着图1中的线A-A’截取的局部示意性剖面图。图9B是根据本申请又一实施方式的、沿着图1中的线B-B’截取的局部示意性剖面图。

下面将结合图1、图9A至图9B详细说明测试结构1000在本申请的又一实施方式中的具体结构。

由于在上文中描述的测试结构1000所涉及的内容和结构可完全或部分地适用于在这里描述的半导体结构的测试结构中，因此与其相关或相似的内容不再赘述。

以三维存储器为例，在三维存储器的制备中，通常会在三维存储器的最上层覆盖钝化层。钝化层用于保护其下层结构免于损坏，因而若钝化层受到破坏，可能会导致三维存储器发生故障。此外，三维存储器中还可能包括多个垂直互连通道，三维存储器包括的三维存储结构和外围电路可通过垂直互连通道之间的键合实现电连接，因此垂直互连通道的性能非常重要。

本申请至少一个实施方式提供的半导体结构的测试结构，在不破坏半导体器件的最上层覆盖的钝化层的情况下，可及时且全方位地监测出半导体结构中包括垂直互连通道的元器件的漏电情况。

具体地，如图1、图9A至图9B所示，测试结构1000还可包括钝化层600和第一测试插塞12’。钝化层600位于远离基底2000的一侧，并在平行于基底2000的平面中延伸，覆盖电极层和半导体器件中的金属部件，其中平行于基底2000的平面可理解为x方向和y方向所在的平面。测试结构1000所包括测试插塞可包括垂直互连通道12’。垂直互连通道12’位于相邻的第一电极层100和第二电极层200之间的绝缘间隔层400-1中，并连接第一电极层100和第二电极层200。第一测试插塞12’与半导体器件中的需要检测的垂直互连通道同层同工艺制备，两者电性能参数相关。可选地，上述垂直互连通道可为键合结构的第一键合接触部或第二键合接触部。

因而，通过本实施例可在不破坏钝化层的情况下，通过测试结构1000的漏电流测试结果，及时表征出半导体结构中包括垂直互连通道的元器件的漏电情况。

另外，本申请的实施方式还提供包括测试结构1000的半导体结构(未示出)。

在本申请的一个实施方式中，半导体结构可例如为已经完成晶圆阶段(例如，形成器件结构和器件结构的互连结构的阶段)的加工工艺的晶圆。半导体结构可包括基底和基底上阵列排布的芯片。芯片可包括器件结构和器件结构的互连结构。器件结构可包括有源器件和无源器件中的至少一种。无源器件可例如包括电阻、电容或电感等。有源器件可例如包括MOS器件、存储器件或其他半导体器件，其中存储器件可例如包括三维非易失性存储器或随机存储器等。三维非易失性存储器可例如包括三维NAND存储器和三维NOR存储器中的至少一种的浮栅场效应晶体管，或者铁电存储器、相变存储器等。此外，器件结构可以为平面型器件或立体器件。

在本申请至少一个实施方式中，可在半导体芯片制造过程中以及半导体芯片制造之后，通过对测试结构1000进行漏电检测，确定半导体结构的漏电情况，达到了随时监控与检测的目的。以三维存储器为例，可在三维存储器制备后，根据实际需求进行诸如老化实验和极端环境实验的漏电检测。下文将以水汽侵蚀为例，描述半导体结构测试方法5000。水汽侵蚀主要是通过金属/介质界面进入半导体芯片内部进行腐蚀，因而有必要对水汽侵蚀后的芯片内部漏电情况进行检测。

图10是根据本申请一个实施方式的、半导体结构测试方法5000的流程图。

如图10所示，本申请的实施方式还提供半导体结构漏电测试方法5000，其中以半导体结构水汽侵蚀后的芯片内部漏电检测为例，半导体结构漏电测试方法5000可包括：

S1，对包含测试结构1000的测试样品进行初步测试，以获得测试样品的漏电流。

S2，对测试样品进行水汽腐蚀加速老化试验。

S3，对水汽腐蚀加速老化试验后的测试样品进行再次测试，以获得水汽腐蚀加速老化试验后的测试样品的漏电流。

S4，确定测试样品在水汽腐蚀加速老化试验前后的漏电流差值，若漏电流差值超出阈值，则测试样品失效。

下面举例说明上述半导体结构测试方法5000的各个步骤的具体工艺。

步骤S1

对包含测试结构1000的测试样品进行初步测试，以获得测试样品的漏电流

为第一导电衬垫提供测试电压信号、并将第二导电衬垫接地，或者为第二导电衬垫提供测试电压信号、并将第一导电衬垫接地；以及确定测试样品的测试结构1000的漏电流。

作为一种选择，可确定测试结构1000中同一电极层中不同的梳齿部之间的漏电流，相邻的两个电极层之间的漏电流，测试插塞之间的漏电流，以及测试插塞与电极层之间的漏电流中的至少一个。换言之，通过在测试结构1000的第一电极和第二电极之间形成电压差，可检测位于第一电极和第二电极之间的绝缘介质的漏电情况。通过在测试结构1000的每个绝缘间隔层中设置的多个测试插塞，以及通过位于每个电极层的绝缘隔离层中的测试电极，可检测例如不同测试插塞之间、不同的测试电极之间、测试插塞与测试电极之间的绝缘介质的漏电情况，其中绝缘介质可理解为由绝缘间隔层和绝缘隔离层形成的整体隔离层，因而通过分布在整体隔离层中的测试电极和测试插塞，可及时且全方位地检测出测试结构的漏电情况。

此外，由于测试结构1000的电极层与半导体器件中的金属部件同层制备，测试结构1000的测试插塞与半导体器件中的金属插塞对应，并采用相同材料制备。因而，测试结构1000与半导体器件中的需要检测的金属部件同层同工艺制备，两者电性能参数相关，通过测试结构1000的漏电流测试结果，可及时且全方位地表征出测试样品在水汽腐蚀加速老化试验前的漏电情况。

可选地，可采用例如斜坡电压测试方法检测测试样品在水汽腐蚀加速老化试验前的漏电流。在使用斜坡电压测试方法时，在第一导电衬垫或者第一导电衬垫上施加斜坡电压形式的测试电压，斜坡电压形式的测试电压可理解为测试电压的数值在呈线性逐渐增大或呈指数级逐渐增大。在施加测试电压之后，可测量不同测试插塞之间、不同的测试电极之间、测试插塞与测试电极之间的绝缘介质的漏电流。

步骤S2

对测试样品进行水汽腐蚀加速老化试验

半导体芯片的老化测试是一种采用电压和高温来加速器件电学故障的电应力测试方法，其模拟了半导体芯片运行的整个寿命，从而尽早暴露半导体芯片中的缺陷。在步骤S2中采用的水汽腐蚀加速老化试验可采用现有的常规方法，根据实际需要进行实验，在此不做赘述。

步骤S3

对水汽腐蚀加速老化试验后的测试样品进行再次测试，以获得水汽腐蚀加速老化 试验后的测试样品的漏电流

可采用与步骤S1中对水汽腐蚀加速老化试验前的测试样品进行测试的方法相同的方法，对水汽腐蚀加速老化试验后的测试样品进行再次测试。

具体地，在水汽腐蚀加速老化试验后，可为测试样品的测试结构1000的第一导电衬垫提供测试电压信号、并将第二导电衬垫接地，或者为第二导电衬垫提供测试电压信号、并将第一导电衬垫接地；以及确定测试样品的测试结构1000的漏电流。

作为一种选择，可确定测试结构1000中同一电极层中不同的梳齿部之间的漏电流，相邻的两个电极层之间的漏电流，测试插塞之间的漏电流，以及测试插塞与电极层之间的漏电流中的至少一个。换言之，通过在测试结构1000的第一电极和第二电极之间形成电压差，可检测位于第一电极和第二电极之间的绝缘介质的漏电情况。通过在测试结构1000的每个绝缘间隔层中设置的多个测试插塞，以及通过位于每个电极层的绝缘隔离层中的测试电极，可检测例如不同测试插塞之间、不同的测试电极之间、测试插塞与测试电极之间的绝缘介质的漏电情况，其中绝缘介质可理解为由绝缘间隔层和绝缘隔离层形成的整体隔离层，因而通过分布在整体隔离层中的测试电极和测试插塞，可及时且全方位地检测出测试结构的漏电情况。

可采用例如斜坡电压测试方法测试测试样品在水汽腐蚀加速老化试验前的漏电流。

在水汽腐蚀加速老化试验后，通过测试结构1000的漏电流测试结果，可及时且全方位地表征出测试样品在水汽腐蚀加速老化试验后的漏电情况。

步骤S4

确定测试样品在水汽腐蚀加速老化试验前后的漏电流差值，若漏电流差值超出阈 值，则测试样品失效

步骤S4确定测试样品在水汽腐蚀加速老化试验前后的漏电流差值，若漏电流差值超出阈值，则测试样品失效可例如包括：确定测试样品由于其绝缘介质的缺陷导致漏电失效的阈值；基于步骤S1确定的测试样品在水汽腐蚀加速老化试验前的漏电流，步骤S3确定的测试样品在水汽腐蚀加速老化试验后的漏电流，确定两者之间的漏电流差值；在测试样品的漏电流差值大于阈值的情况下，判定测试样品失效。

具体地，以三维存储器为例，其器件失效的漏电流差值的阈值范围可为10^-9安培至1安培。换言之，可根据需求确定特定类型的三维存储器失效的漏电流差值的阈值，该阈值的范围可为10^-9安培至1安培。在确定出测试样品的漏电失效的阈值后，可具有前两个步骤S1和S3获得漏电流，确定测试样品的漏电流差值，并与已经确定的漏电流差值的阈值进行比较，判定测试样品是否失效，在测试样品的漏电流差值大于阈值的情况下，判定测试样品失效。

因而，根据本申请至少一个实施方式提供的测试方法能够精确地反映出半导体结构中元器件的工艺过程和漏电情况，因而能够及时且全方位地监测出半导体结构中元器件的漏电情况。

图11示出了根据本申请一个实施方式的一种测试设备3000的示意图。测试设备3000可包括一个或多个处理器以及一个或多个存储器。其中，存储器中存储有计算机可读代码，计算机可读代码当由一个或多个处理器运行时，可以执行如上所述的测试方法。根据本申请实施方式的方法或装置也可以借助于图11所示的测试设备3000的架构来实现。如图11所示，测试设备3000可包括总线3010、一个或多个CPU3020、只读存储器(ROM)3030、随机存取存储器(RAM)3040、连接到网络的通信端口3050、输入/输出组件3060、硬盘3070等。测试设备3000中的存储设备，例如ROM3030或硬盘3070可存储本申请提供的文件管理方法的处理和通信使用的各种数据或文件以及CPU所执行的程序指令。测试方法可例如包括：对包含测试结构1000的测试样品进行初步测试，以获得测试样品的漏电流；对测试样品进行水汽腐蚀加速老化试验；对水汽腐蚀加速老化试验后的测试样品进行再次测试，以获得水汽腐蚀加速老化试验后的测试样品的漏电流；以及确定测试样品在水汽腐蚀加速老化试验前后的漏电流差值，若漏电流差值超出阈值，则测试样品失效。进一步地，测试设备3000还可包括用户界面3080。当然，图11所示的架构只是示例性的，在实现不同的设备时，根据实际需要，可以省略图11示出的计算设备中的一个或多个组件。

图12是根据本申请的一个实施方式的计算机可读存储介质4020的示意图。如图12所示，计算机可读存储介质4020上存储有计算机可读指令4010。当所述计算机可读指令4010由处理器运行时，可执行参照以上附图描述的根据本申请实施方式的测试方法。计算机可读存储介质包括但不限于例如易失性存储器和/或非易失性存储器。易失性存储器例如可包括随机存取存储器(RAM)和高速缓冲存储器(cache)等。非易失性存储器例如可包括只读存储器(ROM)、硬盘、闪存等。

另外，根据本申请的实施方式，上文参考流程图描述的过程可以被实现为计算机软件程序。例如，本申请提供了一种非暂时性机器可读存储介质，所述非暂时性机器可读存储介质存储有机器可读指令，所述机器可读指令能够由处理器运行以执行与本申请提供的方法步骤对应的指令，例如：对包含测试结构1000的测试样品进行初步测试，以获得测试样品的漏电流；对测试样品进行水汽腐蚀加速老化试验；对水汽腐蚀加速老化试验后的测试样品进行再次测试，以获得水汽腐蚀加速老化试验后的测试样品的漏电流；以及确定测试样品在水汽腐蚀加速老化试验前后的漏电流差值，若漏电流差值超出阈值，则测试样品失效。在这样的实施方式中，该计算机程序可以通过通信接口从网络上被下载和安装，和从可拆卸介质被安装。在该计算机程序被中央处理单元(CPU)执行时，执行本申请的方法中限定的上述功能。

可能以许多方式来实现本申请的方法和装置、设备。例如，可通过软件、硬件、固件或者软件、硬件、固件的任何组合来实现本申请的方法和装置、设备。用于方法的步骤的上述顺序仅是为了进行说明，本申请的方法的步骤不限于以上具体描述的顺序，除非以其它方式特别说明。此外，在一些实施例中，还可将本申请实施为记录在记录介质中的程序，这些程序包括用于实现根据本申请的方法的机器可读指令。因而，本申请还覆盖存储用于执行根据本申请的方法的程序的记录介质。

另外，本申请的实施方式中提供的上述技术方案中与现有技术中对应技术方案实现原理一致的部分并未详细说明，以免过多赘述。

以上描述仅为本申请较佳的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (20)

1.一种半导体结构的测试结构，其特征在于，所述测试结构包括：

沿第一方向叠置的多个电极层，其中任一所述电极层均包括测试电极，所述测试电极为相对设置的第一电极和第二电极，相邻的两个所述电极层的测试电极在垂直于所述第一方向的平面中的投影包括重叠区；

位于相邻的两个所述电极层之间的绝缘间隔层，其中所述绝缘间隔层与所述重叠区相对的部分中设置有测试插塞，所述测试插塞连接相邻的两个所述电极层；以及

与多个所述电极层的第一电极连接的第一导电衬垫，以及与多个所述电极层的第二电极连接的第二导电衬垫。

2.根据权利要求1所述的测试结构，其中，

所述半导体结构包括基底，所述基底包括多个设置有半导体器件的区域，所述区域之间通过切割道间隔开，所述测试结构设置于所述切割道中，所述第一方向为垂直于所述基底的方向。

3.根据权利要求2所述的测试结构，其中，

所述测试结构还包括位于远离所述基底的一侧的钝化层，所述钝化层在平行于所述基底的平面中延伸、并覆盖所述电极层和所述半导体器件中的金属部件。

4.根据权利要求1所述的测试结构，其中，

所述测试电极包括由多条相互平行的梳齿部组成的一对互插的梳状结构电极。

5.根据权利要求4所述的测试结构，其中，

所述测试插塞连接沿所述第一方向相邻的所述梳状结构电极的梳齿部。

6.根据权利要求4所述的测试结构，其中，

所述梳齿部的宽度为工艺所允许的梳齿部的最小宽度，相邻两条所述梳齿部之间的间隙宽度为工艺所允许的最小间隙宽度。

7.根据权利要求4所述的测试结构，其中，

相邻的两个所述电极层的梳齿部在垂直于所述第一方向的平面中相互垂直。

8.根据权利要求4所述的测试结构，其中，

所述梳齿部的材料为铜、铝、锰和钨中的任意一种或组合；以及

所述测试插塞的材料为铜、铝、锰和钨中的任意一种或组合。

9.根据权利要求1至8中任一项所述的测试结构，其中，

所述测试插塞包括垂直互连通道。

10.根据权利要求1至8中任一项所述的测试结构，其中，

所述半导体结构包括沿所述第一方向设置的多个金属部件，以及位于相邻的两个所述金属部件之间的金属插塞，

其中，每个所述电极层与至少一个所述金属部件同层，所述金属部件和相应的同层电极层采用相同材料制备；以及

所述测试插塞具有与其对应的金属插塞，所述对应的金属插塞与所述测试插塞采用相同材料制备。

11.根据权利要求10所述的测试结构，其中，

所述半导体结构包括键合结构，所述键合结构包括：

第一键合层，包括多个贯穿其中的第一键合接触部；

第二键合层，包括多个贯穿其中的第二键合接触部；以及

键合界面，位于所述第一键合层与所述第二键合层之间，所述第一键合接触部在所述键合界面处与所述第二键合接触部电连接，

其中，所述测试插塞具有与其对应的第一键合接触部或第二键合接触部。

12.一种半导体结构，其特征在于，所述半导体结构包括如权利要求1至11中任一项所述的测试结构。

13.一种半导体器件，其特征在于，所述半导体器件包括如权利要求12所述的半导体结构，其中，所述半导体器件包括三维非易失性存储器，所述三维非易失性存储器包括三维NAND存储器和三维NOR存储器中的至少一种。

14.一种测试方法，其特征在于，所述方法包括：

对包含权利要求1至11中任一项所述的测试结构的测试样品进行初步测试，以获得所述测试样品的漏电流；

对所述测试样品进行水汽腐蚀加速老化试验；

对所述水汽腐蚀加速老化试验后的所述测试样品进行再次测试，以获得所述水汽腐蚀加速老化试验后的所述测试样品的漏电流；以及

确定所述测试样品在所述水汽腐蚀加速老化试验前后的漏电流差值，若所述漏电流差值超出阈值，则所述测试样品失效。

15.根据权利要求14所述的测试方法，其中，所述测试电极包括多条相互平行的梳齿部，

获得所述测试样品的漏电流，以及获得所述水汽腐蚀加速老化试验后的所述测试样品的漏电流包括：

为所述第一导电衬垫提供测试电压信号、并将所述第二导电衬垫接地，或者为所述第二导电衬垫提供测试电压信号、并将所述第一导电衬垫接地；以及

确定所述测试样品的测试结构的漏电流，以及确定所述水汽腐蚀加速老化试验后的所述测试样品的测试结构的漏电流。

16.根据权利要求15所述的测试方法，其中，确定所述测试样品的测试结构的漏电流，以及确定所述水汽腐蚀加速老化试验后的所述测试样品的测试结构的漏电流分别包括：

确定同一所述电极层中不同的所述梳齿部之间的漏电流，相邻的两个所述电极层之间的漏电流，所述测试插塞之间的漏电流，以及所述测试插塞与所述电极层之间的漏电流中的至少一个。

17.根据权利要求14所述的测试方法，其中，

采用斜坡电压测试方法测试所述测试样品在所述水汽腐蚀加速老化试验前后的漏电流。

18.根据权利要求14所述的测试方法，其中，

所述阈值的范围为10^-9安培至1安培。

19.一种测试设备，其特征在于，所述测试设备包括：

处理器；以及

存储器，其中，所述存储器中存储有计算机可读代码，所述计算机可读代码当由所述处理器运行时，执行如权利要求14至18中任一项所述的测试方法。

20.一种计算机可读存储介质，其特征在于，其上存储有指令，所述指令在被处理器执行时，使得所述处理器执行如权利要求14至18中任一项所述的测试方法。

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