JP2011035299A - 集積回路装置 - Google Patents
集積回路装置 Download PDFInfo
- Publication number
- JP2011035299A JP2011035299A JP2009182431A JP2009182431A JP2011035299A JP 2011035299 A JP2011035299 A JP 2011035299A JP 2009182431 A JP2009182431 A JP 2009182431A JP 2009182431 A JP2009182431 A JP 2009182431A JP 2011035299 A JP2011035299 A JP 2011035299A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit device
- external electrode
- film
- shape
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】チップサイズを増加させずに、チップ位置情報等の識別情報を記録した集積回路装置を提供すること。
【解決手段】集積回路を有する集積回路基板と、前記集積回路に接続された導電性パッドと、前記導電性パッドを露出する開口部を持つ絶縁膜を備えた外部電極構造体とを有し、前記外部電極構造体が、前記集積回路基板の識別情報に対応する形状を有すること。
【選択図】図1
【解決手段】集積回路を有する集積回路基板と、前記集積回路に接続された導電性パッドと、前記導電性パッドを露出する開口部を持つ絶縁膜を備えた外部電極構造体とを有し、前記外部電極構造体が、前記集積回路基板の識別情報に対応する形状を有すること。
【選択図】図1
Description
本発明は、集積回路装置に関する。
集積回路装置(例えば、半導体メモリ)の製造工程では、ウェーハ上に、多数の集積回路装置を一度に形成する。その後、このウェーハをダイシングして、チップ状態の集積回路装置を形成する。その後、このチップ状態の集積回路装置をIC(Integrated Circuit)パケージに収めて、集積回路装置を完成する。
このように一度に形成される多数の集積回路装置を識別するため、集積回路装置には、ウェーハ面内の形成位置を示すチップ位置情報が記録される。そして、集積回路装置に不良品が発生した場合には、このチップ位置情報によりウェーハ面内の不良分布解析を行い、製造工程を見直す。
このチップ位置情報は、例えば一辺が250μmの情報記録領域に記録される。しかし、このように広いエリアを微小な集積回路装置(例えば、ICタグ)に設けることは、チップサイズ(集積回路装置のサイズ)を増大させ、ウェーハ1枚から取れる装置数を少なくしてしまう。
そこで、本発明の目的は、チップサイズを増加させずに、チップ位置情報等の識別情報を記録した集積回路装置を提供することである。
上記の目的を達成するために、本装置の一観点によれば、集積回路を有する集積回路基板と、上記集積回路に接続された導電性パッドと、上記導電性パッドを露出する開口部を持つ絶縁膜を備える外部電極構造体とを有し、上記外部電極構造体が、上記集積回路装置の識別情報に対応する形状を有する集積回路装置が提供される。
本装置によれば、チップサイズを増加させずに、識別情報を記録した集積回路装置を提供することができる。
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。
(実施の形態1)
―構 成―
図1は、本実施の形態の集積回路装置2の平面図である。図2は、図1のII-II線における断面を矢印の方向から見た図である。
―構 成―
図1は、本実施の形態の集積回路装置2の平面図である。図2は、図1のII-II線における断面を矢印の方向から見た図である。
本集積回路装置2は、図1及び2に示すように、集積回路4を有する集積回路基板6と、識別情報に対応する形状を有する外部電極構造体14とを有している。
また、本集積回路装置2は、図1に示すように、識別情報に対応する形状を有さない通常の外部電極構造体14aも有している。これらの外部電極構造体14,14aを介して、集積回路4が、外部の電子回路に接続される。
集積回路基板6は、図2に示すように、半導体基板16(例えば、Si基板)と、この半導体基板16の上に形成された集積回路4を有している。集積回路4は、半導体基板16の上に形成した複数のトランジスタ18を有している。また、集積回路4は、このトランジスタ18を電気的に分離する酸化膜20を有している。また、集積回路4は、トランジスタ18を形成した半導体基板16の上に積層した複数の層間絶縁膜22と、層間絶縁膜22の上に形成した配線24,24aと、層間絶縁膜22の上に形成した配線24,24aを相互に接続するプラグ26を有している。
ここで、配線24,24aは、例えば、TiN層とTi層をこの順番で積層したTiN/Ti積層膜と、このTiN/Ti積層膜の上に形成したAl膜と、このAl膜の上に形成したTiN/Ti積層膜とを順次積層した三層構造を有している。また、プラグ26は、層間絶縁膜22に形成した貫通孔に金属(例えば、W)を埋め込んだ導電体である。
図3は、識別情報に対応する形状を有する外部電極構造体14の拡大平面図である。
図2及び3に示すように、外部電極構造体14は、配線24a(図3には、図示せず)により集積回路4に接続された導電性パッド8と、導電性パッド8を露出する開口部10を持った絶縁膜12を備えている。ここで、導電性パッド8は、配線24,24aと同様に、TiN/Ti積層膜と、Al膜と、TiN/Ti積層膜とをこの順番で積層した三層構造を有している。
図2及び3に示すように、外部電極構造体14は、配線24a(図3には、図示せず)により集積回路4に接続された導電性パッド8と、導電性パッド8を露出する開口部10を持った絶縁膜12を備えている。ここで、導電性パッド8は、配線24,24aと同様に、TiN/Ti積層膜と、Al膜と、TiN/Ti積層膜とをこの順番で積層した三層構造を有している。
図4は、図3のIV-IV線における断面を矢印の方向から見た図である。図4に示すように、絶縁膜12は、SIO膜32(酸化シリコン膜)と、SIN膜34(窒化シリコン膜)と、ポリイミド膜28を、この順番に積層した積層膜である。
ここで、外部電極構造体14の導電性パッド8は、集積回路装置2を外部の電子回路に接続する外部電極である。一方、外部電極構造体14の絶縁膜12は、導電性パッド8の周端部を覆い、周端部の内側で導電性パッド8を露出する保護膜である。本実施の形態では、この絶縁膜12の開口部10の形状が、集積回路装置2の識別情報に対応している。ここで、本実施の形態の識別情報は、集積回路装置2のウェーハ上の形成位置に対応する位置情報である。
図1に示すように、本集積回路装置2は、複数の外部電極構造体14を有している。そして、夫々の外部電極構造体14の開口部10の形状は、0〜9までの何れかの数字に対応している。
図5は、外部電極構造体14の開口部10の形状と、夫々の形状が対応する数字の関係を説明する図である。図5には、外部電極構造体14の上部に、夫々の開口部10の形状に対応する数字が表示されている。例えば、第1行目第2列目の外部電極構造体14gの開口部10は、左上の隅が開口部の内側に窪んだ形状を有しており、この形状は数字の「1」に対応している。一方、第1行目第4列目の外部電極構造体14hの開口部10は、右下の隅が開口部の内側に窪んだ形状を有しており、この形状が数字の「3」に対応している。
上述したように、集積回路装置2は、複数の外部電極構造体14を有している(図1参照)。これら外部電極構造体14は、集積回路装置2の右辺に沿って整列した第1の配列30aまたは集積回路装置2の左辺に沿って整列した第2の配列30bの何れかに属している。第1の配列30aに属する外部電極構造体14に対応する数字を上から順番に並べると、”567”になる。この数は、後述する、縮小投影露光法により集積回路装置2を形成した領域(以下、ショットエリアと呼ぶ)のウェーハ上における位置(以下、ショット位置と呼ぶ)に対応する識別子である。
一方、第2の配列30bに属する外部電極構造体14に対応する数字を上から順番に並べた数”123”は、集積回路装置2の上記ショットエリア内の位置(以下、ショット内位置と呼ぶ)に対応する識別子である。この2つの識別子により、集積回路装置2のウェーハ上の形成位置を識別することができる。
このように、本実施の形態の集積回路装置2では、外部電極構造体14の絶縁膜12の開口部10の形状は、集積回路装置2のウェーハ上の位置に対応して異なる。例えば、第2の配列30bの上から一番目の外部電極構造体14の開口部10の形状は、ショット内位置に対応する識別子”123” の”1”に対応し、左上の隅が内側に窪んでいる(図1及び5参照)。一方、第2の配列30bの上から三番目の外部電極構造体14の開口部10の形状は、識別子”123” の”3”に対応して、右下の隅が内側に窪んでいる(図1及び5参照)。
ここで、ショット内位置(又は、ショット位置)は、集積回路装置2のウェーハ上の形成位置に対応する位置情報である。すなわち、外部電極構造体14は、集積回路装置2のウェーハ上の形成位置に対応する位置情報(識別情報)に対応する形状(開口部10の形状)を有している。
ところで、導電性パッド8は、上述したように集積回路装置2の外部電極である。また、絶縁膜12は、集積回路装置2の保護膜である。従って、導電性パッド8と絶縁膜12を有する外部電極構造体14は、集積回路装置が通常有する部材である。このように、本実施の形態の集積回路装置2は、集積回路装置が通常有する外部電極構造体14の形状に、識別情報を対応させている。従って、本集積回路装置2によれば、チップサイズを増加させずに、集積回路装置に識別子を記録することができる。
―製造方法−
図6は、本実施の形態の集積回路装置2の製造方法を説明する図である。
図6は、本実施の形態の集積回路装置2の製造方法を説明する図である。
本実施の形態では、先ず、公知の集積回路の製造方法により、半導体基板16となるSiウェーハ36に、集積回路4を有する集積回路基板6を、レチクルを露光マスクとする縮小投影露光法等により形成する。その後、この集積回路基板6の上に、導電性パッド8を形成する(図2参照)。
次に、導電性パッド8を形成した集積回路基板6の上に、TEOS(Tetraethyl orthosilicate)と酸素の混合ガスをプラズマ化して、厚さ100nmのSIO膜(酸化シリコン膜)32を形成する(図4参照)。その後、このSIO膜32の上に、厚さ350nmのSIN膜34(窒化シリコン膜)をプラズマCVD(Chemical Vapor Deposition)法により形成する。更に、このSIN膜34の上にポリイミド膜28を形成する。尚、SIO膜32、SIN膜34、及びポリイミド膜28の膜厚の総計は、1μm以下である。
次に、フォトリソグラフィ法とエッチング法により、SIO膜32、SIN膜34、及びポリイミド膜28を導電性パッド8の上で除去して、識別情報に対応した開口部10を形成する。本実施の形態では、フォトマスクを介してフォトレジスト膜を露光して、等倍露光法により、エッチングマスクを形成する。次に、このエッチングマスクを介して、ポリイミド膜28、SIN膜34、SIO膜32、及び配線24のAl膜上に積層させているTiN/Ti積層膜を順次エッチングして、開口部10形成する。上記フォトマスクには、ウェーハ上に形成する全集積回路装置2の開口部10に対応するマスクパターンが形成されている。
本実施の形態では、上述したように、集積回路基板6を、縮小投影露光法により形成する。従って、図6(a)に示すように、複数のショットエリア38が、Siウェーハ36の上に多数形成される。このショットエリア38には、図6(b)に示すように、複数の集積回路装置2が形成される。
ここで、ウェーハ36上の各ショットエリア38には、図6(a)に示すように、例えば、左上から順番に識別子”001”、”002”、”003”・・・を対応させる。一方、各ショットエリア内の集積回路装置2には、図6(b)に示すように、左上から順番に識別子”001”、”002”、”003”・・・を対応させる。尚、図6では、識別子”001”を”1”と表示している。他の識別子についても同じである。
次に、ウェーハ上に形成した集積回路装置2にプローブを介してICテスタを接続し、各集積回路装置2の良否を判定する。その後、ウェーハ36をダイシングして、チップ状の集積回路装置2を形成する。
最後に、ICテスタによる評価で良と判定された集積回路装置をICパケージに収めて、集積回路装置を完成する。この時、外部電極構造体14,14aの導電性パッド8を、ICパッケージの外部端子(リード端子等)に、例えばワイヤボンディングにより接続する。尚、ICパッケージの外部端子に接続する導電性パッドは、集積回路装置2の駆動と信号の入出力に関するものだけであり、全ての導電性パッドがICパッケージの外部端子に接続されるとは限られない。
以上の説明から明らかなように、本実施の形態では、開口部の形状が識別情報に対応する外部電極構造体14を、通常の外部電極構造体14aと同時に形成する。従って、本実施の形態によれば、新たな工程を追加することなく、識別情報を集積回路装置2に記録することができる。
本実施の形態では、フォトリソグラフィ技術により絶縁膜12に所定の形状の開口部を形成することにより、識別子を集積回路装置2に記録する。従って、レーザ加工により識別子を集積回路装置2に刻印する場合とは異なり、集積回路装置2に損傷を及ぼす虞はない。
尚、本実施の形態では、フォトリソグラフィ法とエッチング法により、外部電極構造体14の絶縁膜12の開口部10を形成する。しかし、電子線描画法とエッチング法により、絶縁膜12の開口部10を形成してもよい。
―プローブの接触範囲―
図7は、集積回路装置2の良否を判定するために、導電性パッド8(外部電極)にICテスタのプローブ39を接触させた状態の集積回路装置2を説明する平面図である。図8は、ICテスタのプローブ39を導電性パッド8(外部電極)に接触させる時の挙動を説明する図である。
図7は、集積回路装置2の良否を判定するために、導電性パッド8(外部電極)にICテスタのプローブ39を接触させた状態の集積回路装置2を説明する平面図である。図8は、ICテスタのプローブ39を導電性パッド8(外部電極)に接触させる時の挙動を説明する図である。
ICテスタのプローブ39を導電性パッド8に接触させるには、まず、プローブ39を、導電性パッド8の中心に接触させる(図8(a)参照)。次に、プローブ39を、導電性パッド8に押し付ける。すると、プローブ39は、導電性パッド8の表面を30μm程度滑り、その後静止する(図8(b)参照)。この時、プローブ39と導電性パッド8が密着し、プローブ39と導電性パッド8の間に良好な電気的接触が形成される。
ところで、図7に示すように、導電性パッド8には、プローブ39が色々な方向から接触する。従って、少なくても、導電性パッド8の中央を中心とする直径60μmの円内で絶縁膜12が除去されていないと、絶縁膜12がプローブ39と導電性パッド8の間に侵入して、プローブ39と導電性パッド8が絶縁されてしまう。
導電性パッド8は、通常一辺が100μm程度の矩形電極である(図3参照)。一方、導電性パッド8の周端部を覆う絶縁膜12の幅は5μm程度である。また、絶縁膜12の隅に設ける窪みは、一辺が10μm程度の三角形である。従って、絶縁膜12の開口部10の一辺及び対角線は、90μm以上になる。すなわち、開口部10は、上記直径60μmの円より大きい。従って、プローブ39が導電性パッド8上で30μm程度滑っても、プローブ39と導電性パッド8の間に良好な電気的特性が形成される。
―集積回路装置の不良解析―
本実施の形態では、集積回路装置2の不良解析を以下のように行う。
本実施の形態では、集積回路装置2の不良解析を以下のように行う。
まず、ICパッケージに収められ浮遊容量や寄生インダクタンスが小さくなった集積回路装置2の特性を評価して、所望の特性を備えていない集積回路装置(以下、不良集積回路装置と呼ぶ)を抽出する。
次に、この不良集積回路装置のICパッケージを開封し、更に導電性パッド8に接続したボンディングワイヤー等を外す。その後、外部電極構造体14の形状を顕微鏡等により観察し、集積回路装置に記録した識別子を読み取る。この時、絶縁膜12の表面と導電性パッド8の表面で反射された光が干渉するので、絶縁膜12の開口部10の形状を容易に判読することができる。
読み取った識別子から、不良集積回路装置が形成されたウェーハ内の位置を特定する。この位置を手がかりとして、不良集積回路装置の発生原因を探索する。
―変形例1―
図9は、本集積回路装置の第1の変形例の平面図である。
図9は、本集積回路装置の第1の変形例の平面図である。
上述したように、本実施の形態の外部電極構造体14の絶縁膜12の開口部10は、集積回路装置2のショット位置及びショット内位置に対応する形状を有している(図1参照)。
一方、本変形例の集積回路装置2aが有する外部電極構造体14cの絶縁膜12の開口部は、集積回路装置2aのウェーハ内位置に直接対応する形状を有している。すなわち、外部電極構造体14cの開口部の形状は、ウェーハ上の集積回路装置全体に順番に付した通し番号に対応する形状を有している。従って、外部電極構造体群14cが属する第3の配列30cを観察することにより、この通し番号を読み取ることができる。
以上の点を除き、本変形例の集積回路装置2aの構成は、上述した集積回路装置2の構成と略同じである。
―変形例2―
上述した実施の形態では、外部電極構造体14の絶縁膜12の開口部10の窪みは、三角形である(図5参照)。しかし、開口部10の窪みの形状は、三角形に限られない。例えば、開口部の窪みは、四角形であってもよい。
上述した実施の形態では、外部電極構造体14の絶縁膜12の開口部10の窪みは、三角形である(図5参照)。しかし、開口部10の窪みの形状は、三角形に限られない。例えば、開口部の窪みは、四角形であってもよい。
図10は、本変形例の外部電極構造体14dの開口部の形状と、夫々の形状に対応する数字の関係を説明する図である。図10には、夫々の外部電極構造体14dの上部に、開口部10の形状に対応する数字が記載されている。
以上の点を除き、本変形例の集積回路装置の構成は、集積回路装置2の構成と略同じである。
(実施の形態2)
図11は、本実施の形態の集積回路装置の外部電極構造体14e及びその近傍を拡大した平面図である。図12は、図11のXI-XI線における断面を矢印の方向から見た図である。
図11は、本実施の形態の集積回路装置の外部電極構造体14e及びその近傍を拡大した平面図である。図12は、図11のXI-XI線における断面を矢印の方向から見た図である。
本実施の形態では、外部電極構造体14eの導電性パッド8aの形状が、ショット内位置に対応して異なっている。そして、導電性パッド8aの隅が、図11に示すように、正方形状に切り欠かれている。この切り欠き部の1辺は、例えば1μmである。このように、導電性パッド8aの隅を切り欠くことにより、図5又は10を参照して説明した関係と同様に、導電性パッド8aの形状を0〜9の数字に対応させることができる。すなわち、本実施の形態では、導電性パッド14eの形状が識別情報に対応している。
本実施の形態では、この導電性パッド8aの切り欠き構造により、ショット内位置に対応する識別子を集積回路装置2に記録する。一方、ショット位置に対応する識別子は、実施の形態1と同じように、別途設ける外部電極構造体14の絶縁膜12の開口部の形状により、集積回路装置2に記録する。
以上の点を除き、本実施の形態の集積回路装置の構成は、実施の形態1の集積回路装置2の構成と略同じである。また、本実施の形態の集積回路装置の製造方法は、実施の形態1の製造方法と略同じである。但し、導電性パッド8aは、同一層間絶縁膜上の配線24aと共に縮小投影露光法により形成する。一方、ショット位置に対応する外部電極構造体14の開口部は、実施の形態1と同様に、等倍露光法により形成する。
本実施の形態では、ショット内位置に対応する識別子を、配線24aと共に縮小投影露光法により形成するので、開口部の形成に使用するフォトマスクのパターンを簡素化することができる。
尚、ショット位置に対応する外部電極構造体14及びショット内位置に対応する外部電極構造体14eを、夫々電子線描画法で形成してもよい。
(実施の形態3)
図13は、本実施の形態の集積回路装置の外部電極構造体14f及びその近傍の断面図である。
図13は、本実施の形態の集積回路装置の外部電極構造体14f及びその近傍の断面図である。
本実施の形態の集積回路装置は、図13に示すように、導電性パッド8を担持する絶縁膜40(層間絶縁膜)を有している。この外部電極構造体14fは、絶縁膜40に形成した貫通孔に、金属を充填した複数のプラグ42を有している。そして、このプラグ42は、プラグ群44を形成している。本実施の形態では、このプラグ群44の形状が、識別情報に対応している。
図14は、プラグ群44を、導電性パッド8を透視して見た平面図である。プラグ42は、図14に示すように、導電性パッド8の下側に縦方向及び横方向に整然と配列されている。また、破線で囲われた領域46の内側では、一定間隔で配置されているプラグ42が、所々抜けている。本実施の形態では、この破線内のプラグ群44の配列形状が、集積回路装置のショット内位置に対応している。
本実施の形態では、この破線内において、一定間隔で周期的に配置されているプラグ42を、二進数の”1”に対応させる。一方、この一定間隔の配列から抜けているプラグを、二進数の”0”に対応させる。従って、破線で囲われた領域46内部の第1行目のプラグ群は、二進数”111111111”に対応する。また、第2行目のプラグ群は、”100101011”に対応する。第3行目のプラグ群は、二進数”101100111”に対応する。また、第4行目のプラグ群は、二進数”111111111”に対応する。
そして、本実施の形態では、第1行目のプラグ群の配列形状を、集積回路装置のショット内位置に対応させる。他の行は、その他の情報(例えば、製品番号、型式等)に対応させる。
以上の点を除き、本実施の形態の集積回路装置の構成は、実施の形態1の集積回路装置2の構成と略同じである。尚、プラグ群44は、導電性パッド8を担持する絶縁膜(層間絶縁膜)40に形成する他のプラグと同時に形成することができる。
本実施の形態によれば、導電性パッド8の下部領域全体に識別子を記録することができるので、種々の識別情報を集積回路装置に記録することができる。
(実施の形態4)
図15は、本実施の形態の集積回路装置48の平面図である。
図15は、本実施の形態の集積回路装置48の平面図である。
この集積回路装置48は、周囲にダイシングの切り残し領域50を有する集積回路基板6aを有している。更に、集積回路装置48は、切り残し領域50の外周に交差する導電膜を備えた導電膜構造体62を有している。そして、導電膜構造体62は、集積回路装置の識別情報に対応する形状を有している。
図16は、集積回路装置48を形成したダイシング前のウェーハの平面図です。図17は、集積回路を形成した集積回路領域54の近傍を拡大した平面図である。以下、図16及び17を参照して、本集積回路装置48の製造方法を説明する。
本集積回路装置48の製造方法では、まず、実施の形態1と同様に、公知の集積回路装置の製造方法により、集積回路領域54に集積回路4を形成する。次に、集積回路4を形成した集積回路領域54に、通常の外部電極構造体14aを形成する。尚、図17では、外部電極構造体14aは省略されている。
この外部電極構造体の導電性パッド8を形成する際、導電性パッド8と共に帯状の導電膜57を、集積回路領域54の間56に複数形成する(図17参照)。この導電膜57は、ダイシング領域58aを跨いで延在するように形成する。ここで、図16に示すように、導電膜57は、左右が集積回路領域54で挟まれた領域59に形成する。そして、この領域59には、導電膜57の形成領域と導電膜57の非形成領域を、水平方向に交互に配置する。尚、ダイシング領域とは、集積回路回路装置48を形成したウェーハを切削(ダイシング)する領域である。
次に、この導電膜57及び通常の外部電極構造体14aの上に、実施の形態1と同様に、SI膜32、SIN膜34、及びポリイミド膜28を順次積層した絶縁膜12を形成する(図4参照)。次に、この絶縁膜12を外部電極構造体14aの上で開口する。
次に、幅60μmのダイシング領域58a,58bでウェーハを切削して、チップ状の集積回路装置48に分割する。この時、ダイシングの切り残し領域50が発生し、導電膜構造体62a,62bの一部が、この切り残し領域50に残される。最後に、分割した集積回路装置48をICパッケージに収めて、集積回路装置48を完成する。
図17には、ダイシング前の導電膜構造体62a,62bが図示されている。導電膜構造体62a,62bは、図17に示すように、導電膜57と、導電膜57を露出する上記絶縁膜12を有している。図17には、2種類の導電膜構造体62a,62bが図示されている。第1の導電膜構造体62aは、表面全体が絶縁膜12により覆われている。この第1の導電膜構造体62aは、第1の導電膜構造体群60aを形成している。一方、第2の導電膜構造体62bは、周端部が絶縁膜12で覆われ、中央部分が露出されている。この第2の導電膜構造体62bは、第2の導電膜構造体群60bを形成している。
ここで、第1の導電膜構造体群60aには、幅が異なる2種類の導電膜構造体62aが属している。一方の導電膜構造体の幅(導電膜57の幅)は、2μmである。他方の導電膜構造体62aの幅(導電膜57の幅)は、5μmである。尚、導電膜57の長さは80μmである。また、集積回路領域54の間隔は、100μmである。
この幅2μmの導電膜構造体62aは、二進数の”0”に対応する。一方、幅5μmの導電膜構造体62aは、二進数の”1”に対応する。従って、図17の第1の導電膜群60aは、二進数”1011011”に対応する。
第2の導電膜構造体群60bには、絶縁体12の開口部の幅が異なる2種類の導電膜構造体62bが属している。一方の導電膜構造体62bの絶縁膜12の開口部の幅は10μmである。他方の導電膜構造体62bの開口部の幅は、20μmである。尚、導電膜構造体62bを形成する導電膜57の幅及び長さは、夫々40μm及び80μmである。また、開口部10の長さは、60μmである。
ここで、開口部の幅が10μmの導電膜構造体62bは、二進数の”0”に対応する。一方、開口部の幅が20μmの導電膜構造体62bは、二進数の”1”に対応する。従って、第2の導電膜群60bは、二進数”11001”に対応する。
従って、第1の導電膜構造体群60a及び第2の導電膜構造体群60bに、夫々異なった識別情報を対応させることができる。例えば、第1の導電膜構造体群60aにショット位置を対応させ、第2の導電膜構造体群60bにショット内位置を対応させることができる。
ところで、集積回路領域54の間56には、フォトリソグラフィ技術等により、識別子に対応する数字(例えば、"123")を記録することも可能である。しかし、この場合には、記録した数字がダイシング領域58aに架からないように、集積回路領域54の間隔を広くする。このように集積回路領域54の間隔を広くすると、1枚のウェーハから製造できる集積回路装置の数が少なくなってしまう。一方、本実施の形態では、集積回路領域54の間隔を広くしなくても、識別子を表示することができる。
尚、図17から明らかように、隣接する集積回路装置には同じ形状の導電膜構造体60a,60bが形成される。しかし、導電膜構造体60a,60bの形成位置が、集積回路領域54の右側か左側かを判断することにより、隣接する集積回路装置を区別することができる。
以上の実施の形態では、主に、位置情報を集積回路装置に記録している。しかし、他の識別情報(例えば、製造者名、製造時期、製品型番号等)を、外部電極構造体の形状により記録してもよい。
また、以上の実施の形態は、種々の集積回路装置に適用することができる。例えば、半導体メモリ、ICタグ、CPU(Central Processing Unit)等に適用することができる。
また、以上の実施の形態は、導電性パッドは、TiN/Ti積層膜と、Al膜と、TiN/Ti積層膜を積層した多層膜である。しかし、導電性パッドは、Cu等の他の金属で形成してもよい。
また、以上の実施の形態は、導電性パッドを露出する絶縁膜は、SIO膜、SIN膜、及びポリイミド膜の積層膜であった。しかし、導電性パッドを露出する絶縁膜は、SIO膜とSIN膜の積層膜などの他の絶縁膜であってもよい。
以上の実施例1〜4を含む実施の形態に関し、更に以下の付記を開示する。
(付記1)
集積回路を有する集積回路基板と、
前記集積回路に接続された導電性パッドと、前記導電性パッドを露出する開口部とを持つ絶縁膜を備える外部電極構造体とを有し、
前記外部電極構造体が、集積回路装置の識別情報に対応する形状を有する、
集積回路装置。
集積回路を有する集積回路基板と、
前記集積回路に接続された導電性パッドと、前記導電性パッドを露出する開口部とを持つ絶縁膜を備える外部電極構造体とを有し、
前記外部電極構造体が、集積回路装置の識別情報に対応する形状を有する、
集積回路装置。
(付記2)
付記1に記載の集積回路装置において、
前記識別情報は、前記集積回路装置のウェーハ上の形成位置に対応する位置情報であり、
前記形状が、前記ウェーハ上の位置に対応して異なることを、
特徴とする集積回路装置。
付記1に記載の集積回路装置において、
前記識別情報は、前記集積回路装置のウェーハ上の形成位置に対応する位置情報であり、
前記形状が、前記ウェーハ上の位置に対応して異なることを、
特徴とする集積回路装置。
(付記3)
付記1又は2に記載の集積回路装置において、
前記形状は、前記絶縁膜の開口部の形状であることを、
特徴とする集積回路装置。
付記1又は2に記載の集積回路装置において、
前記形状は、前記絶縁膜の開口部の形状であることを、
特徴とする集積回路装置。
(付記4)
付記3に記載の集積回路装置において、
前記開口部の隅が、前記開口部の内側に窪んでいることを、
特徴とする集積回路装置。
付記3に記載の集積回路装置において、
前記開口部の隅が、前記開口部の内側に窪んでいることを、
特徴とする集積回路装置。
(付記5)
付記1又は2に記載の集積回路装置において、
前記形状は、前記導電性パッドの形状であることを、
特徴とする集積回路装置。
付記1又は2に記載の集積回路装置において、
前記形状は、前記導電性パッドの形状であることを、
特徴とする集積回路装置。
(付記6)
付記5に記載の集積回路装置において、
前記導電性パッドの隅が、切欠かれていることを、
特徴とする集積回路装置。
付記5に記載の集積回路装置において、
前記導電性パッドの隅が、切欠かれていることを、
特徴とする集積回路装置。
(付記7)
付記1又は2に記載の集積回路装置において、
前記外部電極構造体が、前記導電性パッドを担持する絶縁膜の貫通孔に金属を充填した複数のプラグを持つプラグ群を有し、
前記形状が、前記プラグ群の形状であることを、
特徴とする集積回路装置。
付記1又は2に記載の集積回路装置において、
前記外部電極構造体が、前記導電性パッドを担持する絶縁膜の貫通孔に金属を充填した複数のプラグを持つプラグ群を有し、
前記形状が、前記プラグ群の形状であることを、
特徴とする集積回路装置。
(付記8)
周囲にダイシングの切り残し領域を有する集積回路基板と、
前記切り残し領域に交差する導電膜を持った導電膜構造体とを有し
前記導電膜構造体は、集積回路装置の識別情報に対応する形状を有する、
集積回路装置。
周囲にダイシングの切り残し領域を有する集積回路基板と、
前記切り残し領域に交差する導電膜を持った導電膜構造体とを有し
前記導電膜構造体は、集積回路装置の識別情報に対応する形状を有する、
集積回路装置。
2・・・集積回路装置
4・・・集積回路
6・・・集積回路基板
8・・・導電性パッド
10・・・開口部
12・・・絶縁膜
14・・・外部電極構造体
26・・・プラグ
36・・・ウェーハ
44・・・プラグ群
50・・・切残し領域
4・・・集積回路
6・・・集積回路基板
8・・・導電性パッド
10・・・開口部
12・・・絶縁膜
14・・・外部電極構造体
26・・・プラグ
36・・・ウェーハ
44・・・プラグ群
50・・・切残し領域
Claims (5)
- 集積回路を有する集積回路基板と、
前記集積回路に接続された導電性パッドと、前記導電性パッドを露出する開口部を持つ絶縁膜を備える外部電極構造体とを有し、
前記外部電極構造体が、集積回路装置の識別情報に対応する形状を有する、
集積回路装置。 - 請求項1に記載の集積回路装置において、
前記識別情報は、前記集積回路装置のウェーハ上の形成位置に対応する位置情報であり、
前記形状が、前記ウェーハ上の位置に対応して異なることを、
特徴とする集積回路装置。 - 請求項1又は2に記載の集積回路装置において、
前記形状は、前記絶縁膜の開口部の形状であることを、
特徴とする集積回路装置。 - 請求項1又は2に記載の集積回路装置において、
前記形状は、前記導電性パッドの形状であることを、
特徴とする集積回路装置。 - 請求項1又は2に記載の集積回路装置において、
前記外部電極構造体が、前記導電性パッドを担持する絶縁膜の貫通孔に金属を充填した複数のプラグを持つプラグ群を有し、
前記形状が、前記プラグ群の形状であることを、
特徴とする集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009182431A JP2011035299A (ja) | 2009-08-05 | 2009-08-05 | 集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009182431A JP2011035299A (ja) | 2009-08-05 | 2009-08-05 | 集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011035299A true JP2011035299A (ja) | 2011-02-17 |
Family
ID=43764050
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009182431A Pending JP2011035299A (ja) | 2009-08-05 | 2009-08-05 | 集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011035299A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014216448A (ja) * | 2013-04-25 | 2014-11-17 | シャープ株式会社 | 半導体素子及びその製造方法 |
-
2009
- 2009-08-05 JP JP2009182431A patent/JP2011035299A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014216448A (ja) * | 2013-04-25 | 2014-11-17 | シャープ株式会社 | 半導体素子及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4257844B2 (ja) | 半導体装置およびその製造方法 | |
JP2001358048A (ja) | 半導体装置及びその製造方法 | |
TWI807415B (zh) | 半導體元件的測試方法 | |
KR20070018527A (ko) | 반도체 디바이스 제조를 위한 오버레이 마크 및 이를이용한 오버레이 측정방법 | |
US7614147B2 (en) | Method of creating contour structures to highlight inspection region | |
US7682957B2 (en) | Method of forming pad and fuse in semiconductor device | |
JP2006140276A (ja) | 半導体ウェーハとそれを用いた半導体素子及びチップサイズ・パッケージ並びに半導体ウェーハの製造方法、半導体ウェーハの検査方法 | |
US8673657B2 (en) | Semiconductor device including a circuit area and a monitor area having a plurality of monitor layers and method for manufacturing the same | |
US4907039A (en) | Semiconductor device | |
JP2009081219A (ja) | 半導体ウェハ、その半導体ウェハから切り出した半導体チップ及び半導体ウェハの製造方法 | |
US6734572B2 (en) | Pad structure for bonding pad and probe pad and manufacturing method thereof | |
US20200303268A1 (en) | Semiconductor device including residual test pattern | |
JP2011035299A (ja) | 集積回路装置 | |
US11923317B2 (en) | Semiconductor devices | |
KR20070051038A (ko) | 식별 마크를 갖는 반도체 소자 | |
CN111180407A (zh) | 半导体器件、焊盘结构及其制备方法 | |
JP2005166900A (ja) | 半導体装置及びその製造方法 | |
JP2004022631A (ja) | 半導体装置およびパターン配置方法 | |
KR20080073577A (ko) | 반도체 기판 | |
KR100790976B1 (ko) | 레이저 블로잉으로 인한 손상과 크로스 토크를 줄일 수있는 퓨즈 박스 및 그 형성방법 | |
JP4309560B2 (ja) | 半導体装置及びその製造方法並びに半導体ウエーハ | |
JP5509746B2 (ja) | スパイラル型のインダクタ、スパイラル型のインダクタの電気的特性の検査方法 | |
CN116264770A (zh) | 半导体装置及其形成方法 | |
JP2010199185A (ja) | 半導体装置及びその製造方法 | |
JP2011138803A (ja) | 半導体装置の製造方法、レチクル及び半導体基板 |