JPH10200071A - 半導体装置及び欠陥検出方法 - Google Patents
半導体装置及び欠陥検出方法Info
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- JPH10200071A JPH10200071A JP9001848A JP184897A JPH10200071A JP H10200071 A JPH10200071 A JP H10200071A JP 9001848 A JP9001848 A JP 9001848A JP 184897 A JP184897 A JP 184897A JP H10200071 A JPH10200071 A JP H10200071A
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- Japan
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- semiconductor device
- address
- memory cell
- pattern
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Abstract
(57)【要約】
【課題】 半導体装置及び欠陥検出方法に関し、故障箇
所の番地を正確に且つ迅速に特定することにより、故障
解析を短時間で、且つ、精度良く行う。 【解決手段】 内部素子２を構成する構成要素パターン
３，４を、互いに隣接する内部素子２同士で互いに異な
るように形成する。
所の番地を正確に且つ迅速に特定することにより、故障
解析を短時間で、且つ、精度良く行う。 【解決手段】 内部素子２を構成する構成要素パターン
３，４を、互いに隣接する内部素子２同士で互いに異な
るように形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及び欠陥
検出方法に関するものであり、特に、欠陥検出を効率良
く行うためのＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ）の蓄積電極形状等の構成要素パターンに
特徴のある半導体装置及び欠陥検出方法に関するもので
ある。
検出方法に関するものであり、特に、欠陥検出を効率良
く行うためのＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ）の蓄積電極形状等の構成要素パターンに
特徴のある半導体装置及び欠陥検出方法に関するもので
ある。
【０００２】
【従来の技術】従来、半導体集積回路装置、特に、メモ
リデバイスの故障解析においては、まず、電気的試験に
おいてフェイルビットマップを作成し、次いで、このフ
ェイルビットマップに基づいて、故障と判定された番地
のメモリセルを光学金属顕微鏡や走査電子顕微鏡（ＳＥ
Ｍ）等によってビジュアル解析（視覚的解析）を実施し
て故障原因を究明していた。
リデバイスの故障解析においては、まず、電気的試験に
おいてフェイルビットマップを作成し、次いで、このフ
ェイルビットマップに基づいて、故障と判定された番地
のメモリセルを光学金属顕微鏡や走査電子顕微鏡（ＳＥ
Ｍ）等によってビジュアル解析（視覚的解析）を実施し
て故障原因を究明していた。
【０００３】ここで、図５を参照して、従来のスタック
ト・キャパシタ型ＤＲＡＭを説明する。なお、図５
（ａ）はＤＲＡＭのメモリセルの要部断面図であり、ま
た、図５（ｂ）はメモリセル部の平面図である。 図５（ａ）参照 まず、ｎ型シリコン基板（図示せず）の表面に設けたｐ
型ウエル領域４１の所定領域を選択酸化して素子分離用
の選択酸化膜４２を形成したのち、ゲート酸化膜４３、
及び、ゲート電極を兼ねるワード線４４を形成し、この
ワード線４４をマスクとしてＡｓ等のｎ型不純物をイオ
ン注入してｎ型ソース領域４５及びｎ型ドレイン領域４
６を形成し、次いで、層間絶縁膜としてシリコン酸化膜
４７を堆積させたのち、ｎ型ソース領域４５に達するコ
ンタクトホール４８を設け、このコンタクトホール４８
を埋め込む様にソース電極を兼ねるビット線４９を形成
する。
ト・キャパシタ型ＤＲＡＭを説明する。なお、図５
（ａ）はＤＲＡＭのメモリセルの要部断面図であり、ま
た、図５（ｂ）はメモリセル部の平面図である。 図５（ａ）参照 まず、ｎ型シリコン基板（図示せず）の表面に設けたｐ
型ウエル領域４１の所定領域を選択酸化して素子分離用
の選択酸化膜４２を形成したのち、ゲート酸化膜４３、
及び、ゲート電極を兼ねるワード線４４を形成し、この
ワード線４４をマスクとしてＡｓ等のｎ型不純物をイオ
ン注入してｎ型ソース領域４５及びｎ型ドレイン領域４
６を形成し、次いで、層間絶縁膜としてシリコン酸化膜
４７を堆積させたのち、ｎ型ソース領域４５に達するコ
ンタクトホール４８を設け、このコンタクトホール４８
を埋め込む様にソース電極を兼ねるビット線４９を形成
する。
【０００４】次いで、表面平坦化のためにＢＰＳＧ膜５
０を堆積させ、リフロー処理によって平坦化したのち、
ｎ型ドレイン領域４６に達するコンタクトホール５１を
形成し、このコンタクトホール５１をｎ型ドレイン領域
４６と電気的に接続する多結晶シリコンプラグ５２で埋
め込む。
０を堆積させ、リフロー処理によって平坦化したのち、
ｎ型ドレイン領域４６に達するコンタクトホール５１を
形成し、このコンタクトホール５１をｎ型ドレイン領域
４６と電気的に接続する多結晶シリコンプラグ５２で埋
め込む。
【０００５】次いで、多結晶シリコンプラグ５２に接続
する蓄積電極５３，５４を形成したのち、その表面にキ
ャパシタの誘電体となる誘電体膜５５を形成し、次い
で、セルプレート電極５６を形成してＤＲＡＭのキャパ
シタを構成し、次いで、全面にＢＰＳＧ膜５７を堆積さ
せ、リフロー処理によって表面を平坦化している。な
お、蓄積電極５４は、隣接するメモリセル５８の蓄積電
極である。
する蓄積電極５３，５４を形成したのち、その表面にキ
ャパシタの誘電体となる誘電体膜５５を形成し、次い
で、セルプレート電極５６を形成してＤＲＡＭのキャパ
シタを構成し、次いで、全面にＢＰＳＧ膜５７を堆積さ
せ、リフロー処理によって表面を平坦化している。な
お、蓄積電極５４は、隣接するメモリセル５８の蓄積電
極である。
【０００６】図５（ｂ）参照 この場合、蓄積電極５３，５４等は全く同形のパターン
としてマトリックス状に配置され、その周囲に設けられ
た配線５９の一部に番地表示のためのマーキング６０を
設けている。
としてマトリックス状に配置され、その周囲に設けられ
た配線５９の一部に番地表示のためのマーキング６０を
設けている。
【０００７】このＤＲＡＭをビジュアル解析する場合、
周辺に設けたマーキング６０によって各メモリセル５８
の番地を同定し、光学金属顕微鏡や電子顕微鏡の中央視
野をフェイルビットマップにおいて故障と判断されたメ
モリセル５８に合わせて、欠陥原因を究明していた。
周辺に設けたマーキング６０によって各メモリセル５８
の番地を同定し、光学金属顕微鏡や電子顕微鏡の中央視
野をフェイルビットマップにおいて故障と判断されたメ
モリセル５８に合わせて、欠陥原因を究明していた。
【０００８】なお、この様なマーキングや数字等の目印
となるパターンをメモリセルアレイ等の端部に設け、こ
の目印となるパターンを利用して光学金属顕微鏡や電子
顕微鏡によるビジュアル解析を行うことは一般的なこと
である（必要ならば、特開昭５９−１２４７５２号公報
参照）。
となるパターンをメモリセルアレイ等の端部に設け、こ
の目印となるパターンを利用して光学金属顕微鏡や電子
顕微鏡によるビジュアル解析を行うことは一般的なこと
である（必要ならば、特開昭５９−１２４７５２号公報
参照）。
【０００９】
【発明が解決しようとする課題】しかし、半導体装置の
微細化、高集積度化に伴って、光学金属顕微鏡によって
素子パターンの不良・欠陥を識別することは不可能に近
く、走査型電子顕微鏡により識別が主流になっている
が、倍率の大きな電子顕微鏡の場合には、視野が狭くな
るため、故障の番地のメモリセルを同定するのに非常に
時間がかかるという問題がある。
微細化、高集積度化に伴って、光学金属顕微鏡によって
素子パターンの不良・欠陥を識別することは不可能に近
く、走査型電子顕微鏡により識別が主流になっている
が、倍率の大きな電子顕微鏡の場合には、視野が狭くな
るため、故障の番地のメモリセルを同定するのに非常に
時間がかかるという問題がある。
【００１０】また、半導体装置の微細化に伴って目印と
なるパターンを設けるためのスペースを見つけることが
困難になり、また、スペースを見つけたとしても電子顕
微鏡の場合には、周辺に設けた目印となるパターンを利
用することが困難になり、且つ、ビジュアル解析中に錯
覚により１セル或いは２セル分ずれてしまい、正確な番
地に対する解析ができなくなるという問題がある。
なるパターンを設けるためのスペースを見つけることが
困難になり、また、スペースを見つけたとしても電子顕
微鏡の場合には、周辺に設けた目印となるパターンを利
用することが困難になり、且つ、ビジュアル解析中に錯
覚により１セル或いは２セル分ずれてしまい、正確な番
地に対する解析ができなくなるという問題がある。
【００１１】したがって、本発明は、故障箇所の番地を
正確に、且つ、迅速に同定することにより、故障解析を
短時間で、且つ、精度良く行うことを目的とする。
正確に、且つ、迅速に同定することにより、故障解析を
短時間で、且つ、精度良く行うことを目的とする。
【００１２】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、半導体装置において、内部素子２を構
成する構成要素パターン３，４を、互いに隣接する内部
素子２同士で互いに異なるように形成したことを特徴と
する。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、半導体装置において、内部素子２を構
成する構成要素パターン３，４を、互いに隣接する内部
素子２同士で互いに異なるように形成したことを特徴と
する。
【００１３】この様に、チップ１内に設けた内部素子２
を構成する構成要素パターン３，４、例えば、ＤＲＡＭ
のメモリセルの蓄積電極の形状を、互いに隣接するメモ
リセル同士で互いに異なるよう、即ち、構成要素パター
ン３と構成要素パターン４とが互いに異なるようにする
ことにより、錯覚によるメモリセルの番地誤認をなくす
ことができ、精度良く欠陥検出を行うことができる。
を構成する構成要素パターン３，４、例えば、ＤＲＡＭ
のメモリセルの蓄積電極の形状を、互いに隣接するメモ
リセル同士で互いに異なるよう、即ち、構成要素パター
ン３と構成要素パターン４とが互いに異なるようにする
ことにより、錯覚によるメモリセルの番地誤認をなくす
ことができ、精度良く欠陥検出を行うことができる。
【００１４】（２）また、本発明は、上記（１）におい
て、互いに隣接する構成要素パターン３，４が、その周
辺部における形状のみが相違していることを特徴とす
る。
て、互いに隣接する構成要素パターン３，４が、その周
辺部における形状のみが相違していることを特徴とす
る。
【００１５】この様な形状の相違部は、構成要素パター
ン３，４の周辺部にのみ設けた方が、内部素子２の素子
特性に与える影響が少なくなる。
ン３，４の周辺部にのみ設けた方が、内部素子２の素子
特性に与える影響が少なくなる。
【００１６】（３）また、本発明は、上記（１）または
（２）において、構成要素パターン３，４がメモリセル
の蓄積電極であることを特徴とする。
（２）において、構成要素パターン３，４がメモリセル
の蓄積電極であることを特徴とする。
【００１７】錯覚による位置誤認は、同形状の微細パタ
ーンが周期的に繰り返されるＤＲＡＭにおいて特に発生
しやすいので、本願の技術思想はＤＲＡＭに対して最も
効果的であり、形状を変化させる構成要素パターン３，
４の対象としては蓄積電極が最も典型的なものである。
ーンが周期的に繰り返されるＤＲＡＭにおいて特に発生
しやすいので、本願の技術思想はＤＲＡＭに対して最も
効果的であり、形状を変化させる構成要素パターン３，
４の対象としては蓄積電極が最も典型的なものである。
【００１８】（４）また、本発明は、上記（３）におい
て、各蓄積電極のメモリセルの第１の配列方向に沿った
一方の辺の上下に設けた切り各き角の有無により、第１
の方向の番地を表示し、且つ、第１の配列方向に沿った
他方の辺の上下に設けた切り各き角の有無により、第１
の方向とほぼ直交する第２の方向の番地を表示すること
を特徴とする。
て、各蓄積電極のメモリセルの第１の配列方向に沿った
一方の辺の上下に設けた切り各き角の有無により、第１
の方向の番地を表示し、且つ、第１の配列方向に沿った
他方の辺の上下に設けた切り各き角の有無により、第１
の方向とほぼ直交する第２の方向の番地を表示すること
を特徴とする。
【００１９】この様に、蓄積電極の４隅のコーナーに設
ける切り各き角の有無によって、第１の方向、例えば、
Ｘ方向と、第１の方向とほぼ直交する第２の方向、即
ち、Ｙ方向の夫々に対して４ビットの番地表示を行なう
ことができるので、錯覚による１セル或いは２セルのず
れを防止することができる。
ける切り各き角の有無によって、第１の方向、例えば、
Ｘ方向と、第１の方向とほぼ直交する第２の方向、即
ち、Ｙ方向の夫々に対して４ビットの番地表示を行なう
ことができるので、錯覚による１セル或いは２セルのず
れを防止することができる。
【００２０】（５）また、本発明は、上記（１）乃至
（４）のいずれかに記載された半導体装置の欠陥検出方
法において、構成要素パターン３，４の形状に基づい
て、予め電気的に測定した故障箇所に相当する内部素子
２を視覚的に同定することを特徴とする。
（４）のいずれかに記載された半導体装置の欠陥検出方
法において、構成要素パターン３，４の形状に基づい
て、予め電気的に測定した故障箇所に相当する内部素子
２を視覚的に同定することを特徴とする。
【００２１】この様に、構成要素パターン３，４の形状
を利用することによって、予め電気的に測定した故障箇
所に相当する内部素子２を迅速に且つ正確に同定するこ
とができるので、ビジュアル解析（視覚的解析）を短時
間で且つ高精度で行なうことができる。
を利用することによって、予め電気的に測定した故障箇
所に相当する内部素子２を迅速に且つ正確に同定するこ
とができるので、ビジュアル解析（視覚的解析）を短時
間で且つ高精度で行なうことができる。
【００２２】（６）また、本発明は、上記（５）におい
て、構成要素パターン３，４における形状の相違部分が
残存するようにエッチングして構成要素パターン３，４
に開口部を形成したのち、開口部を介して視覚的解析を
行うことを特徴とする。
て、構成要素パターン３，４における形状の相違部分が
残存するようにエッチングして構成要素パターン３，４
に開口部を形成したのち、開口部を介して視覚的解析を
行うことを特徴とする。
【００２３】この様に、構成要素パターン３，４におけ
る形状の相違部分が残存するようにエッチングして構成
要素パターン３，４に開口部を形成することにより、構
成要素パターン３，４の下に存在する欠陥箇所を解析す
る場合にも、故障箇所に相当する内部素子２を短時間
で、且つ、正確に同定することができる。
る形状の相違部分が残存するようにエッチングして構成
要素パターン３，４に開口部を形成することにより、構
成要素パターン３，４の下に存在する欠陥箇所を解析す
る場合にも、故障箇所に相当する内部素子２を短時間
で、且つ、正確に同定することができる。
【００２４】
【発明の実施の形態】ここで、本発明の第１の実施の形
態を図２及び図３を参照して説明する。なお、図２
（ａ）はＤＲＡＭのメモリセルの要部断面図であり、ま
た、図２（ｂ）は、メモリセルアレイの平面図であり、
さらに、図３（ａ）及び（ｂ）は第１の実施の形態にお
ける欠陥検出方法の説明図である。
態を図２及び図３を参照して説明する。なお、図２
（ａ）はＤＲＡＭのメモリセルの要部断面図であり、ま
た、図２（ｂ）は、メモリセルアレイの平面図であり、
さらに、図３（ａ）及び（ｂ）は第１の実施の形態にお
ける欠陥検出方法の説明図である。
【００２５】図２（ａ）参照 まず、ｎ型シリコン基板（図示せず）の表面に設けた、
不純物濃度が１．０×１０16〜１．０×１０18ｃｍ-3、
例えば、２×１０17ｃｍ-3のｐ型ウエル領域１１の表面
に選択的に耐酸化マスク（図示せず）を設け、熱酸化処
理を施すことによって厚さ０．２μｍの素子分離用の選
択酸化膜１２を形成したのち、耐酸化マスクを除去す
る。
不純物濃度が１．０×１０16〜１．０×１０18ｃｍ-3、
例えば、２×１０17ｃｍ-3のｐ型ウエル領域１１の表面
に選択的に耐酸化マスク（図示せず）を設け、熱酸化処
理を施すことによって厚さ０．２μｍの素子分離用の選
択酸化膜１２を形成したのち、耐酸化マスクを除去す
る。
【００２６】次いで、熱酸化により厚さ１０ｎｍのゲー
ト酸化膜１３を形成したのち、ＣＶＤ法（化学気相成長
法）によって、厚さ０．２μｍの多結晶シリコンを堆積
させ、パターニングすることによりゲート電極を兼ねる
ワード線１４を形成したのち、ワード線１４をマスクと
して、Ａｓを２０ｋｅＶの加速エネルギーで４×１０ 15
ｃｍ-2のドーズ量でイオン注入することによって０．２
〜１．０μｍ×０．２〜１．０μｍ、例えば、０．５μ
ｍ×０．７５μｍの大きさのｎ型ソース領域１５及びｎ
型ドレイン領域１６を形成する。
ト酸化膜１３を形成したのち、ＣＶＤ法（化学気相成長
法）によって、厚さ０．２μｍの多結晶シリコンを堆積
させ、パターニングすることによりゲート電極を兼ねる
ワード線１４を形成したのち、ワード線１４をマスクと
して、Ａｓを２０ｋｅＶの加速エネルギーで４×１０ 15
ｃｍ-2のドーズ量でイオン注入することによって０．２
〜１．０μｍ×０．２〜１．０μｍ、例えば、０．５μ
ｍ×０．７５μｍの大きさのｎ型ソース領域１５及びｎ
型ドレイン領域１６を形成する。
【００２７】次いで、ＣＶＤ法を用いて厚さ０．１〜
０．５μｍ、例えば、０．２μｍのシリコン酸化膜（Ｂ
含まないＳｉＯ2 膜）１７を層間絶縁膜として堆積させ
てワード線１４を被覆し、次いで、シリコン酸化膜１７
にｎ型ソース領域１５に対するコンタクトホール１８を
設けたのち、全面に厚さ０．２μｍのポリシリコン層を
堆積させ、パターニングすることによってソース電極を
兼ねるビット線１９を形成する。
０．５μｍ、例えば、０．２μｍのシリコン酸化膜（Ｂ
含まないＳｉＯ2 膜）１７を層間絶縁膜として堆積させ
てワード線１４を被覆し、次いで、シリコン酸化膜１７
にｎ型ソース領域１５に対するコンタクトホール１８を
設けたのち、全面に厚さ０．２μｍのポリシリコン層を
堆積させ、パターニングすることによってソース電極を
兼ねるビット線１９を形成する。
【００２８】次いで、全面にＳｉＨ4 （シラン）、Ｂ2
Ｈ6 （ジボラン）、ＰＨ3 （フォスフィン）、及び、Ｏ
2 を原料ガスとして用いたＣＶＤ法によって、表面平坦
化のために厚さ０．２〜０．２５μｍ、例えば、０．２
μｍのＢＰＳＧ膜２０を堆積させ、リフロー処理によっ
て平坦化したのち、ｎ型ドレイン領域１６に対するコン
タクトホール２１を設け、次いで、コンタクトホール２
１を埋め込むようにＣＶＤ法によってＡｓを含んだｎ型
多結晶シリコンを堆積させ、ＲＩＥ（反応性イオンエッ
チング）を用いてエッチングバックすることによって多
結晶シリコンプラグ２２を形成する。
Ｈ6 （ジボラン）、ＰＨ3 （フォスフィン）、及び、Ｏ
2 を原料ガスとして用いたＣＶＤ法によって、表面平坦
化のために厚さ０．２〜０．２５μｍ、例えば、０．２
μｍのＢＰＳＧ膜２０を堆積させ、リフロー処理によっ
て平坦化したのち、ｎ型ドレイン領域１６に対するコン
タクトホール２１を設け、次いで、コンタクトホール２
１を埋め込むようにＣＶＤ法によってＡｓを含んだｎ型
多結晶シリコンを堆積させ、ＲＩＥ（反応性イオンエッ
チング）を用いてエッチングバックすることによって多
結晶シリコンプラグ２２を形成する。
【００２９】次いで、同じく、Ａｓを含んだ厚さ３０〜
１００ｎｍ、例えば、５０ｎｍのｎ型多結晶シリコンを
堆積させてパターニングすることによりキャパシタを構
成する蓄積電極２３，２４を形成し、次いで、熱酸化に
より、蓄積電極２３，２４の表面に厚さ４〜１０ｎｍ、
例えば、８ｎｍのシリコン酸化膜を誘電体膜２５として
形成し、次いで、再び、全面にＡｓを含んだ厚さ１００
〜３００ｎｍ、例えば、２００ｎｍのｎ型多結晶シリコ
ンを堆積させて適当にパターニングすることによって共
通電極となるセルプレート電極２６を形成する。
１００ｎｍ、例えば、５０ｎｍのｎ型多結晶シリコンを
堆積させてパターニングすることによりキャパシタを構
成する蓄積電極２３，２４を形成し、次いで、熱酸化に
より、蓄積電極２３，２４の表面に厚さ４〜１０ｎｍ、
例えば、８ｎｍのシリコン酸化膜を誘電体膜２５として
形成し、次いで、再び、全面にＡｓを含んだ厚さ１００
〜３００ｎｍ、例えば、２００ｎｍのｎ型多結晶シリコ
ンを堆積させて適当にパターニングすることによって共
通電極となるセルプレート電極２６を形成する。
【００３０】次いで、全面にＳｉＨ4 、Ｂ2 Ｈ6 、ＰＨ
3 、及び、Ｏ2 を原料ガスとして用いたＣＶＤ法によっ
て、厚さ０．５〜２．０μｍ、例えば、０．６μｍのＢ
ＰＳＧ膜２７を堆積させたのち、８００〜９５０℃、例
えば、８５０℃で、１０〜３０分間、例えば、２０分間
熱処理するリフロー法により平坦化を行うことによって
メモリセル部が完成する。
3 、及び、Ｏ2 を原料ガスとして用いたＣＶＤ法によっ
て、厚さ０．５〜２．０μｍ、例えば、０．６μｍのＢ
ＰＳＧ膜２７を堆積させたのち、８００〜９５０℃、例
えば、８５０℃で、１０〜３０分間、例えば、２０分間
熱処理するリフロー法により平坦化を行うことによって
メモリセル部が完成する。
【００３１】図２（ｂ）参照 この場合、蓄積電極２３，２４等のパターニングに際し
ては、図２（ｂ）に示すように、従来の矩形パターンの
マスクパターンを変更することによって、矩形パターン
の４隅の切り各き角の有無によって、各メモリセル２８
の番地が４ビットで表示されるようにする。
ては、図２（ｂ）に示すように、従来の矩形パターンの
マスクパターンを変更することによって、矩形パターン
の４隅の切り各き角の有無によって、各メモリセル２８
の番地が４ビットで表示されるようにする。
【００３２】例えば、Ｘ方向の番地については、蓄積電
極２３，２４の左側の上下の２隅の切り各き角の有無に
よって、切り各きがない場合には１、上の切り各きだけ
の場合には２、下の切り各きだけの場合には３、両方の
切り各きの場合には４を表示するようにし、また、Ｙ方
向の番地については、蓄積電極２３，２４の右側の上下
の２隅の切り各き角の有無によって４ビット表示する。
極２３，２４の左側の上下の２隅の切り各き角の有無に
よって、切り各きがない場合には１、上の切り各きだけ
の場合には２、下の切り各きだけの場合には３、両方の
切り各きの場合には４を表示するようにし、また、Ｙ方
向の番地については、蓄積電極２３，２４の右側の上下
の２隅の切り各き角の有無によって４ビット表示する。
【００３３】この様なＤＲＡＭの故障解析を行なう場
合、電気的試験によって測定したフェイルビットマップ
（故障ビットマップ）に基づいて、故障と判断したメモ
リセル２８の位置、即ち、座標（ｘ，ｙ）における蓄積
電極２３，２４の形状は座標（ｘ，ｙ）に対して予め分
かっているので、その形状によって故障と判断したメモ
リセル２８を迅速に同定することができ、その同定され
たメモリセル２８が走査型電子顕微鏡の視野の中央にく
るようにしてビジュアル解析を行なう。
合、電気的試験によって測定したフェイルビットマップ
（故障ビットマップ）に基づいて、故障と判断したメモ
リセル２８の位置、即ち、座標（ｘ，ｙ）における蓄積
電極２３，２４の形状は座標（ｘ，ｙ）に対して予め分
かっているので、その形状によって故障と判断したメモ
リセル２８を迅速に同定することができ、その同定され
たメモリセル２８が走査型電子顕微鏡の視野の中央にく
るようにしてビジュアル解析を行なう。
【００３４】図３（ａ）参照 例えば、蓄積電極２３と蓄積電極２４との間に、堆積工
程或いはエッチング工程に伴う異物粒子２９が存在し、
この異物粒子２９が短絡等の故障の原因であるとした場
合、まず、ＢＰＳＧ膜２７を除去してセルプレート電極
２６を露出させる。
程或いはエッチング工程に伴う異物粒子２９が存在し、
この異物粒子２９が短絡等の故障の原因であるとした場
合、まず、ＢＰＳＧ膜２７を除去してセルプレート電極
２６を露出させる。
【００３５】このセルプレート電極２６の厚さは１００
〜３００ｎｍと薄いので、その表面形状は下側の蓄積電
極２３，２４の形状及び異物粒子２９の形状を反映する
ので、このセルプレート電極２６の表面形状に基づいて
故障箇所の番地に相当するメモリセルを同定し、その電
子顕微鏡によるビジュアルな表面観察によって故障の原
因となっている異物粒子２９の存在を検知することがで
きる。
〜３００ｎｍと薄いので、その表面形状は下側の蓄積電
極２３，２４の形状及び異物粒子２９の形状を反映する
ので、このセルプレート電極２６の表面形状に基づいて
故障箇所の番地に相当するメモリセルを同定し、その電
子顕微鏡によるビジュアルな表面観察によって故障の原
因となっている異物粒子２９の存在を検知することがで
きる。
【００３６】また、セルプレート電極２６自体に、亀裂
等による短絡箇所等の欠陥がない場合には、セルプレー
ト電極２６を除去してその下の蓄積電極２３，２４に生
じた欠陥、或いは、誘電体膜２５に発生したピンホール
等の欠陥を検出する。
等による短絡箇所等の欠陥がない場合には、セルプレー
ト電極２６を除去してその下の蓄積電極２３，２４に生
じた欠陥、或いは、誘電体膜２５に発生したピンホール
等の欠陥を検出する。
【００３７】図３（ｂ）参照 さらに、多結晶シリコンからなる蓄積電極２３，２４を
マスクとしてフッ酸を用いて露出しているＢＰＳＧ膜２
２を除去して開口３０にビット線１９を露出させること
により、ビット線１９に発生している欠陥を検出するこ
とができる。
マスクとしてフッ酸を用いて露出しているＢＰＳＧ膜２
２を除去して開口３０にビット線１９を露出させること
により、ビット線１９に発生している欠陥を検出するこ
とができる。
【００３８】この段階においても、蓄積電極２３，２４
の形状は何ら変形していないので、この蓄積電極２３，
２４の形状に基づいて、故障箇所の番地に相当するメモ
リセルを迅速に且つ正確に同定することができる。
の形状は何ら変形していないので、この蓄積電極２３，
２４の形状に基づいて、故障箇所の番地に相当するメモ
リセルを迅速に且つ正確に同定することができる。
【００３９】次に、図４を参照して本発明の第２の実施
の形態を説明する。第１の実施の形態の場合には、蓄積
電極２３，２４の直下に故障箇所がある場合には、蓄積
電極２３，２４を除去して欠陥検知を行なわなければな
らないが、そうすると、番地同定のための手段が失われ
てしまうので、故障箇所の番地に相当するメモリセルを
同定することが困難になるので、第２の実施の形態はこ
の様な問題点を解決しようとするものである。
の形態を説明する。第１の実施の形態の場合には、蓄積
電極２３，２４の直下に故障箇所がある場合には、蓄積
電極２３，２４を除去して欠陥検知を行なわなければな
らないが、そうすると、番地同定のための手段が失われ
てしまうので、故障箇所の番地に相当するメモリセルを
同定することが困難になるので、第２の実施の形態はこ
の様な問題点を解決しようとするものである。
【００４０】図４（ａ）参照 図４（ａ）は、ＢＰＳＧ膜２７、セルプレート電極２
６、及び、誘電体膜２５を除去したのち、レジストパタ
ーン（図示せず）をマスクとして蓄積電極２３，２４に
開口３１を形成した時点における平面図である。
６、及び、誘電体膜２５を除去したのち、レジストパタ
ーン（図示せず）をマスクとして蓄積電極２３，２４に
開口３１を形成した時点における平面図である。
【００４１】図４（ｂ）参照 この様な開口３１を形成したのち、フッ酸系エッチング
液によって露出しているＢＰＳＧ膜２０をエッチングし
たのち、レジストパターン（図示せず）をマスクとして
多結晶シリコンプラグを除去することによって、ｎ型ド
レイン領域１６に対するコンタクトホール２１の形状欠
陥、或いは、コンタクトホール２１のコンタクト部にお
ける異物粒子の付着等の欠陥を検出することができる。
液によって露出しているＢＰＳＧ膜２０をエッチングし
たのち、レジストパターン（図示せず）をマスクとして
多結晶シリコンプラグを除去することによって、ｎ型ド
レイン領域１６に対するコンタクトホール２１の形状欠
陥、或いは、コンタクトホール２１のコンタクト部にお
ける異物粒子の付着等の欠陥を検出することができる。
【００４２】この場合の蓄積電極２３，２４の４隅の形
状は何ら変形していないので、この蓄積電極２３，２４
の４隅の形状に基づいて、故障箇所の番地に相当するメ
モリセルを迅速に且つ正確に同定することができる。
状は何ら変形していないので、この蓄積電極２３，２４
の４隅の形状に基づいて、故障箇所の番地に相当するメ
モリセルを迅速に且つ正確に同定することができる。
【００４３】以上、第１及び第２の実施の形態を説明し
てきたが、本発明の対象はＤＲＡＭに限られるものでは
なく、同形のパターンを周期的に繰り返すものであれ
ば、どの様なものにも適用されるものであり、例えば、
ＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）やフラッシュメモリ等も対象とするものである。
てきたが、本発明の対象はＤＲＡＭに限られるものでは
なく、同形のパターンを周期的に繰り返すものであれ
ば、どの様なものにも適用されるものであり、例えば、
ＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）やフラッシュメモリ等も対象とするものである。
【００４４】例えば、ＳＲＡＭの場合には１メモリセル
を構成する素子数が多く、ＤＲＡＭに比べて占有面積が
大きいので、１メモリセルのセル構造自体を利用して番
地を表示するようにすれば良く、また、フラッシュメモ
リの場合には、フローティングゲート上に設けるコント
ロール線（ワード線）の形状を、フローティングゲート
直上において、上記の第１の実施の形態と同様に矩形状
パターンの４隅に切り各き角を有するように形成すれば
良い。
を構成する素子数が多く、ＤＲＡＭに比べて占有面積が
大きいので、１メモリセルのセル構造自体を利用して番
地を表示するようにすれば良く、また、フラッシュメモ
リの場合には、フローティングゲート上に設けるコント
ロール線（ワード線）の形状を、フローティングゲート
直上において、上記の第１の実施の形態と同様に矩形状
パターンの４隅に切り各き角を有するように形成すれば
良い。
【００４５】また、上記各実施の形態における番地表示
は４ビットで行なっているが、４ビット表示に限られる
ものではなく、各辺に微小の凹凸を設けることによっ
て、上位ビットによる番地表示を行なっても良い。
は４ビットで行なっているが、４ビット表示に限られる
ものではなく、各辺に微小の凹凸を設けることによっ
て、上位ビットによる番地表示を行なっても良い。
【００４６】
【発明の効果】本発明によれば、蓄積電極等の内部素子
を構成する構成要素パターンの形状を、隣接するもの同
士で互いに異なるように形成しているので、その形状に
よって番地を同定することができ、故障解析をビジュア
ル解析で行なう場合、故障番地の同定を迅速に、且つ、
精度良く行なうことができる。
を構成する構成要素パターンの形状を、隣接するもの同
士で互いに異なるように形成しているので、その形状に
よって番地を同定することができ、故障解析をビジュア
ル解析で行なう場合、故障番地の同定を迅速に、且つ、
精度良く行なうことができる。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の概略的構造の説明
図である。
図である。
【図３】本発明の第１の実施の形態における欠陥検出方
法の説明図である。
法の説明図である。
【図４】本発明の第２の実施の形態の説明図である。
【図５】従来のＤＲＡＭのメモリセルの説明図である。
１ チップ ２ 内部素子 ３ 構成要素パターン ４ 構成要素パターン １１ ｐ型ウエル領域 １２ 選択酸化膜 １３ ゲート酸化膜 １４ ワード線 １５ ｎ型ソース領域 １６ ｎ型ドレイン領域 １７ シリコン酸化膜 １８ コンタクトホール １９ ビット線 ２０ ＢＰＳＧ膜 ２１ コンタクトホール ２２ 多結晶シリコンプラグ ２３ 蓄積電極 ２４ 蓄積電極 ２５ 誘電体膜 ２６ セルプレート電極 ２７ ＢＰＳＧ膜 ２８ メモリセル ２９ 異物粒子 ３０ 開口 ３１ 開口 ４１ ｐ型ウエル領域 ４２ 選択酸化膜 ４３ ゲート酸化膜 ４４ ワード線 ４５ ｎ型ソース領域 ４６ ｎ型ドレイン領域 ４７ シリコン酸化膜 ４８ コンタクトホール ４９ ビット線 ５０ ＢＰＳＧ膜 ５１ コンタクトホール ５２ 多結晶シリコンプラグ ５３ 蓄積電極 ５４ 蓄積電極 ５５ 誘電体膜 ５６ セルプレート電極 ５７ ＢＰＳＧ膜 ５８ メモリセル ５９ 配線 ６０ マーキング
Claims (6)
- 【請求項１】 内部素子を構成する構成要素パターン
を、互いに隣接する前記内部素子同士で互いに異なるよ
うに形成したことを特徴とする半導体装置。 - 【請求項２】 上記互いに隣接する構成要素パターン
は、前記構成要素パターンの周辺部における形状のみが
相違していることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 上記構成要素パターンが、メモリセルの
蓄積電極であることを特徴とする請求項１または２に記
載の半導体装置。 - 【請求項４】 上記各蓄積電極における、上記メモリセ
ルの第１の配列方向に沿った一方の辺の上下に設けた切
り各き角の有無により、前記第１の方向の番地を表示
し、且つ、前記第１の配列方向に沿った他方の辺の上下
に設けた切り各き角の有無により、前記第１の方向とほ
ぼ直交する第２の方向の番地を表示することを特徴とす
る請求項３記載の半導体装置。 - 【請求項５】 上記構成要素パターンの形状に基づい
て、予め電気的に測定した故障箇所に相当する上記内部
素子を視覚的に同定することを特徴とする請求項１乃至
４のいずれか１項に記載の半導体装置の欠陥検出方法。 - 【請求項６】 上記構成要素パターンにおける形状の相
違部分が残存するようにエッチングして前記構成要素パ
ターンに開口部を形成したのち、前記開口部を介して視
覚的解析を行うことを特徴とする請求項５記載の欠陥検
出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9001848A JPH10200071A (ja) | 1997-01-09 | 1997-01-09 | 半導体装置及び欠陥検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9001848A JPH10200071A (ja) | 1997-01-09 | 1997-01-09 | 半導体装置及び欠陥検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10200071A true JPH10200071A (ja) | 1998-07-31 |
Family
ID=11512982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9001848A Withdrawn JPH10200071A (ja) | 1997-01-09 | 1997-01-09 | 半導体装置及び欠陥検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10200071A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096360A (ja) * | 2002-03-20 | 2007-04-12 | Fujitsu Ltd | 半導体装置 |
| WO2010098026A1 (ja) * | 2009-02-25 | 2010-09-02 | 日本電気株式会社 | キャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体 |
| WO2020067369A1 (ja) * | 2018-09-27 | 2020-04-02 | ソニーセミコンダクタソリューションズ株式会社 | 電位測定装置 |
-
1997
- 1997-01-09 JP JP9001848A patent/JPH10200071A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096360A (ja) * | 2002-03-20 | 2007-04-12 | Fujitsu Ltd | 半導体装置 |
| WO2010098026A1 (ja) * | 2009-02-25 | 2010-09-02 | 日本電気株式会社 | キャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体 |
| JP5348238B2 (ja) * | 2009-02-25 | 2013-11-20 | 日本電気株式会社 | キャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体 |
| US8621730B2 (en) | 2009-02-25 | 2014-01-07 | Nec Corporation | Capacitor producing method for producing thin-film capacitors eliminating defects |
| WO2020067369A1 (ja) * | 2018-09-27 | 2020-04-02 | ソニーセミコンダクタソリューションズ株式会社 | 電位測定装置 |
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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