JP3470376B2 - 半導体装置及び半導体装置の検査方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及び半導体装
置の検査方法に係り、特に半導体チップ上に不良解析用
の位置合わせマークを設けた半導体装置及び該位置合わ
せマークを用い半導体チップ上の不良個所の検出を行う
半導体装置の検査方法に関する。

【０００２】半導体集積回路装置においては、電気的な
特性不良が発生した場合、その不良個所を速やかに検出
し、光学的な観察検査を行って不良原因を解析し、その
情報を直ちに製造工程にフィードバックすることが、歩
留りを向上させるための重要な手段になる。

【０００３】一方、上記外観検査の工程は、回路の集積
度が大幅に増大されそれに伴いパターンが極度に微細化
されるＬＳＩ等において、特性不良に対応する不良個所
の光学的な検出が困難になり、且つ集積度の向上と共に
多層化が進んで層毎に行う検査の回数も増加するため
に、不良解析に手間取り、製造工程へのフィードバック
が遅延して歩留りの改善が遅れるという問題があり、特
性不良に対応する個所の検出が容易な半導体チップの構
造及び検査方法の開発が望まれている。

【０００４】

【従来の技術】半導体集積回路（ＩＣ）の製造工程にお
いては、組立、封止が完了したＩＣを電気的な特性試験
（最終検査）を行った後、この最終検査で不良になった
個所を光学的に観察して不良原因を検出し、その結果を
速やかに対応する製造工程にフィードバックすることに
より以後の製造ロットの歩留り向上が図られる。

【０００５】従来、半導体ＩＣ等の形成される半導体チ
ップ上には、このチップの位置を正確に規定するアライ
メントマーク（位置合わせマーク）は形成されなかっ
た。そのために、前記したチップ表面の光学的な観察検
査を行う際に、チップ上の各位置を決める基準点がな
い。

【０００６】このような事情から、従来の製造不良の解
析工程においては、特性試験における不良検出アドレス
をそのまま観察検査のフィールド内に規定することがで
きない。そのために、観察検査に際しては、前記特性試
験フィールドにおける不良アドレスの位置を参照して半
導体ＩＣを搭載したＸ−Ｙステージをマニュアルに移動
することによって、前記特性試験不良の個所を外観的に
探索して例えば顕微鏡の視野内に導出した後、その部分
の光学的観察を行う方法が用いられていた。

【０００７】しかし上記従来の方法によると、集積度が
大幅に向上し、パターンも極度に微細且つ緻密化される
ＬＳＩ等においては上記マニュアルなステージ移動によ
る不良個所の外観的な探索に熟練を要し且つ困難性が増
して検査手番が長引くと共に、高集積化のために多層化
されるＬＳＩにおいては、層間絶縁層や配線層を剥離し
て異なる層に対して上記同様なステージのマニュアル移
動による不良位置の探索操作をその都度繰り返して行わ
ねばならないために、検査手番が益々長引いて検査情報
の製造工程へのフィードバックが遅れ、該ＬＳＩの歩留
り向上が阻害されるという問題生じていた。

【０００８】

【発明が解決しようとする課題】そこで本発明は、半導
体チップ上の不良個所を外観的に探索するのではなく、
ステージ上に搭載される半導体チップの特性試験結果に
基づく不良個所を、観察検査フィールド内の所定位置に
正確に且つ速やかに特定させることが可能な観察検査用
の位置合わせマークをチップ上に有する半導体装置、及
び該位置合わせマークを用い不良個所を検査フィールド
内に速やかに特定して観察検査を行う半導体装置の検査
方法を提供し、半導体装置の不良解析を容易にし且つそ
の手番を短縮することを目的とする。

【０００９】

【課題を解決するための手段】上記課題の解決は、半導
体チップの主面の実質的に同一位置に、該チップ上に重
ねて形成される複数の薄膜からなる位置合わせマークが
重ねて形成されている本発明による半導体装置、若しく
は、半導体チップの主面の少なくとも対角の二隅部の同
一位置に、該チップ上に重ねて形成される複数の薄膜か
らなる位置合わせマークを重ねて形成しておき、該複数
の薄膜のそれぞれ、若しくは該複数の薄膜のそれぞれよ
りなるパターンの光学的検査を、該複数の薄膜若しくは
薄膜パターン及びそれらと同一の薄膜からなる該位置合
わせマークを上部から順次除去して表出せしめた該検査
しようとする薄膜若しくは薄膜パターンと実質的に同一
の薄膜よりなる位置合わせマークにより検査位置を特定
して行う本発明による半導体装置の検査方法によって達
成される。

【００１０】

【作用】図１は本発明の原理説明用模式図で、(a) 半導
体チップの平面図、(b) は同半導体チップのＡ−Ａ断面
図である。

【００１１】同図において、１はＩＣ等が形成されてい
る半導体チップ、2A、2Bはチップ１の対角の二隅に設け
られた例えば各辺がチップ１の切断線に沿って直交する
同一形状寸法の方形（図では正方形）の位置合わせマー
ク、３は下部絶縁膜、４は１層目の導電性薄膜パター
ン、4MA 、4MB は１層目の導電性薄膜による位置合わせ
マーク（残しパターン）、５は層間絶縁膜、６は２層目
の導電性薄膜パターン、6MA 、6MB は２層目の導電性薄
膜による位置合わせマーク（残しパターン）、７は被覆
絶縁膜を示す。

【００１２】本発明においては、同図(a) に示すよう
に、半導体チップ１主面の少なくとも対角の二隅に各辺
がチップ１の切断線に沿って直交する方形（図では正方
形）の位置合わせマーク2A、2Bが設けられ、この２個の
位置合わせマークの外側若しくは内側の辺の延長により
チップ１面の観察検査のフィールドが規定される。（な
お、位置合わせマークが上記のような方形でない場合に
は、マークの中心からチップの切断線に平行に延長した
直線によって観察検査のフィールドが規定される。） そのために、当該半導体チップを電気的に試験した際の
試験フィールドを所定のソフトによって前記位置合わせ
マーク2A、2Bで規定される観察検査フィールドに変換し
てやることにより、電気的試験で検出された不良個所の
位置が前記位置合わせマーク2A、2Bを基準にして直ちに
特定され、その位置に例えば顕微鏡の視野を自動的に移
動することにより上記不良個所の観察検査を容易に、正
しく、且つ速やかに行うことができる。

【００１３】また、本発明においては、上記チップ上の
位置合わせマーク2A、2B等が、半導体チップ１上に形成
される複数の薄膜層によって同一位置に同一形状寸法で
重ねて形成され、同図(b) に示すような例えば配線等か
らなる２層の導電性薄膜パターン４及び６を有する構造
において、上記位置合わせマーク2Aと2Bは、１層目の導
電性薄膜パターン４と同層の導電性薄膜により形成した
１層目の導電性薄膜による位置合わせマーク4MA 、4MB
と、この位置合わせマーク4MA 、4MB とそれぞれ同一形
状を有し２層目の導電性薄膜パターン６と同層の導電膜
により形成した２層目の導電性薄膜による位置合わせマ
ーク6MA 、6MB とが、層間絶縁膜５を介してそれぞれ重
ねて配設された構造に形成される。

【００１４】従って、被覆絶縁膜７を除去することによ
って表出する２層目の導電性薄膜パターン６を同様に表
出する位置合わせマーク6MA 、6MB を基準にしてその位
置を速やかに正しく特定して観察検査した後、この２層
目の導電性薄膜パターン６を溶解除去し更に層間絶縁膜
５を溶解除去して１層目の導電性薄膜パターン４の観察
検査を行う際には、前記位置合わせマーク6MA 、6MB は
消失していても、その下部の同一位置には上記位置合わ
せマーク6MA 、6MB と同一形状の、１層目の導電性薄膜
パターン４と同層の導電性薄膜により形成した１層目の
導電性薄膜による位置合わせマーク4MA 、4MB が存在し
表出するので、この位置合わせマーク4MA 、4MB を基準
にして１層目の導電性薄膜パターン４の位置を速やかに
正しく特定し容易に観察検査を行うことができる。

【００１５】以上により本発明によれば、ＬＳＩ等試験
不良に対応する個所の観察検査による不良解析手番が大
幅に短縮されるので、各製造工程に対する不良解析情報
のフィードバックが促進される。

【００１６】

【実施例】以下本発明を、図示実施例により具体的に説
明する。図２は本発明に係る半導体装置の一実施例の模
式図で、(a) はチップ平面図、(b) は位置合わせマーク
平面図、(c) はチップのＡ−Ａ′断面図である。

【００１７】図３乃至図６は本発明に係る位置合わせマ
ークの第２乃至第５の実施例の模式図で、それぞれの図
における(a) は平面図、(b) は断面図である。図７及び
図８は本発明に係る検査方法の工程断面図である。

【００１８】全図を通じ同一対象物は同一符合で示す。
図２はＤＲＡＭにおける本発明の一実施例を示したもの
である。本発明に係るＤＲＡＭは、同図に示すように、
シリコン（Si）チップ11の主面における、セル及び周辺
回路等が配設されている内部領域Ａ_I 周辺の対角のチッ
プコーナ部の、例えばセル領域Ａ_C と同様にフィールド
酸化膜13によって画定規定された基準となるマーク形成
領域Ａ_M 上に、セル領域Ａ_C のスタックト・キャパシタ
セルSCを構成する例えば各層の導電性薄膜によって該セ
ルを構成する各層の導電性薄膜パターンと同時に重ねて
形成される。

【００１９】以下に本発明に係る位置合わせマークを、
ＤＲＡＭにおける実施例について、図２を参照し、形成
方法に従って具体的に説明する。本発明に係る位置合わ
せマーク（第１の実施例）を有するＤＲＡＭは、例えば
図２のように構成される。

【００２０】同図において、11はSiチップ、12A 、12B
は位置合わせマーク、Ａ_I はＤＲＡＭセルや周辺回路等
が形成される内部領域、13は選択酸化手段で形成した厚
さ600 nm程度のフィールド酸化膜、Ａ_M は位置合わせマ
ーク形成領域、Ａ_C はセル領域、14G は厚さ10nm程度の
ゲート酸化膜、14はゲート絶縁膜14G と同時に形成され
た厚さ10nm程度の薄い酸化シリコン(SiO₂)膜、15G は厚
さ200nm 程度の第１のポリSi薄膜からなる第１のポリSi
ゲート電極、15M は同じく第１のポリSi薄膜からなる第
１のポリSi位置合わせマーク、16はSiO₂等からなる厚さ
300nm 程度の第１の層間絶縁膜、17はコンタクト窓、18
S は第２のポリSi薄膜からなる厚さ100nm 程度の第２の
ポリSi蓄積電極、18M は同じく第２のポリSi薄膜からな
る第２のポリSi位置合わせマーク、19はキャパシタの誘
電体膜となる厚さ10nm程度の窒化シリコン（Si₃N₄)膜、
20E は第３のポリＳｉ薄膜からなる厚さ100nm 程度の第
３のポリSi対向電極、20M は同じく第３のポリＳｉ薄膜
からなる第３のポリSi位置合わせマーク、21はSiO₂等か
らなる厚さ300nm 程度の第２の層間絶縁膜、22L は第１
層のAl配線、22M は第１層Al配線と同層のAl薄膜からな
る第１層Al位置合わせマーク、23はSiO₂等からなる厚さ
300nm 程度の第３の層間絶縁膜、24L は第２層のAl配
線、24M は第２層Al配線と同層のAl薄膜からなる第２層
Al位置合わせマーク、25は燐珪酸ガラス(PSG) 等からな
る厚さ500nm 程度の被覆絶縁膜、26はキャパシタの蓄積
ノードとなるドレイン領域を示す。

【００２１】このような構成を有する本発明に係るＤＲ
ＡＭにおいては、基板の全面にＣＶＤ法により形成され
た第１のポリＳｉ薄膜をパターニングしてゲート電極15
G を形成する際に、予め選択酸化によるフィールド酸化
膜13によって画定され規定されているチップの隅部の位
置合わせマーク形成領域Ａ_M 上の規定位置に、例えばチ
ップ11の切断線に平行な辺によって画定された所定の大
きさの正方形の第１のポリＳｉ位置合わせマーク15M を
パターニング形成する。なお、この位置合わせマークは
パターニングに際してのエッチングにおいて残されたパ
ターンであるので残しパターンと称する。

【００２２】次いで、上記基板上を第１の層間絶縁膜16
で覆い、この層間絶縁膜16に、予めセル領域Ａ_C に形成
されているドレイン領域26に対するコンタクト窓17を形
成した後、この基板上にＣＶＤ法により第２のポリＳｉ
薄膜を形成し、次いでこの第２のポリＳｉ薄膜をパター
ニングしてキャパシタの蓄積電極18S を形成する際、同
時に前記位置合わせマーク形成領域Ａ_M 上の前記規定位
置に、前記第１の層間絶縁膜16を介し前記第１のポリＳ
ｉ位置合わせマーク15M に重ねて、前記第１のポリＳｉ
位置合わせマーク15M と同じ形状寸法及び向きを有する
第２のポリＳｉ位置合わせマーク18M （残しパターン）
をパターニング形成する。

【００２３】次いで、上記基板上にＣＶＤ法によりキャ
パシタの誘電体膜になるSi₃N₄ 膜19を形成した後、この
基板上にＣＶＤ法により第３のポリＳｉ薄膜を形成し、
次いでこの第３のポリＳｉ薄膜をパターニングしてキャ
パシタの第３のポリSi対向電極20E を形成する際、同時
に前記位置合わせマーク形成領域Ａ_M 上の前記規定位置
に、前記Si₃N₄ 膜19を介し前記第２のポリＳｉ位置合わ
せマーク18M に重ねて、前記第２のポリＳｉ位置合わせ
マーク18M と同じ形状寸法及び向きを有する第３のポリ
Ｓｉ位置合わせマーク20M （残しパターン）をパターニ
ング形成する。

【００２４】次いで、上記基板上に第２の層間絶縁膜21
を形成し、この層間絶縁膜21に図示しないコンタクト窓
を形成した後、この基板上にスパッタ法等により第１層
のAl薄膜を形成し、次いでこの第１層Al薄膜をパターニ
ングして第１層Al配線22L を形成する際、同時に前記位
置合わせマーク形成領域Ａ_M 上の前記規定位置に、前記
第２の層間絶縁膜21を介し前記第３のポリＳｉ位置合わ
せマーク20M に重ねて、前記第３のポリＳｉ位置合わせ
マーク20M と同じ形状寸法及び向きを有する第１層Al位
置合わせマーク22M （残しパターン）をパターニング形
成する。

【００２５】次いで、上記基板上に第３の層間絶縁膜23
を形成し、この層間絶縁膜23に図示しないコンタクト窓
を形成した後、この基板上に第２層のAl薄膜を形成し、
次いでこの第２層Al薄膜をパターニングして第２層Al配
線24L を形成する際、同時に前記位置合わせマーク形成
領域Ａ_M 上の前記規定位置に、前記第３の層間絶縁膜23
を介し前記第１層Al位置合わせマーク22M に重ねて、前
記第１層Al位置合わせマーク22M と同じ形状寸法及び向
きを有する第２層Al位置合わせマーク24M （残しパター
ン）をパターニング形成する。

【００２６】次いで、上記基板上にＣＶＤにより被覆絶
縁膜25を形成し、本発明に係るＤＲＡＭが完成する。以
上の説明から分かるように上記実施例においては、半導
体チップの対角の隅部の規定された位置に、半導体装置
例えばＤＲＡＭを構成する複数の導電体薄膜の残しパタ
ーンからなる例えばチップの切断線に平行な辺を有する
同一の形状寸法の正方形状の位置合わせマークが層間絶
縁膜、誘電体膜等の絶縁膜を介し重ねて形成される。
（位置合わせマークの第１の実施例） なお、上記導電性薄膜による位置合わせマークは、半導
体素子を構成する導電性薄膜及び導電性薄膜パターンの
観察検査に際しての検査位置検出に際して特に有効であ
ることは勿論であるが、上層の絶縁膜を通してこの位置
合わせマークを認識することによって、該上層の絶縁膜
の検査位置の特定にも用いることができる。

【００２７】上記実施例に示された位置合わせマーク
（第１の実施例）は、導電性薄膜による正方形状の残し
パターンであるが、本発明に係る位置合わせマークは、
上記以外に導電性薄膜の開孔からなる導電性薄膜の抜き
パターン、絶縁膜による残しパターン、絶縁膜の開孔か
らなる絶縁膜の抜きパターン、及び導電性薄膜の残しパ
ターンと絶縁膜の抜きパターンとの交互の重ね合わせに
等よっても形成される。

【００２８】図３(a) 及び(b) は導電性薄膜の抜きパタ
ーンからなる位置合わせマークの第２の実施例の平面図
及び断面図である。この構造では、位置合わせマーク11
2 とセル領域との導通を避けるために、各層の導電性薄
膜の位置合わせマーク15M 、18M 、20M 、22M 、24M 等
は枠状に形成され、抜き部即ち開孔部27の辺28A 、28B
、28C 、28D が位置合わせの基準として用いられる。
従って、枠状部の外側の辺の位置形状等は精度を要しな
い。なお、図中の各符号は図２(c) の符号と同一対象物
を示している。

【００２９】この位置合わせマーク112 も前記第１の実
施例同様に、導電性薄膜及び導電性薄膜パターンの観察
検査に際しての検査位置検出に際してのみでなく、更に
上層の絶縁膜の検査位置の特定にも用いられる。

【００３０】図４(a) 及び(b) は第３の実施例である絶
縁膜の残しパターンからなる位置合わせマーク212 の平
面図及び断面図である。この構造においては、個々の絶
縁膜による位置合わせマーク即ちこの実施例においては
第１の層間絶縁膜位置合わせマーク16M 、Si₃N₄ 膜位置
合わせマーク19M 、第２の層間絶縁膜位置合わせマーク
21M 、第３の層間絶縁膜位置合わせマーク23M 、被覆絶
縁膜位置合わせマーク25M の剥離に際して上記複数層の
絶縁膜位置合わせマークを層毎に個々に分離するため
に、各マークの間に、素子領域において介在する導電性
薄膜、即ち本実施例においては第１のポリＳｉ薄膜15、
第２のポリＳｉ薄膜18、第３のポリＳｉ薄膜20、第１層
Al薄膜22、第２層Al薄膜24等をそれぞれ介在させる必要
がある。各位置合わせマーク16M 、19M 、21M 、23M、2
5M 等の形成位置、形状寸法及び向きが一定であること
は前記第１の実施例の場合と同様である。

【００３１】この位置合わせマークは、主として絶縁膜
の観察検査に用いられるが、絶縁膜を通して下部の導電
性薄膜パターン等を検査する際にも用いることができ
る。なお、上記以外の図中の符号は図２の符号と同一対
象物を示している。

【００３２】図５(a) 及び(b) は第４の実施例である絶
縁膜の抜きパターンからなる位置合わせマーク312 の平
面図及び断面図である。この構造の場合、位置合わせマ
ークを形成する各層の絶縁膜即ち第１の層間絶縁膜16、
Si₃N₄ 膜19、第２の層間絶縁膜21、第３の層間絶縁膜2
3、被覆絶縁膜25等はセル領域から延在したままでよ
く、位置合わせマークは例えばチップ11の切断線に平行
な辺に囲まれた正方形の開孔パターンとしてそれぞれの
絶縁膜に16H、19H 、21H 、23H として形成される。開
孔パターンの位置、形状寸法、向きが一定であることは
前記第２の実施例と同様であり、開孔の各辺によって位
置が規定される。なお、この場合も、前記第３の実施例
同様、各層の位置合わせマークを分離するために各層の
位置合わせマークの間には、セル領域で各絶縁膜の間に
介在する導電性薄膜の第１のポリＳｉ薄膜15、第２のポ
リＳｉ薄膜18、第３のポリＳｉ薄膜20、第１層Al薄膜2
2、第２層Al薄膜24等をそれぞれ介在させる必要があ
る。

【００３３】なお、上記以外の図中の符号は、図２中の
符号と同一の対象物を示している。図６(a) 及び(b) は
第５の実施例である導電性薄膜及び絶縁膜の両方に位置
合わせマークを形成した総合位置合わせマーク412 の例
である。

【００３４】この構造においては、抜きパターンからな
る第１の層間絶縁膜位置合わせマーク16H の下部及び、
第１の層間絶縁膜位置合わせマーク16H 、Si₃N₄ 膜位置
合わせマーク19H 、第２の層間絶縁膜位置合わせマーク
21H 、第３の層間絶縁膜位置合わせマーク23H 、被覆絶
縁膜位置合わせマーク25H の間に、導電性薄膜の残しパ
ターンからなる第１のポリＳｉ位置合わせマーク15M 、
第２のポリＳｉ位合わせマーク18M 、第３のポリＳｉ位
置合わせマーク20M 、第１層Al位置合わせマーク22M 及
び第２層Al位置合わせマーク24M を配置して前記絶縁膜
からなる位置合わせマーク16H 、19H 、21H 、23H 、25
H の層間を分離し、それぞれ上層の絶縁膜位置合わせマ
ークを剥離する際に下層の絶縁膜位置合わせマークが剥
離するのを防止している。そして、上記複数層の残しパ
ターンからなる導電性薄膜位置合わせマークを用いて、
それぞれの位置合わせマークと同層の導電性薄膜パター
ンの観察検査に際しての検査位置の特定がなされ、上記
複数層の抜きパターンからなる絶縁膜位置合わせマーク
を用いて、それぞれの位置合わせマークと同層の絶縁膜
の観察検査に際しての検査位置の特定がなされる。

【００３５】但し、この構造においては、導電性薄膜位
置合わせマーク及び絶縁膜位置合わせマークの位置（中
心の位置）及び導電性薄膜位置合わせマーク同士の形状
寸法、絶縁膜位置合わせマーク同士の形状寸法はそれぞ
れ等しく形成されるが、導電性薄膜位置合わせマークの
大きさは絶縁膜位置合わせマークの大きさよりも大きく
形成する必要がある。

【００３６】以下に、上記位置合わせマークを用いて行
う不良解析のための光学的な検査方法を、前記半導体装
置の一実施例（図２参照）に示した残しパターン構造の
導電性薄膜位置合わせマークを用いて導電膜パターンの
検査を行う場合の一実施例について、図７及び図８の工
程断面図を参照して説明する。

【００３７】図７(a) 参照 この実施例においては、半導体チップ11上の内部領域Ａ
_I のセル領域Ａ_C 上に第１のポリＳｉゲート電極15G 、
第２のポリＳｉ蓄積電極18S 、第３のポリＳｉ対向電極
20E 、第１層Al配線22L 、第２層Al配線24L 等の導電性
薄膜パターンがそれぞれ第１の層間絶縁膜16、Si₃Ｎ₄
膜19、第２の層間絶縁膜21、第３の層間絶縁膜23等の絶
縁膜を介して形成され、且つ最上面が被覆絶縁膜25で覆
われており、チップ11の隅部の位置合わせマーク形成領
域Ａ_M 上の一定位置には、前記電極及び配線と同層の導
電性薄膜による一定の位置に同一の形状寸法及び向きを
有する正方形状の第１のポリＳｉ位置合わせマーク15M
、第２のポリＳｉ位置合わせマーク18M 、第３のポリ
Ｓｉ位置合わせマーク20M 、第１層Al位置合わせマーク
22M 、第２層Al位置合わせマーク24M 等が前記同様の絶
縁膜を介し且つ最上部に被覆絶縁膜を有して重ねて形成
されている図示の半導体装置における前記それぞれの導
電性薄膜よりなる電極配線等の不良解析のための観察検
査を行う。

【００３８】図７(b) 参照 予め、不良個所の観察検査に先立ち電気的試験（最終検
査）により検出された不良個所を、本発明に係る位置合
わせマーク（各層の導電性薄膜の位置合わせマークは同
一位置に形成されている）によって画定される検査フィ
ールド内に特定した不良マップを作成する。

【００３９】そして先ず、被覆絶縁膜が酸化Si系の膜で
ある場合弗素系のエッチャントによる等方性のエッチン
グ手段（被覆絶縁膜がポリイミド等の有機膜である場合
はO₂プラズマによる等方性ドライエッチング手段、また
Si₃N₄ 膜の場合は弗素系ガスによる等方性ドライエッチ
ング手段）により被覆絶縁膜25を除去しセル領域Ａ_C上
の第２層Al配線24L を表出させる。この際、チップ11の
対角の隅部の位置合わせマーク形成領域Ａ_M 等上に形成
されている同層の２個（１個は図示されず）の第２層Al
位置合わせマーク24M 等も表出する。そこで、この２個
の第２層Al位置合わせマーク24M 等を光学的に検出し、
それを基準にして検査フィールドを規定し、前記不良マ
ップに基づいて第２層Al配線24L の試験不良個所を特定
し、その個所に顕微鏡等の光学検査装置を自動的（或い
は手動で）速やかに移動し、その個所の観察検査を行
う。

【００４０】図７(c) 参照 次いで、塩素系のガスによる等方性のドライエッチング
手段（ウェット処理の場合は王水処理または王水煮沸処
理）により第２層Al配線24L 及び２個の第２層Al位置合
わせマーク24M 等を除去し、第３の層間絶縁膜23を全面
に表出させる。ここで、第３の層間絶縁膜23を通してチ
ップ11の対角の隅に形成されている２個の第１層Al位置
合わせマーク22M 等を光学的に検出し、それらを基準に
して検査フィールドを規定し、前記不良マップに基づい
て第３の層間絶縁膜23の試験不良個所を特定し、その個
所に顕微鏡等の光学検査装置を自動的（或いは手動で）
速やかに移動し、その個所の観察検査を行う。

【００４１】図７(d) 参照 次いで、弗素系のエッチングガスによる等方性のドライ
エッチング手段（ウェット処理の場合は弗酸の緩衝液に
よる処理）により第３の層間絶縁膜23を除去し、第１層
Al配線22L と２個の第１層Al位置合わせマーク22M 等を
表出させ、前記同様に第１層Al位置合わせマーク22M 等
の位置を検出して検査フィールドを規定し、前記不良マ
ップに基づいて第１層Al配線22L 上の不良個所を特定
し、前記同様に、光学検査装置によるその個所の観察検
査を速やかに行う。

【００４２】図７(e) 参照 次いで、塩素系のガスによる等方性のドライエッチング
手段（ウェット処理の場合は王水処理または王水煮沸処
理）により第１層Al配線22L 及び２個の第１層Al位置合
わせマーク22M 等を除去し、第２の層間絶縁膜21を全面
に表出させ、第２の層間絶縁膜21を通してチップ11の対
角の隅に形成されている２個の第３のポリＳｉ位置合わ
せマーク20M 等を光学的に検出し、それらを基準にして
検査フィールドを規定し、前記不良マップに基づいて第
２の層間絶縁膜21上の試験不良個所を特定し、前記同様
に、光学検査装置によるその個所の観察検査を速やかに
行う。

【００４３】図８(a) 参照 次いで、弗素系のエッチングガスによる等方性のドライ
エッチング手段（ウェット処理の場合は弗酸の緩衝液に
よる処理）により第２の層間絶縁膜21を除去し、第３の
ポリＳｉ対向電極20E と２個の第３のポリＳｉ位置合わ
せマーク20M 等を表出させ、前記同様に第３のポリＳｉ
位置合わせマーク20M 等の位置を検出して検査フィール
ドを画定し、前記不良マップに基づいて第３のポリＳｉ
対向電極20E 上の不良個所を規定し、前記同様に、光学
検査装置によるその個所の観察検査を速やかに行う。

【００４４】図８(b) 参照 次いで、塩素系のガスによる等方性のドライエッチング
手段（ウェット処理の場合は硝酸の緩衝液）により第３
のポリＳｉ対向電極20E と２個の第３のポリＳｉ位置合
わせマーク20M 等を除去し、誘電体膜であるSi₃N₄ 膜19
を表出させ、このSi₃N₄ 膜19を通してチップ11の対角の
隅に形成されている２個の第２のポリＳｉ位置合わせマ
ーク18M 等を光学的に検出し、それらを基準にして検査
フィールドを規定し、前記不良マップに基づいてSi₃N₄
膜19上の不良個所を特定し、前記同様に、光学検査装置
によるその個所の観察検査を速やかに行う。

【００４５】図８(c) 参照 次いで、弗素系のガスによる当方性のドライエッチング
手段によりSi₃N₄ 膜19を除去し、第２のポリＳｉ蓄積電
極18S と２個の第２のポリＳｉ位置合わせマーク18M 等
を表出させ、前記同様に第２のポリＳｉ位置合わせマー
ク18M 等の位置を検出して検査フィールドを規定し、前
記不良マップに基づいて第２のポリＳｉ対向電極18S 上
の不良個所を特定し、前記同様に、光学検査装置による
その個所の観察検査を速やかに行う。

【００４６】図８(d) 参照 次いで、塩素系のガスによる等方性のドライエッチング
手段（ウェット処理の場合は硝酸の緩衝液）により第２
のポリＳｉ蓄積電極18S と２個の第２のポリＳｉ位置合
わせマーク18M 等を除去して第１の層間絶縁膜16を表出
させ、この第１の層間絶縁膜16を通してチップ11の対角
の隅に形成されている２個の第１のポリＳｉ位置合わせ
マーク15M 等を光学的に検出し、それらを基準にして検
査フィールドを規定し、前記不良マップに基づいて第１
の層間絶縁膜16上の不良個所を特定し、前記同様に、光
学検査装置によるその個所の観察検査を速やかに行う。

【００４７】図８(e) 参照 次いで、弗素系のエッチングガスによる等方性のドライ
エッチング手段（ウェット処理の場合は弗酸系の液）に
より第１の層間絶縁膜16を除去して第１のポリＳｉゲー
ト電極15G と２個の第１のポリＳｉ位置合わせマーク15
M 等を表出させ、前記同様に第１のポリＳｉ位置合わせ
マーク15M 等の位置を検出して検査フィールドを規定
し、前記不良マップに基づいて第１のポリＳｉゲート電
極15G 上の不良個所を特定し、前記同様に、光学検査装
置によるその個所の観察検査を速やかに行う。

【００４８】以上実施例の説明でわかるように、本発明
に係る半導体装置においては、チップの対角の隅部に位
置合わせマークが設けられているので、この位置合わせ
マークを基準にして観察検査フィールドが規定され、該
半導体装置の電気的試験によって検出された不良個所を
上記検査フィールド内に特定した不良マップを作成する
ことによって、上記電気的試験不良に対応する個所を誤
りなく速やかに、且つ容易に検出してその個所の観察検
査を行うことができる。

【００４９】また、本発明に係る上記位置合わせマーク
は、半導体装置を構成する複数の薄膜層により同一位置
に重ねて形成されるので、上層の薄膜または薄膜パター
ンの検査をおわってそれらを剥離除去し、続いて下層の
薄膜または薄膜パターンの検査を行う場合、前記上層の
薄膜除去の際に上層の薄膜からなる位置合わせマークも
剥離されて失われても、その下部の同一位置には検査し
ようとする薄膜または薄膜パターンと同層の下層の薄膜
からなる位置合わせマークが存在するので、この検査し
ようとする薄膜或いは薄膜パターンと同層の下層の薄膜
からなる位置合わせマークを用いて検査フィールドを規
定し、前記不良マップにより容易に誤りなく、且つ速や
かに不良個所を検出し観察検査を行うことが可能にな
る。

【００５０】更にまた、本発明に係る半導体装置におい
ては半導体チップ上の一定の位置に各薄膜層の位置合わ
せマークが積層されて形成されるので、電気的試験の結
果に基づいて一種類の観察検査用の不良マップを形成す
れば、この一種類の観察検査用の不良マップで総ての層
の薄膜の不良個所の特定検出が可能であり、薄膜毎に不
良マップを作成する煩雑な作業が省略できる。

【００５１】

【発明の効果】以上説明のように本発明によれば、半導
体装置の電気的試験によって検出された不良個所の観察
検査を、容易に、誤りなく、且つ速やかに行うことがで
きるので、半導体装置の最終試験不良の原因解析を速や
かに行うことができ、その情報の製造工程へのフィード
バックが促進される。従って本発明は特に高集積化され
る半導体装置の製造歩留り向上に寄与するところが大き
い。

【図面の簡単な説明】

【図１】 本発明の原理説明用模式図

【図２】 本発明に係る半導体装置の一実施例の模式図

【図３】 本発明に係る位置合わせマークの第２の実施
例の模式図

【図４】 本発明に係る位置合わせマークの第３の実施
例の模式図

【図５】 本発明に係る位置合わせマークの第４の実施
例の模式図

【図６】 本発明に係る位置合わせマークの第５の実施
例の模式図

【図７】 本発明に係る検査方法の工程断面図（その
１）

【図８】 本発明に係る検査方法の工程断面図（その
２）

【符号の説明】

１ 半導体チップ 2A、2B 位置合わせマーク ３ 下層絶縁膜 ４ １層目の導電性薄膜パターン 4MA 、4MB １層目の導電性薄膜による位置合わせマーク ５ 層間絶縁膜 ６ ２層目の導電性薄膜パターン 6MA 、6MB ２層目の導電性薄膜による位置合わせマーク ７ 被覆絶縁膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/66 G01R 31/26 H01L 21/68

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 半導体チップの主面上に、薄膜をパター
   ニングして形成された薄膜パターンが複数積層された半
   導体装置において、 該薄膜パターンの各層毎に設けられ、該薄膜パターンの
   観察検査の位置基準として使用される位置合わせマーク
   であって、該薄膜のパターニングにより形成され、かつ
   該主面上の同一位置に同一形状で積層された複数の該位
   置合わせマークを備えることを特徴とする半導体装置。
2. 【請求項２】 該位置合わせマークは、ウエーハを切断
   分離して該半導体チップとするために該ウエーハ上に設
   けられた互いに直交する切断線に平行な辺を有する方形
   であることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 該位置合わせマークは、前記半導体チッ
   プの対角の二隅部に形成されていることを特徴とする請
   求項１又は２記載の半導体装置。
4. 【請求項４】 半導体チップの主面上に積層された複数
   の薄膜パターンの欠陥箇所を電気的試験により特定する
   工程と、該薄膜パターンを上層から順次表出して、該薄
   膜パターンの該欠陥箇所をパターン検査する工程とを有
   する半導体装置の検査方法において、 該薄膜パターンを表出すると同時に、該半導体チップの
   主面上の同一位置に積層して設けられた同一形状を有す
   る複数の位置合わせマークのうち、表出された該薄膜パ
   ターンと同一層に形成された位置合わせマークを表出
   し、 表出された該位置合わせマークを用いて、パターン検査
   の際の該薄膜パターンのパターン検査位置を特定するこ
   とを特徴とする半導体装置の検査方法。
5. 【請求項５】 該位置合わせマークは、ウエーハを切断
   分離して該半導体チップとするために該ウエーハ上に設
   けられた互いに直交する切断線に平行な辺を有する方形
   であることを特徴とする請求項１記載の半導体装置。