JPH01119037A - 半導体装置の故障解析方法 - Google Patents
半導体装置の故障解析方法Info
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- JPH01119037A JPH01119037A JP62276388A JP27638887A JPH01119037A JP H01119037 A JPH01119037 A JP H01119037A JP 62276388 A JP62276388 A JP 62276388A JP 27638887 A JP27638887 A JP 27638887A JP H01119037 A JPH01119037 A JP H01119037A
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Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の故障解析方法に関し、特に容易に
電子ビームテスターによる半導体装置故障解析が可能な
方法に関する。
電子ビームテスターによる半導体装置故障解析が可能な
方法に関する。
従来、この種の半導体集積回路の故障解析は、第１の方
法として、パッシベーション膜８および導体配線７０層
間の絶縁膜■８を全く除去せずに電子ビームテスター（
もしくはストロボＳＥＭ）を用いて電位コントラストお
よび波形を観察している。
法として、パッシベーション膜８および導体配線７０層
間の絶縁膜■８を全く除去せずに電子ビームテスター（
もしくはストロボＳＥＭ）を用いて電位コントラストお
よび波形を観察している。
また、第２の方法としては、第２図（ａ）および（ｂ）
に示すように、前記絶縁膜■８をエンッチングにより除
去し同様の観察を行っている。
に示すように、前記絶縁膜■８をエンッチングにより除
去し同様の観察を行っている。
上述した従来の半導体集積回路の故障解析方法の場合、
まず、第１の方法では、電子ビームテスターで観測した
い電位の絶対値が小さいときには電位コントラストの判
別ができないという欠点がある。また、第２の方法では
、絶縁膜がシリコン窒化膜のようなときには、等方性の
プラズマエンッチング等を用いているが、第２図（ｂ）
のように、下層の導体配線と上層の導体配線との間のシ
リコン窒化膜が除去されて下層の導体配線と上層の導体
配線とがショートしてしまうという欠点がある。
まず、第１の方法では、電子ビームテスターで観測した
い電位の絶対値が小さいときには電位コントラストの判
別ができないという欠点がある。また、第２の方法では
、絶縁膜がシリコン窒化膜のようなときには、等方性の
プラズマエンッチング等を用いているが、第２図（ｂ）
のように、下層の導体配線と上層の導体配線との間のシ
リコン窒化膜が除去されて下層の導体配線と上層の導体
配線とがショートしてしまうという欠点がある。
本発明の半導体装置の故障解析方法は、−主面上に半導
体素子等の拡散領域および多層導体配線を有する半導体
集積回路において、前記半導体集積回路上のパッシベー
ション用絶縁膜および多層導体配線の層間の絶縁膜を反
応性イオンエンッチングにより除去する第１の工程と、
前記第１の工程により表面に露出された各層の導体配線
の表面に残された絶縁膜のみをフォーカスド・イオン・
ビームを用いたエンッチングにより完全に除去する第２
の工程と、前記第２の工程により完全に前記絶縁膜を除
去された前記各層の導体配線表面をストロボＳＥＭを用
いた電子ビームテスターにより故障解析をする第３の工
程とを含む。
体素子等の拡散領域および多層導体配線を有する半導体
集積回路において、前記半導体集積回路上のパッシベー
ション用絶縁膜および多層導体配線の層間の絶縁膜を反
応性イオンエンッチングにより除去する第１の工程と、
前記第１の工程により表面に露出された各層の導体配線
の表面に残された絶縁膜のみをフォーカスド・イオン・
ビームを用いたエンッチングにより完全に除去する第２
の工程と、前記第２の工程により完全に前記絶縁膜を除
去された前記各層の導体配線表面をストロボＳＥＭを用
いた電子ビームテスターにより故障解析をする第３の工
程とを含む。
次に、本発明について図面を参照して詳細に説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を工程順に示
す断面図であり、２層配線を有するシリコン半導体集積
回路を電子ビームテスターにより故障解析する方法に適
用した実施例である。
す断面図であり、２層配線を有するシリコン半導体集積
回路を電子ビームテスターにより故障解析する方法に適
用した実施例である。
まず、同図（ａ）のように、ｎ型シリコン基板１上にシ
リコン酸化膜２が形成され、アルミニウム３の２層配線
が層間およびパッシベーション膜としてシリコン窒化膜
４を用いて形成されている半導体集積回路を解析する場
合、同図（ｂ）のように、まず、ＲＩＥ （反応性イオ
ンエンッチング）を用いてシリコン窒化膜４が異方的に
エンッチングされて同図（Ｃ）に示すようになる。第１
層のアルミニウム配線３上および第２層のアルミニウム
配線３上にはシリコン窒化膜４が残っている。さらに、
同図（ｄ）に示すように、ＦＩＢ （フォーカスド・イ
オン・ビーム）エンッチングを用いて第１層のアルミニ
ウム配線３上および第２層のアルミニウム配線３上に残
されたシリコン窒化膜４のみが除去される。そして、同
図（ｅ）に示すように、電子ビームが第１層および第２
層のアルミニウム配線上に照射され、同時に、このシリ
コン集積回路がＬＳＩテスター等を用いて開始され、ス
トロボ走査型電子顕微鏡１ （ＳＥＭ）の原理を用いて
電位 イコントラストおよび内部の電位波形が観察され
る。
リコン酸化膜２が形成され、アルミニウム３の２層配線
が層間およびパッシベーション膜としてシリコン窒化膜
４を用いて形成されている半導体集積回路を解析する場
合、同図（ｂ）のように、まず、ＲＩＥ （反応性イオ
ンエンッチング）を用いてシリコン窒化膜４が異方的に
エンッチングされて同図（Ｃ）に示すようになる。第１
層のアルミニウム配線３上および第２層のアルミニウム
配線３上にはシリコン窒化膜４が残っている。さらに、
同図（ｄ）に示すように、ＦＩＢ （フォーカスド・イ
オン・ビーム）エンッチングを用いて第１層のアルミニ
ウム配線３上および第２層のアルミニウム配線３上に残
されたシリコン窒化膜４のみが除去される。そして、同
図（ｅ）に示すように、電子ビームが第１層および第２
層のアルミニウム配線上に照射され、同時に、このシリ
コン集積回路がＬＳＩテスター等を用いて開始され、ス
トロボ走査型電子顕微鏡１ （ＳＥＭ）の原理を用いて
電位 イコントラストおよび内部の電位波形が観察され
る。
電位差としては、０．５ Ｖないし０．２５Ｖ以下の電
位が観察できる。
位が観察できる。
このようにして、電子ビームテスターにより不良解析が
行われる。
行われる。
〔発明の効果〕 ゛
以上説明したように本発明は、多層配線を有する半導体
集積回路のパッシベーション用絶縁膜および多層導体配
線の層間の絶縁膜を反応性イオンエンッチング（ＲＩ
Ｅ）により除去し、かつ、前記多層導体配線の表面に少
し残った絶縁膜のみをフォーカスド・イオン・ビーム（
ＦＩＢ）エツチングにより完全に除去することにより、
前記各層の導体配線の表面をストロボＳＥＭを用いた電
子ビームテスターにより電位コントラスト法および波形
法により非常に小さな電位差、例えば、０．２５Ｖもし
くは０．５ｖの電位差を容易に故障解析することができ
るという、効果がある。
集積回路のパッシベーション用絶縁膜および多層導体配
線の層間の絶縁膜を反応性イオンエンッチング（ＲＩ
Ｅ）により除去し、かつ、前記多層導体配線の表面に少
し残った絶縁膜のみをフォーカスド・イオン・ビーム（
ＦＩＢ）エツチングにより完全に除去することにより、
前記各層の導体配線の表面をストロボＳＥＭを用いた電
子ビームテスターにより電位コントラスト法および波形
法により非常に小さな電位差、例えば、０．２５Ｖもし
くは０．５ｖの電位差を容易に故障解析することができ
るという、効果がある。
第１図（ａ）〜（ｅ）は本発明の一実施例の断面図およ
び第２図（ａ）〜（ｂ）は従来の方法における問題点を
説明するための断面図である。 １・・・・・・ｎ型シリコン基板、２・・・・・・シリ
コン酸化膜、３・・・・・・アルミニウム配線、４・旧
・・シリコン窒化膜、５・・・・・・半導体基板、６・
・・・・・絶縁膜■、７・・・・・・導体配線、８・・
・・・・絶縁膜■。 溶Ｉ図 第１図
び第２図（ａ）〜（ｂ）は従来の方法における問題点を
説明するための断面図である。 １・・・・・・ｎ型シリコン基板、２・・・・・・シリ
コン酸化膜、３・・・・・・アルミニウム配線、４・旧
・・シリコン窒化膜、５・・・・・・半導体基板、６・
・・・・・絶縁膜■、７・・・・・・導体配線、８・・
・・・・絶縁膜■。 溶Ｉ図 第１図
Claims (1)
- 一主面上に半導体素子等の拡散領域および多層導体配
線を有する半導体集積回路の故障解析方法において、前
記半導体集積回路上のパッシベーション用絶縁膜および
前記多層導体配線の層間の絶縁膜を反応性イオンエンッ
チングにより除去する第１の工程と、前記第１の工程に
より表面に露出された各層の導体配線の表面に残された
絶縁膜のみをフォーカスド・イオン・ビームを用いたエ
ンッチングにより完全に除去する第２の工程と、前記第
２の工程により完全に前記絶縁膜を除去された前記各層
の導体配線表面をストロボ走査型電子顕微鏡を用いた電
子ビームテスターにより故障解析する第３の工程とを含
むことを特徴とする半導体装置の故障解析方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276388A JPH06101498B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の故障解析方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276388A JPH06101498B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の故障解析方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01119037A true JPH01119037A (ja) | 1989-05-11 |
| JPH06101498B2 JPH06101498B2 (ja) | 1994-12-12 |
Family
ID=17568718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276388A Expired - Lifetime JPH06101498B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の故障解析方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101498B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5805421A (en) * | 1994-11-23 | 1998-09-08 | Intel Corporation | Semiconductor substrate having alignment marks for locating circuitry on the substrate |
| US5904486A (en) * | 1997-09-30 | 1999-05-18 | Intel Corporation | Method for performing a circuit edit through the back side of an integrated circuit die |
| US5976980A (en) * | 1994-11-23 | 1999-11-02 | Intel Corporation | Method and apparatus providing a mechanical probe structure in an integrated circuit die |
| US6020746A (en) * | 1994-11-23 | 2000-02-01 | Intel Corporation | Method and apparatus for probing an integrated circuit through the back side of an integrated circuit die |
| US6153891A (en) * | 1994-11-23 | 2000-11-28 | Intel Corporation | Method and apparatus providing a circuit edit structure through the back side of an integrated circuit die |
| US6159754A (en) * | 1998-05-07 | 2000-12-12 | Intel Corporation | Method of making a circuit edit interconnect structure through the backside of an integrated circuit die |
| US6309897B1 (en) | 1997-09-30 | 2001-10-30 | Intel Corporation | Method and apparatus providing a circuit edit structure through the back side of an integrated circuit die |
| US6692995B2 (en) | 2002-04-05 | 2004-02-17 | Intel Corporation | Physically deposited layer to electrically connect circuit edit connection targets |
-
1987
- 1987-10-30 JP JP62276388A patent/JPH06101498B2/ja not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5805421A (en) * | 1994-11-23 | 1998-09-08 | Intel Corporation | Semiconductor substrate having alignment marks for locating circuitry on the substrate |
| US5952247A (en) * | 1994-11-23 | 1999-09-14 | Intel Corporation | Method of accessing the circuitry on a semiconductor substrate from the bottom of the semiconductor substrate |
| US5976980A (en) * | 1994-11-23 | 1999-11-02 | Intel Corporation | Method and apparatus providing a mechanical probe structure in an integrated circuit die |
| US6020746A (en) * | 1994-11-23 | 2000-02-01 | Intel Corporation | Method and apparatus for probing an integrated circuit through the back side of an integrated circuit die |
| US6122174A (en) * | 1994-11-23 | 2000-09-19 | Intel Corporation | Method of accessing the circuitry on a semiconductor substrate from the bottom of the semiconductor substrate |
| US6153891A (en) * | 1994-11-23 | 2000-11-28 | Intel Corporation | Method and apparatus providing a circuit edit structure through the back side of an integrated circuit die |
| US5904486A (en) * | 1997-09-30 | 1999-05-18 | Intel Corporation | Method for performing a circuit edit through the back side of an integrated circuit die |
| US6150718A (en) * | 1997-09-30 | 2000-11-21 | Intel Corporation | Method and apparatus for performing a circuit edit through the back side of an integrated circuit die |
| US6309897B1 (en) | 1997-09-30 | 2001-10-30 | Intel Corporation | Method and apparatus providing a circuit edit structure through the back side of an integrated circuit die |
| US6159754A (en) * | 1998-05-07 | 2000-12-12 | Intel Corporation | Method of making a circuit edit interconnect structure through the backside of an integrated circuit die |
| US6692995B2 (en) | 2002-04-05 | 2004-02-17 | Intel Corporation | Physically deposited layer to electrically connect circuit edit connection targets |
| US7084497B2 (en) | 2002-04-05 | 2006-08-01 | Intel Corporation | Physically deposited layer to electrically connect circuit edit connection targets |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06101498B2 (ja) | 1994-12-12 |
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