JPS59155128A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59155128A JPS59155128A JP3114383A JP3114383A JPS59155128A JP S59155128 A JPS59155128 A JP S59155128A JP 3114383 A JP3114383 A JP 3114383A JP 3114383 A JP3114383 A JP 3114383A JP S59155128 A JPS59155128 A JP S59155128A
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- JP
- Japan
- Prior art keywords
- contact hole
- insulating layer
- etching
- electrode layer
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体装置の製造方法に係り、特にコンタ
クト穴の形成方法忙関するものである。
クト穴の形成方法忙関するものである。
従来の半導体装置におけるコンタクト穴の形成方法とし
ては、第１図（ａ）〜（ｅ）Ｋ示すものがある。これら
の図において、１は半導体基板、２は下地絶縁層、３は
金属または半導体からなる下部電極層、４は眉間絶縁層
、５はレジスト、６はフンタクト形成部のンジスト開口
部、１は前記層間絶縁層４にエツチングにより形成した
コンタクト穴、８は金属または半導体からなる上部電極
層、８ａは前記上部電極層８のコンタクト穴エツジでの
くびれた部分である。
ては、第１図（ａ）〜（ｅ）Ｋ示すものがある。これら
の図において、１は半導体基板、２は下地絶縁層、３は
金属または半導体からなる下部電極層、４は眉間絶縁層
、５はレジスト、６はフンタクト形成部のンジスト開口
部、１は前記層間絶縁層４にエツチングにより形成した
コンタクト穴、８は金属または半導体からなる上部電極
層、８ａは前記上部電極層８のコンタクト穴エツジでの
くびれた部分である。
次に従来のコンタクト穴の形成方法を第１図（ａ）〜（
ｅ） Ｋ従って説明する。半導体装置の創造方法におい
ては、上下の電極配線層間のコンタクトをとることは必
ず必要で、そのため上下の電極配線の組み合わせ状態に
は種々の場合が生じるが、ここでは代表的に第１図（ａ
）のように、下地絶縁層２上忙配置された下部電極層３
に対して、第１図（ｄ）のように眉間絶縁層４を挟んで
重ねた上部電極層８とフンタクトをとる場合について説
明する。
ｅ） Ｋ従って説明する。半導体装置の創造方法におい
ては、上下の電極配線層間のコンタクトをとることは必
ず必要で、そのため上下の電極配線の組み合わせ状態に
は種々の場合が生じるが、ここでは代表的に第１図（ａ
）のように、下地絶縁層２上忙配置された下部電極層３
に対して、第１図（ｄ）のように眉間絶縁層４を挟んで
重ねた上部電極層８とフンタクトをとる場合について説
明する。
フンタクトの取り方としては、まず第１図（ａ）のよう
に半導体基板１上に下地絶縁層２を形成し。
に半導体基板１上に下地絶縁層２を形成し。
この１忙形成された下部電極層３上に全面に眉間絶縁層
４を形成した後、この層間絶縁層４上忙第１図（ｂ）の
ようＶｃＩ／シスト５を全面に塗布し、所望のコンタク
ト穴狐分のみのレジスト５を通常の露光技術と現像操作
によって除去し、レジスト開口部６を開ける。このレジ
スト開口部６を通して、第１図（ｃ）のように下地の層
間絶縁層４をエツチング除去して、所望の位置忙コンタ
クト穴？’＆開ける。
４を形成した後、この層間絶縁層４上忙第１図（ｂ）の
ようＶｃＩ／シスト５を全面に塗布し、所望のコンタク
ト穴狐分のみのレジスト５を通常の露光技術と現像操作
によって除去し、レジスト開口部６を開ける。このレジ
スト開口部６を通して、第１図（ｃ）のように下地の層
間絶縁層４をエツチング除去して、所望の位置忙コンタ
クト穴？’＆開ける。
次にレジスト５を除去して、第１図（ｄ）のよう−に上
部電極層８を全面に形成すれば所定の位置での上下の電
極配線のコンタクトはすで忙完成しており、後は通常の
写真製版、エツチング技術圧よって第１図（ｅ）のよう
忙、上部電極層８を所定の形状にバターニングすればよ
い。
部電極層８を全面に形成すれば所定の位置での上下の電
極配線のコンタクトはすで忙完成しており、後は通常の
写真製版、エツチング技術圧よって第１図（ｅ）のよう
忙、上部電極層８を所定の形状にバターニングすればよ
い。
従来のコンタクト穴７の形成方法では、以上のように急
激な角を持ったコンタクト穴７に上部電極層８を重ねる
ために、たとえステップ力／くレージの良好とされるス
パッタ蒸着法を使用して上部電極層８を付着させたとし
ても、コンタクト穴７のエツジではその膜厚が極端に薄
くなって、くびれだ部分８ａを生じてしまい、この部分
での断線故障の可能性が大きくなって信頼性が低下する
という欠点があった。
激な角を持ったコンタクト穴７に上部電極層８を重ねる
ために、たとえステップ力／くレージの良好とされるス
パッタ蒸着法を使用して上部電極層８を付着させたとし
ても、コンタクト穴７のエツジではその膜厚が極端に薄
くなって、くびれだ部分８ａを生じてしまい、この部分
での断線故障の可能性が大きくなって信頼性が低下する
という欠点があった。
この発明は、上記欠点を除去するため罠なされたもので
、異方性エツチングを利用してコンタクト穴の周辺部、
穴の側面傾斜なゆるや力）ＶＣするようなエツチング残
部分を形成して、この部分での電極配線のくびれを生じ
ない半導体装置の製造方法を提供することを目的として
−・る。以下この発明つ一実施例を第２図（ａ）〜（ｇ
）につし・て説明する。
、異方性エツチングを利用してコンタクト穴の周辺部、
穴の側面傾斜なゆるや力）ＶＣするようなエツチング残
部分を形成して、この部分での電極配線のくびれを生じ
ない半導体装置の製造方法を提供することを目的として
−・る。以下この発明つ一実施例を第２図（ａ）〜（ｇ
）につし・て説明する。
これらの図において、９はＣＶＤ （Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） ＋ある（眞まス
ノ（ツタ等によって形成した絶縁物層、１０はこの絶縁
物層９を、例えば平行平板凰プラズマエツチャのような
異方性エツチング装置でエツチング除去したとき生じる
エツチング残部分で、急な段差部のみに取り残された絶
縁物層である。
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） ＋ある（眞まス
ノ（ツタ等によって形成した絶縁物層、１０はこの絶縁
物層９を、例えば平行平板凰プラズマエツチャのような
異方性エツチング装置でエツチング除去したとき生じる
エツチング残部分で、急な段差部のみに取り残された絶
縁物層である。
上記実施例忙係るコンタクト穴の形成方法で（ま、第２
図（ａ）〜（ｃ）に至る段階では従来法とほぼ同じ工程
で、所望のコンタクト位置における層間絶縁層４を除去
してコンタクト穴７を開ける。ただし、この場合のコン
タクト穴１の大きさは、従来法の場合に比べて！μｍ程
度太き目であってもかまわない。
図（ａ）〜（ｃ）に至る段階では従来法とほぼ同じ工程
で、所望のコンタクト位置における層間絶縁層４を除去
してコンタクト穴７を開ける。ただし、この場合のコン
タクト穴１の大きさは、従来法の場合に比べて！μｍ程
度太き目であってもかまわない。
次にレジスト５を除去した後、第２図（ｄ）のよう忙全
面に絶縁物層９を付着させる。この付着させた絶縁物層
９を、適当な異方性エツチング装置（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ 、 Ｒｅａｃｔｉｖｅ
Ｉ ｏｎＢｅａｍ Ｅｔｃｈｉｎｇ、 Ｉｏｎ
Ｂｅａｍ Ｅｔｃｈｉｎｇ等）で、表面に垂直な方向
のみを優先的にエツチングする異方性エツチングを施し
て、ちょうど絶縁物層９の膜厚に等しい量だけエツチン
グすると、コンタクト穴Ｔの周辺部分では当然表面如垂
直な方向にみた膜厚が厚いため、第２図（ｅ）のよ５に
エツチング残部分１０を生じる。このエツチング残部分
１０は、ちょうど急しゅんなコンタクト穴１の側面をゆ
るやかな傾斜忙うずめるような形で付着しているため、
次忙第２図（ｆ）のように上部電極層８を形成したとき
、従来法で見られたようなコンタクト穴７のエツジ部分
でのくびれだ部分を生じることなく、コンタクト穴７を
上部電極層８がカバーできるようになる。その後は、従
来法と同様で、通常の写真製版、エツチング技術によっ
て、第２図（ｇ）のように上部電極層８をパターニング
すればよい。
面に絶縁物層９を付着させる。この付着させた絶縁物層
９を、適当な異方性エツチング装置（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ 、 Ｒｅａｃｔｉｖｅ
Ｉ ｏｎＢｅａｍ Ｅｔｃｈｉｎｇ、 Ｉｏｎ
Ｂｅａｍ Ｅｔｃｈｉｎｇ等）で、表面に垂直な方向
のみを優先的にエツチングする異方性エツチングを施し
て、ちょうど絶縁物層９の膜厚に等しい量だけエツチン
グすると、コンタクト穴Ｔの周辺部分では当然表面如垂
直な方向にみた膜厚が厚いため、第２図（ｅ）のよ５に
エツチング残部分１０を生じる。このエツチング残部分
１０は、ちょうど急しゅんなコンタクト穴１の側面をゆ
るやかな傾斜忙うずめるような形で付着しているため、
次忙第２図（ｆ）のように上部電極層８を形成したとき
、従来法で見られたようなコンタクト穴７のエツジ部分
でのくびれだ部分を生じることなく、コンタクト穴７を
上部電極層８がカバーできるようになる。その後は、従
来法と同様で、通常の写真製版、エツチング技術によっ
て、第２図（ｇ）のように上部電極層８をパターニング
すればよい。
また、この発明のもう一つの利点として、最初に開ける
コンタクト穴７の大きさは、パターン設計上要求される
サイズよりも１μｍ程度太き（ても、仕上のフンタクト
穴１は従来法と同じ程度になることで、写真製版工程上
量も難しいコンタクト工程の縮小に対する制限が瞬くな
るという効果もある。
コンタクト穴７の大きさは、パターン設計上要求される
サイズよりも１μｍ程度太き（ても、仕上のフンタクト
穴１は従来法と同じ程度になることで、写真製版工程上
量も難しいコンタクト工程の縮小に対する制限が瞬くな
るという効果もある。
なお、上記実施例では、下部電極層３と上部電極層８と
の上下の電極配線層をコンタクトさせる場合について説
明したが、半導体基板１に形成された拡散層（図には示
さｊていない）ＩＣ対してコンタクトをとる場合にも全
く同様に有効であることはいうまでもない。また、上記
実施例では、側面に残すエツチング残部分１０が絶縁物
層９の場合忙ついて示したが、逆にこれが導電性物質で
あつても全く同様の効果が得られることは、この発明の
主旨からいって、も明らかである。また、上記操作は必
要に応じて２回以上繰り返してもよいこともいうまでも
ない。
の上下の電極配線層をコンタクトさせる場合について説
明したが、半導体基板１に形成された拡散層（図には示
さｊていない）ＩＣ対してコンタクトをとる場合にも全
く同様に有効であることはいうまでもない。また、上記
実施例では、側面に残すエツチング残部分１０が絶縁物
層９の場合忙ついて示したが、逆にこれが導電性物質で
あつても全く同様の効果が得られることは、この発明の
主旨からいって、も明らかである。また、上記操作は必
要に応じて２回以上繰り返してもよいこともいうまでも
ない。
以上説明したように、この発明は、コンタ、クト穴の側
面に異方性エツチングの除虫ずる傾斜をなめらか忙する
ようなエツチング残部分をうめこむように形成したので
、フンタクト穴のエツジ部分での上部電極層のくびれ部
分がな（なり、高信頼のコンタクト形成が可能になると
いう効果がある。
面に異方性エツチングの除虫ずる傾斜をなめらか忙する
ようなエツチング残部分をうめこむように形成したので
、フンタクト穴のエツジ部分での上部電極層のくびれ部
分がな（なり、高信頼のコンタクト形成が可能になると
いう効果がある。
第１図（＆）〜（ｅ）は従来の半導体装置のコンタクト
穴形成方法を示す断面側面図、第２図（！Ｌ）〜（ｇ）
はこの発明の一実施例を示す断面側面図である。 図中、１は半導体基板、２は下地絶縁層、３は下部電極
層、４は層間絶縁層、５はレジスト、６ある。なお、図
中の同一符号は同一または相当部分を示す。 代理人 葛 野 信 −（外１名） 第１図 第１図
穴形成方法を示す断面側面図、第２図（！Ｌ）〜（ｇ）
はこの発明の一実施例を示す断面側面図である。 図中、１は半導体基板、２は下地絶縁層、３は下部電極
層、４は層間絶縁層、５はレジスト、６ある。なお、図
中の同一符号は同一または相当部分を示す。 代理人 葛 野 信 −（外１名） 第１図 第１図
Claims (1)
- 下部電極層または拡散層が形成された半導体基板の全面
忙層間絶縁層を形成し、この眉間絶縁層の全面忙レジス
トを形成し、このレジストの所定部盆に開口を形成した
後、この開口を通して異方性エツチングを行い前記開口
の側面にゆるやかな傾斜を持つエツチング残部分を形成
して前記層間絶縁層を除去することによりコンタクト穴
を形成し、さらに全面に前記下部電極層または拡散層と
コンタクトを形成する上部電極層を形成する工程を含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114383A JPS59155128A (ja) | 1983-02-23 | 1983-02-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114383A JPS59155128A (ja) | 1983-02-23 | 1983-02-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59155128A true JPS59155128A (ja) | 1984-09-04 |
Family
ID=12323211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3114383A Pending JPS59155128A (ja) | 1983-02-23 | 1983-02-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155128A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61172351A (ja) * | 1984-09-26 | 1986-08-04 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路およびその製法 |
| JPS61179555A (ja) * | 1984-09-26 | 1986-08-12 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路の製法 |
| JPS62128153A (ja) * | 1985-11-28 | 1987-06-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPS633435A (ja) * | 1986-06-24 | 1988-01-08 | Nec Corp | 半導体装置の製造方法 |
| JPS6482653A (en) * | 1987-09-25 | 1989-03-28 | Nec Corp | Semiconductor integrated circuit |
| JPH033324A (ja) * | 1989-05-13 | 1991-01-09 | Hyundai Electron Ind Co Ltd | 半導体接続装置の製造方法 |
| EP0459618A2 (en) * | 1990-05-31 | 1991-12-04 | STMicroelectronics, Inc. | Polycrystalline silicon resistors for integrated circuits |
| US5242852A (en) * | 1990-08-03 | 1993-09-07 | Matsushita Electric Industrial Co. Ltd. | Method for manufacturing a semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772321A (en) * | 1980-10-24 | 1982-05-06 | Toshiba Corp | Manufacture of seiconductor device |
-
1983
- 1983-02-23 JP JP3114383A patent/JPS59155128A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772321A (en) * | 1980-10-24 | 1982-05-06 | Toshiba Corp | Manufacture of seiconductor device |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61172351A (ja) * | 1984-09-26 | 1986-08-04 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路およびその製法 |
| JPS61179555A (ja) * | 1984-09-26 | 1986-08-12 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路の製法 |
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| US5151376A (en) * | 1990-05-31 | 1992-09-29 | Sgs-Thomson Microelectronics, Inc. | Method of making polycrystalline silicon resistors for integrated circuits |
| EP0459618A3 (ja) * | 1990-05-31 | 1994-01-19 | Sgs Thomson Microelectronics | |
| US5242852A (en) * | 1990-08-03 | 1993-09-07 | Matsushita Electric Industrial Co. Ltd. | Method for manufacturing a semiconductor memory device |
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