KR19990006180A - 반도체 소자의 디펙트 모니터링 방법 및 이를 이용한 페일 메카니즘 추적 방법 - Google Patents
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Abstract
본 발명은 인-라인(in-line)하에서 각각의 배선간의 디펙트를 모니터링함과 아울러, 공정 이후 페일의 원인을 분석할 수 있는 반도체 소자의 디펙트 모니터링 방법 및 이를 이용한 페일 메카니즘 추적 방법에 관한 것이다.
본 발명은, 다층 금속 전도 배선, 폴리실리콘층 또는 반도체 소자에 이용되는 소정의 층들에 발생된 디펙트를 웨이퍼상에서 공정 진행중 모니터링하기 위한 방법으로서, 상기 선택되는 어느 한 층을 모니터링하고자 할때, 상기 선택된 층 상부의 막들을 식각 제거한 후, 디펙트를 모니터링하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 디펙트 모니터링 방법 및 이를 이용한 페일 메카니즘 추적 방법에 관한 것으로, 보다 구체적으로는, 인-라인(in-line)하에서 각각의 배선간의 디펙트를 모니터링함과 아울러, 공정 이후 페일의 원인을 분석할 수 있는 반도체 소자의 디펙트 모니터링 방법 및 이를 이용한 페일 메카니즘 추적 방법에 관한 것이다.
일반적으로, 반도체 소자에 있어서, 소자를 완성한 후에 금속 배선 사이 또는 폴리실리콘층 사이의 층간 디펙트를 분석하기 위한 공정을 디프로세싱(deprocessing) 공정이라 한다.
이 디프로세싱 공정은 웨이퍼 전면에 걸쳐 실시하지 않고, 1개의 다이별로 절단한 다음, 개개로 디프로세싱 공정을 진행한다. 이와 같이 1개의 다이별로 절단하여 디프로세싱 공정을 진행하는 것은, 웨이퍼의 중앙 부분과 가장자리 부분과의 식각 균일도가 떨어지므로, 각 다이별로 절단하여 디프로세싱 공정을 진행한다.
그러나, 웨이퍼에 발생되는 디펙트는 웨이퍼 전역에 걸쳐 발생되는 것이 아니고, 웨이퍼의 다이에 선택적으로 분포되어 있다.
이로 인하여, 종래와 같이 웨이퍼를 절단후 각 다이별로 디프로세싱 공정을 진행하게 되면, 디펙트가 발생되지 않은 다이까지 디프로세싱이 진행되므로, 디프로세싱 타임이 증대되는 문제점이 발생된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 반도체 소자를 구성하는 각 배선들 사이에 발생하는 디펙트를 용이하게 모니터링할 수 있는 반도체 소자의 디펙트 모니터링 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 디펙트 모니터링 공정중 파티클의 위치를 인식한 다음, 모니터링 공정 이후 디펙트의 위치와 상기 파티클의 위치를 비교 분석하여 페일의 원인을 분석하는 반도체 소자의 디펙트 모니터링 방법 및 이를 이용한 페일 메카니즘 추적방법을 제공하는 것이다.
도 1은 본 발명에 따른 금속 배선간의 디펙트 모니터링을 설명하기 위한 도면.
도 2는 본 발명에 따른 폴리실리콘층간의 디펙트 모니터링을 설명하기 위한 도면.
도면의 주요 부분에 대한 부호의 설명
1:제 1금속 배선2:제 2금속배선
3, 7:디펙트4:제 1폴리실리콘층
5:제 2폴리실리콘층6:스토리지 노드 캐패시터
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 다층 금속 전도 배선, 폴리실리콘층 또는 반도체 소자에 이용되는 소정의 층들에 발생된 디펙트를 웨이퍼 상에서 공정 진행중 모니터링하기 위한 방법으로서, 상기 선택되는 어느 한 층을 모니터링하고자 할 때, 상기 선택된 층 상부의 막들을 식각 제거한 후, 디펙트를 모니터링하는 것을 특징으로 한다.
또한, 본 발명은, 제 1폴리실리콘으로 이루어진 워드 라인, 상기 워드 라인과 제 1층간 절연막으로 절연 분리된 제 2폴리실리콘으로 이루어진 비트 라인, 상기 비트 라인과 제 2층간 절연막으로 절연 분리된 제 3폴리실리콘으로 이루어진 스토리지 노드 콘택을 갖는 스토리지 캐패시터, 상기 스토리지 캐패시터와 유전체막을 사이에 두고 절연된 제 4폴리실리콘으로 이루어진 셀 플레이트 전극, 상기 셀 플레이트 전극과 제 3층간절연막으로 절연 분리된 제 1금속 배선, 상기 제 1금속 배선과, 상기 제 1금속 배선과 금속간 절연막에 의하여 절연 분리된 제 2금속 배선 및 상기 제 2금속 배선을 보호하는 보호막을 포함하는 반도체 소자의 디펙트 모니터링 방법으로서, 상기 제 1 및 제 2금속배선에 발생된 디펙트는, 보호막 및 상기 금속간 절연막을 식각 제거하여 모니터링하고, 상기 비트 라인과, 스토리지 캐패시터에 발생되는 디펙트는, 상기 제 3층간절연막, 셀 플레이트 전극 및 상기 스토리지 캐패시터 중 콘택 부분 이외의 부분을 제거한 후 모니터링하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 페일 메카니즘 추적 방법은, 각 층을 순차적으로 제거하여, 제거되지 않고 남아있는 층의 디펙트를 모니터링하는 공정중, 상기 각층의 제거시 각 층별 파티클의 위치를 인식하고, 디펙트 모니터링 완료후, 디펙트의 위치와 상기 파티클의 위치를 비교하여, 파티클이 디펙트의 원인인지 여부를 추측하는 것을 특징으로 한다.
본 발명에 의하면, 반도체 소자의 공정 진행중(in-line)에서, 반도체 소자의 최상단의 막부터 순차적으로 선택적 식각하여, 식각 제거된 막 하에 형성된 막들의 디펙트를 용이하게 모니터링함과 아울러, 공정 완료후 디펙트가 발생된 위치를 되추적하므로서, 웨이퍼 전체에 걸쳐 통계적으로 디펙트를 모니터링 할 수 있다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 1은 본 발명에 따른 금속 배선 사이의 디펙트 모니터링 방법을 설명하기 위한 도면이고, 도 2는 본 발명에 따라 제 3, 제 2 및 제 1폴리실리콘 사이에 발생된 디펙트 모니터링 방법을 설명하기 위한 도면이다.
본 발명에서는 반도체 소자 중 4층의 폴리 실리콘 및 다층 금속 배선이 구비된 디램 소자의 디펙트 모니터링 방법을 예를들어 설명하도록 한다.
또한, 본 발명에서는 하부 배선들의 디펙트를 모니터링하기 위한 방법으로서, 모니터링하고자 하는 막의 상부 막을 제거함에 의하여, 해당하는 배선들의 디펙트 여부를 모니터링하며, 본 발명에서는 반도체 소자를 이루는 각층들 중, 금속 배선과, 폴리 실리콘층 디펙트 모니터링 방법에 설명하도록 한다.
금속 배선 디펙트 모니터링방법
먼저, 도 1을 참조하여, 금속 배선간의 디펙트가 발생되었는지의 여부를 모니터링 하기 위하여, 본 발명에서는 금속 배선 상부를 덮고있는 보호막을 제거함과 아울러, 다층 금속 배선을 형태를 취할 경우 금속 배선 사이를 절연시키는 금속간 절연막 또한 제거하도록 한다.
디램 소자가 형성되어 있는 시편에 CF4 가스 50 내지 60 sccm과, O2 가스 5 내지 15 sccm, 200W의 RF 파우어 및 200 mTorr의 압력을 가하여, PE질화막과, PE산화막의 다층막으로 된 보호막을 제거한다. 이때, 식각 시간을 소정 시간만큼 길게 유지하면, 다층 금속 배선사이를 절연시키는 금속간 절연막까지 식각할 수 있다.
이때, 식각 가스인 CF4 가스는 금속막과는 반응이 일어나지 않으므로, 상기 다층 금속배선들에게는 손상을 주지않는 범위에서, 보호막과, 금속간 절연막만을 선택적으로 제거 가능하다.
상기 보호막 및 금속간 절연막의 식각 공정중 웨이퍼 전체의 식각 균일도를 조절하기 위하여는 먼저, 웨이퍼 에지(edge) 부분을 종말점으로 하여 1차적 식각을 하고, 2차적으로 과도 식각을 실시한다. 이때, 2차적으로 과도 식각을 하더라도 CF4 가스에 대하여 금속막이 식각되는 비율이 저조하므로 금속막에는 손상이 없게 된다.
이와 같이, 다층 배선 구조의 금속 배선막(1, 2)에서, 상부에 덮혀진보호막 및 금속 배선 사이의 금속간 절연막이 선택적으로 제거됨으로서, 금속 배선들(1, 2) 사이에 발생되는 디펙트(3)를 모니터링할 수 있다.
폴리실리콘 배선의 디펙트 모니터링 방법
다음으로, 디램에서 폴리실리층간에 발생된 디펙트를 모니터링하기 위한 방법에 대하여 도 2를 참조하여, 설명하도록 한다.
일반적으로 디램은, 워드 라인을 형성하는 제 1폴리실리콘, 비트 라인을 형성하는 제 2폴리실리콘, 스토리지 캐패시터를 형성하는 제 3폴리실리콘, 셀 플레이트를 형성하는 제 4폴리실리콘으로 구성되며, 그중 제 2 및 제 3폴리실리콘 부근에서 디펙트 발생률이 높다.
따라서, 본 실시예에서는 제 2 및 제 3폴리실리콘 부분에 발생되는 디펙트를 모니터링하기 위하여, 먼저, 셀 상부를 덮고 있는 셀 플레이트용 제 4폴리실리콘층을 제거하기 이전에, 잔존하는 금속간 절연막 제거한다. 여기서, 상기 잔존하는 금속간 절연막은 BOE(buffered oxide etchant, 7:1)에 의하여 제거된다.
그후에, 하층 금속 배선(도시되지 않음)과, 제 4폴리실리콘 사이의 제 3층간 절연막(IPO-3, 도시되지 않음)은 10:1의 묽은 HF 용액에 의하여 제거된다. 이때, HF 용액은 제 3층간절연막이 선택적으로 식각되므로, 식각 균일도가 좋아진다.
이어서, 메모리 셀 영역을 덮고 있는 제 4폴리실리콘막과, 제 3폴리실리콘막 중, 스토리지 노드 캐패시터에 해당하는 부분을 3-D Poly Skeleton Reverse Delineation(미국 특허 5,498,871 참조) 기술에 의하여 선택적으로 제거한다. 이때, 제 4폴리실리콘 및 스토리지 노드 캐패시터에 해당하는 제 3폴리실리콘막은 CF4+O2 가스에 의하여 제거되고, 제 2 및 제 3폴리실리콘 사이의 제 2층간 절연막(도시되지 않음)이 20:1의 묽은 HF 용액에 의하여 제거한다.
그러면, 도 2에서와 같이, 제 4폴리실리콘 및 제 3폴리실리콘의 스토리지 노드 캐패시터 부분이 제거되어, 제 1폴리실리콘(4), 제 2폴리실리콘(5) 및 스토리지 콘택 부분만이 존재하는 제 3폴리실리콘(6)이 드러나게 되고, 제 2 및 제 3폴리실리콘(5, 6) 사이에 디펙트(7)가 모니터링된다.
이때, 시편은 SEM(Scanning Electron Microscope)에 로딩한 다음, 틸트 및 로테이션 기능에 의하여 조절하여, 3차원적으로 디펙트를 검사할 수 있다.
여기서, 상기와 같은 방법으로, 상부의 막들을 순차적으로 제거하여, 게이트 산화막과, 반도체 기판의 핀홀과 같은 디펙트를 용이하게 모니터링 할 수 있다.
페일 메카니즘 추적 방법
일반적인 메모리 소자의 경우, 비트 맵(bit-map) 테스트 공정에 의하여, 페일 메카니즘 형태 및 페일 어드레스를 확보하게 된다. 즉, 테스트 모드 변화에 의한 페일 메카니즘을 추측할 수 있으며, 이 가운데, 공정중 디펙트 모니터링된 데이타가 페일 메카니즘을 추측하는데 중요한 데이타가 된다.
따라서, 상기와 같은 방식에 의하여 디펙트 모니터링된 시편은 팹-아웃(fab-out)된 후 즉, 공정이 완료된후, 웨이퍼의 어느 부분에서 디펙트가 발생되었는지를위치를 추적하는 과정이 진행된다. 이 과정은 디펙트 여부를 통계적으로 파악하는데 매우 중요한 자료가 된다.
본 발명에서는 디펙트 위치 추적 장치로서, DRT-SEM(defect review tool-scanning electron microscope)가 이용된다.
이때, 본 발명에서는, 상술한 바와 같은 상츨 제거 공정에 의하여 디펙트 모니터링하는 공정중 KLA 장비를 통하여 파티클을 인식한 후, 인식된 파티클과, 팹아웃 후 디펙트가 발생된 부분과의 위치 상관 관계를 검사할 수 있는 기능을 포함한다.
보다 구체적으로 설명하자면, 대개의 디펙트는 배선들 사이의 파티클에 의하여 발생되는데, 상기 KLA 장비는 배선들 사이에 위치하는 파티클 인식 기능이 있다. 따라서, 모니터링 중 KLA 장비가 파티클 발생 위치를 기억하고, 이 파티클이 존재하는 부분이 이후에 디펙트가 발생되는 곳인지의 여부를 분석할 수 있으며, 패일 메카니즘을 추측하는데 중요한 자료가 된다.
본 발명은 상기한 실시예에 한정되는 것만은 아니다.
본 실시예에서는 예를들어, 디램 소자에 대하여 설명하였지만, 다층 금속 배선을 포함하는 반도체 소자, 또는 2층 이상의 폴리실리콘층을 포함하는 반도체 소자, 폴리실리콘층과, 금속층을 순차적으로 구비하는 반도체 소자 모두에 적용될 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 웨이퍼를 각 다이별로 절단하여 다프로세싱 공정을 진행하지 않고, 반도체 소자의 공정 진행중(in-line)에서 반도체 소자의 최상단의 막부터 순차적으로 선택적 식각하면서, 식각 제거된 막하에 형성된 디펙트를 용이하게모니터링할 수 있다.
아울러, 공정중 KLA 장비를 통하여 파티클의 위치를 인식한 후, DRT-SEM에 의하여 파악된 디펙트와의 위치 상관 관계를 검사하여, 페일 메카니즘을 추측하는데 주요한 자료가 된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (11)
- 다층 금속 전도 배선, 폴리실리콘층 또는 반도체 소자에 이용되는 소정의 층들에 발생된 디펙트를 웨이퍼 상에서 공정 진행중 모니터링하기 위한 방법으로서,상기 선택되는 어느 한 층을 모니터링하고자 할 때, 상기 선택된 층 상부의 막들을 식각 제거한 후, 디펙트를 모니터링하는 것을 특징으로 하는 반도체 소자의 디펙트 모니터링 방법.
- 제 1폴리실리콘으로 이루어진 워드 라인, 상기 워드 라인과 제 1층간 절연막으로 절연 분리된 제 2폴리실리콘으로 이루어진 비트 라인, 상기 비트 라인과 제 2층간 절연막으로 절연 분리된 제 3폴리실리콘으로 이루어진 스토리지 노드 콘택을 갖는 스토리지 캐패시터, 상기 스토리지 캐패시터와 유전체막을 사이에 두고 절연된 제 4폴리실리콘으로 이루어진 셀 플레이트 전극, 상기 셀 플레이트 전극과 제 3층간절연막으로 절연 분리된 제 1금속 배선, 상기 제 1금속 배선과, 상기 제 1금속 배선과 금속간 절연막에 의하여 절연 분리된 제 2금속 배선 및 상기 제 2금속 배선을 보호하는 보호막을 포함하는 반도체 소자의 디펙트 모니터링 방법으로서,상기 제 1 및 제 2금속배선에 발생된 디펙트는, 보호막 및 상기 금속간 절연막을 식각 제거하여 모니터링하고,상기 비트 라인과, 스토리지 캐패시터에 발생되는 디펙트는, 상기 제 3층간절연막, 셀 플레이트 전극 및 상기 스토리지 캐패시터 중 콘택 부분 이외의 부분을 제거한 후 모니터링하는 것을 특징으로 하는 반도체 소자의 디펙트 모니터링 방법.
- 제 2항에 있어서, 상기 보호막은 PE 질화막과 PE 산화막의 적층막이고, 상기 금속간 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 디펙트 모니터링 방법.
- 제 2항 또는 제 3항에 있어서, 상기 제 1 및 제 2금속배선에 발생된 디펙트를 모니터링하기 위하여는 보호막과 제 1 및 제 2금속배선간의 식각 선택비가 우수한 가스를 이용하여 보호막만이 선택적으로 식각되도록 하는 것을 특징으로 하는 반도체 소자의 디펙트 모니터링 방법.
- 제 4항에 있어서, 상기 보호막을 식각하기 위한 가스는 CF4가스와 O2가스의 혼합 가스인 것을 특징으로 하는 반도체 소자의 디펙트 모니터링 방법.
- 제 5항에 있어서, 상기 보호막을 식각한 후, 식각시간을 연장하여, 더불어 금속간 절연막을 제거하는 것을 특징으로 하는 반도체 소자의 디펙트 모니터링 방법.
- 제 2항에 있어서, 상기 비트 라인과, 스토리지 캐패시터에 발생되는 디펙트를 모니터링하는 단계에서, 상기 제 3층간 절연막과, 제 2층간 절연막은 HF 용액에 의하여 제거하는 것을 특징으로 하는 반도체 소자의 디펙트 모니터링 방법.
- 제 2항에 있어서, 상기 셀 플레이트 전극과, 스토리지 캐패시터의 캐패시터부는 CF4 가스와 O2가스로 건식 식각하여 제거하는 것을 특징으로 하는 반도체 소자의 디펙트 모니터링 방법.
- 각 층을 순차적으로 제거하여, 제거되지 않고 남아있는 층의 디펙트를 모니터링하는 공정중, 상기 각층의 제거시 각 층별 파티클의 위치를 인식하고, 디펙트 모니터링 완료후, 디펙트의 위치와 상기 파티클의 위치를 비교하여, 파티클이 디펙트의 원인인지 여부를 추측하는 것을 특징으로 하는 반도체 소자의 페일 메카니즘 추적방법.
- 제 9항에 있어서, 상기 파티클의 위치는, 공정중 이용되는 KLA 장비에 의하여 인식되는 것을 특징으로 하는 반도체 소자의 페일 메카니즘 추적방법.
- 제 9항 또는 제 10항에 있어서, 상기 디펙트의 위치는 DRT-SEM에 의하여 인식되는 것을 특징으로 하는 반도체 소자의 페일 메카니즘 추적방법.
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| KR1019970030402A KR19990006180A (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 디펙트 모니터링 방법 및 이를 이용한 페일 메카니즘 추적 방법 |
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