JPH1074811A - 半導体装置の評価方法 - Google Patents
半導体装置の評価方法Info
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- JPH1074811A JPH1074811A JP23208696A JP23208696A JPH1074811A JP H1074811 A JPH1074811 A JP H1074811A JP 23208696 A JP23208696 A JP 23208696A JP 23208696 A JP23208696 A JP 23208696A JP H1074811 A JPH1074811 A JP H1074811A
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- Japan
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- mask
- semiconductor device
- semiconductor
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Abstract
(57)【要約】
【課題】 半導体製造工程のマスク合わせずれを電気的
に評価可能にすること。 【解決手段】 ウエハのチップ製造範囲外に検査用ＩＣ
を形成する。シリコン基板１０に第１のマスクを用いて
拡散層１１を格子状に形成し、第１層とする。次に層間
絶縁膜１４を全面に形成した後、第２のマスクを用いて
コンタクト部１２を形成する。更に第３のマスクを用い
てＡｌの配線層１３を形成する。第１〜３のマスクの位
置合わせが規定範囲内なら、配線層１３と拡散層１１と
は絶縁され、規定範囲外なら導通する。こうしてデバイ
スとして完成した状態で、電気的特性を用いてマスク合
わせの精度を確認することができる。
に評価可能にすること。 【解決手段】 ウエハのチップ製造範囲外に検査用ＩＣ
を形成する。シリコン基板１０に第１のマスクを用いて
拡散層１１を格子状に形成し、第１層とする。次に層間
絶縁膜１４を全面に形成した後、第２のマスクを用いて
コンタクト部１２を形成する。更に第３のマスクを用い
てＡｌの配線層１３を形成する。第１〜３のマスクの位
置合わせが規定範囲内なら、配線層１３と拡散層１１と
は絶縁され、規定範囲外なら導通する。こうしてデバイ
スとして完成した状態で、電気的特性を用いてマスク合
わせの精度を確認することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、マスク合わせを中
心とする半導体装置の評価方法に関するものである。
心とする半導体装置の評価方法に関するものである。
【０００２】
【従来の技術】近年、半導体プロセスの微細化に伴い、
マスク工程における合わせ精度が厳しく要求されてい
る。従来はフォトリソ工程において光学的手法による管
理を行ってきたが、今後は最終工程での電気的評価方法
が併せて必要となる。
マスク工程における合わせ精度が厳しく要求されてい
る。従来はフォトリソ工程において光学的手法による管
理を行ってきたが、今後は最終工程での電気的評価方法
が併せて必要となる。
【０００３】以下、図面を参照しながら、上記した従来
の光学的手法によるマスク合わせのずれの評価方法の一
例について説明する。図３は従来の光学的手法によるマ
スク合わせずれ検出方法を示すマスクパターン図であ
る。本図において、基準マスク１は合わせの基準となる
ある特定の層（第１層）のマスクである。基準マスク１
は基準位置となるマスクであり、他のものよりやや長い
マスク１ａと、その上下（又は左右）に等間隔に設けら
れたマスク１ｂ1 ，１ｂ2 ・・・，１ｃ1 ，１ｃ2 ・・
・とからなる。また合わせマスク２は第２層に対するマ
スクであり、そのマスク長さは基準マスク１より短く、
配列間隔は基準マスク１よりやや大きく設定している。
また合わせマスク３は第３層に対するマスクであり、そ
のマスクの配列間隔は合わせマスク２と同一になるよう
に設定している。このように半導体を形成する層の数だ
け合わせマスクが用いられる。
の光学的手法によるマスク合わせのずれの評価方法の一
例について説明する。図３は従来の光学的手法によるマ
スク合わせずれ検出方法を示すマスクパターン図であ
る。本図において、基準マスク１は合わせの基準となる
ある特定の層（第１層）のマスクである。基準マスク１
は基準位置となるマスクであり、他のものよりやや長い
マスク１ａと、その上下（又は左右）に等間隔に設けら
れたマスク１ｂ1 ，１ｂ2 ・・・，１ｃ1 ，１ｃ2 ・・
・とからなる。また合わせマスク２は第２層に対するマ
スクであり、そのマスク長さは基準マスク１より短く、
配列間隔は基準マスク１よりやや大きく設定している。
また合わせマスク３は第３層に対するマスクであり、そ
のマスクの配列間隔は合わせマスク２と同一になるよう
に設定している。このように半導体を形成する層の数だ
け合わせマスクが用いられる。
【０００４】以上のような検査用マスクが半導体ウエハ
のｘ軸及びｙ軸に沿って複数組設けられている。そのパ
ターン位置は多数の半導体回路が形成される基板以外の
部分で、例えばウエハのスクライブラインとなる位置に
設けられる。
のｘ軸及びｙ軸に沿って複数組設けられている。そのパ
ターン位置は多数の半導体回路が形成される基板以外の
部分で、例えばウエハのスクライブラインとなる位置に
設けられる。
【０００５】以上のように構成された検査用マスクを用
いてマスク合わせずれを検出する方法について説明す
る。図４（ａ）に示すようにまず等間隔の基準マスク１
を第１層に対して配置する。この場合、マスク１ａが基
準位置を示すものとする。これに対してハッチングで示
す合わせマスク２を第２層にセットする。合わせマスク
２の１つを照準マスク２ａとするとき、この照準マスク
２ａが基準マスク１のマスク１ａに合致した状態で、こ
れに続くマスク２ｂ1 ，２ｃ1 をマスク１ｂ1 ，１ｃ1
の外側に例えば0.1 ミクロンずらせ、そしてその次のマ
スク２ｂ2 ，２ｃ2 をマスク１ｂ2 ，１ｃ2 に対し夫々
0.2 ミクロンずらす。
いてマスク合わせずれを検出する方法について説明す
る。図４（ａ）に示すようにまず等間隔の基準マスク１
を第１層に対して配置する。この場合、マスク１ａが基
準位置を示すものとする。これに対してハッチングで示
す合わせマスク２を第２層にセットする。合わせマスク
２の１つを照準マスク２ａとするとき、この照準マスク
２ａが基準マスク１のマスク１ａに合致した状態で、こ
れに続くマスク２ｂ1 ，２ｃ1 をマスク１ｂ1 ，１ｃ1
の外側に例えば0.1 ミクロンずらせ、そしてその次のマ
スク２ｂ2 ，２ｃ2 をマスク１ｂ2 ，１ｃ2 に対し夫々
0.2 ミクロンずらす。
【０００６】このような配列間隔を有する合わせマスク
２を用い、半導体プロセスを経てエウハを加工すると、
各層の合わせマスクが合致している場合は図４（ｂ）の
ようになり、例えばある層の合わせマスクが照準位置で
−ｙ方向に0.1 ミクロンずれた場合は図４（ｃ）のよう
になる。このように基準マスク１ａに対して合わせマス
クの何番目のマスク２ａm 又は２ｃn が一致しているか
を判別することにより、そのずれ方向とずれ量とを検出
することができる。このような検査をウエハの縦方向
（ｙ軸方向）と横方向（ｘ軸方向）の両方で行うと、２
次元的なずれデータが得られる。
２を用い、半導体プロセスを経てエウハを加工すると、
各層の合わせマスクが合致している場合は図４（ｂ）の
ようになり、例えばある層の合わせマスクが照準位置で
−ｙ方向に0.1 ミクロンずれた場合は図４（ｃ）のよう
になる。このように基準マスク１ａに対して合わせマス
クの何番目のマスク２ａm 又は２ｃn が一致しているか
を判別することにより、そのずれ方向とずれ量とを検出
することができる。このような検査をウエハの縦方向
（ｙ軸方向）と横方向（ｘ軸方向）の両方で行うと、２
次元的なずれデータが得られる。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな方法では、実際にフォトリソ工程の途中で合わせず
れ量がどの程度あったかを検出することはできるが、そ
れが全拡散工程を通り、デバイスとして完成した状態
で、特性不良につながるか否かを判断することはできな
かった。
うな方法では、実際にフォトリソ工程の途中で合わせず
れ量がどの程度あったかを検出することはできるが、そ
れが全拡散工程を通り、デバイスとして完成した状態
で、特性不良につながるか否かを判断することはできな
かった。
【０００８】本発明は、このような従来の問題点に鑑み
てなされたものであって、最終工程である電気特性評価
工程において、マスク合わせずれがデバイス特性に影響
するレベルであるか否かを電気的に評価可能な半導体装
置の評価手法を実現することを目的とする。
てなされたものであって、最終工程である電気特性評価
工程において、マスク合わせずれがデバイス特性に影響
するレベルであるか否かを電気的に評価可能な半導体装
置の評価手法を実現することを目的とする。
【０００９】
【課題を解決するための手段】上記の問題点を解決する
ための本願の請求項１記載の発明は、半導体装置製造に
おけるフォトリソ工程のマスクの合わせずれを、デバイ
スとして完成した状態で電気的に評価することを特徴と
するものである。
ための本願の請求項１記載の発明は、半導体装置製造に
おけるフォトリソ工程のマスクの合わせずれを、デバイ
スとして完成した状態で電気的に評価することを特徴と
するものである。
【００１０】また本願の請求項２記載の発明は、半導体
装置製造におけるフォトリソ工程のマスクの合わせずれ
を、デバイスとして完成した状態で電気的に評価する半
導体装置の評価方法であって、半導体ウエハの一部の領
域に検査用ＩＣを形成するに際し、前記ウエハの厚み方
向に互いに隣接する層を第ｋ層、第ｋ＋１層とすると
き、前記第ｋ層に一定幅を有する拡散層を格子間隔ｐで
格子状に設け、前記第ｋ＋１層に層間絶縁膜を形成し、
前記第ｋ＋１層の層間絶縁膜の一部を除去し、前記間隔
ｐで前記拡散層と異なる位置にコンタクトホールを複数
箇所に形成し、前記層間絶縁膜の表面と前記コンタクト
ホールに導体を成膜して導体層を形成し、前記第ｋ層の
拡散層と前記第ｋ＋１層の導体層との電気抵抗値の値に
基づき、第ｋ層と第ｋ＋１層に用いるマスクパターンの
位置精度を判定することを特徴とするものである。
装置製造におけるフォトリソ工程のマスクの合わせずれ
を、デバイスとして完成した状態で電気的に評価する半
導体装置の評価方法であって、半導体ウエハの一部の領
域に検査用ＩＣを形成するに際し、前記ウエハの厚み方
向に互いに隣接する層を第ｋ層、第ｋ＋１層とすると
き、前記第ｋ層に一定幅を有する拡散層を格子間隔ｐで
格子状に設け、前記第ｋ＋１層に層間絶縁膜を形成し、
前記第ｋ＋１層の層間絶縁膜の一部を除去し、前記間隔
ｐで前記拡散層と異なる位置にコンタクトホールを複数
箇所に形成し、前記層間絶縁膜の表面と前記コンタクト
ホールに導体を成膜して導体層を形成し、前記第ｋ層の
拡散層と前記第ｋ＋１層の導体層との電気抵抗値の値に
基づき、第ｋ層と第ｋ＋１層に用いるマスクパターンの
位置精度を判定することを特徴とするものである。
【００１１】また本願の請求項３記載の発明では、前記
検査用ＩＣは、前記半導体ウエハに複数のＩＣがフォト
リソ工程を含む半導体プロセスで形成されるとき、前記
ＩＣの形成領域と異なる領域で形成され、且つ前記ＩＣ
と同一の半導体プロセスで形成されるプロセス評価モジ
ュールであることを特徴とするものである。
検査用ＩＣは、前記半導体ウエハに複数のＩＣがフォト
リソ工程を含む半導体プロセスで形成されるとき、前記
ＩＣの形成領域と異なる領域で形成され、且つ前記ＩＣ
と同一の半導体プロセスで形成されるプロセス評価モジ
ュールであることを特徴とするものである。
【００１２】このような方法によれば、同一半導体ウエ
ハに多数のＩＣを形成するとき、これと同時に検査用Ｉ
Ｃが他の部分に形成される。従って半導体ウエハの製造
最終工程で検査用ＩＣの電気特性を調べることにより、
ＩＣ製造に用いた重要な工程のマスクの位置合わせ精度
を的確に評価できる。
ハに多数のＩＣを形成するとき、これと同時に検査用Ｉ
Ｃが他の部分に形成される。従って半導体ウエハの製造
最終工程で検査用ＩＣの電気特性を調べることにより、
ＩＣ製造に用いた重要な工程のマスクの位置合わせ精度
を的確に評価できる。
【００１３】
【発明の実施の形態】本発明の実施の形態における半導
体装置の評価手法について、図面を参照しながら説明す
る。図１は本実施の形態における半導体装置の評価手法
に用いる検査用ＩＣ（半導体装置評価モジュール）の平
面図であり、図２はその断面図である。１枚のウエハに
多数の半導体装置（ＩＣ）をマトリックス状に形成する
が、各行及び列方向に配列されたＩＣの間隙には、ＩＣ
チップを切り出すためのスクライブラインが設けられ
る。このスクライブラインに本来のＩＣと同一のプロセ
スを用いて検査用ＩＣを形成する。
体装置の評価手法について、図面を参照しながら説明す
る。図１は本実施の形態における半導体装置の評価手法
に用いる検査用ＩＣ（半導体装置評価モジュール）の平
面図であり、図２はその断面図である。１枚のウエハに
多数の半導体装置（ＩＣ）をマトリックス状に形成する
が、各行及び列方向に配列されたＩＣの間隙には、ＩＣ
チップを切り出すためのスクライブラインが設けられ
る。このスクライブラインに本来のＩＣと同一のプロセ
スを用いて検査用ＩＣを形成する。
【００１４】この検査用ＩＣの構造について説明する。
図１（ａ）及び図２（ａ）に示すように、シリコン基板
１０に拡散層１１を第１のマスクを用いて格子状に形成
する。シリコン基板１０がｐ型の場合、拡散層１１をＮ
＋の拡散層とする。このように形成された層を第１層と
する。そして第１層の上に第２層として層間絶縁膜１４
を全面に形成し、更に第３層としてコンタクト部１２
（コンタクトホール）と配線層１３とを形成する。コン
タクト部１２は層間絶縁膜１４の一部を第２のマスクを
用いてマトリックス状に除去することにより、配線層１
３の素材であるアルミニウム（Ａｌ）をシリコン基板に
接続するための孔である。配線層１３は第３のマスクを
用いることにより図１（ａ）に示すようにｘ軸又はｙ軸
方向に沿って層間絶縁膜１４を介して複数の拡散層１１
を覆うような矩形の層である。以上の層間絶縁膜１４を
第２層とし、Ａｌの配線層１３を第３層とする。
図１（ａ）及び図２（ａ）に示すように、シリコン基板
１０に拡散層１１を第１のマスクを用いて格子状に形成
する。シリコン基板１０がｐ型の場合、拡散層１１をＮ
＋の拡散層とする。このように形成された層を第１層と
する。そして第１層の上に第２層として層間絶縁膜１４
を全面に形成し、更に第３層としてコンタクト部１２
（コンタクトホール）と配線層１３とを形成する。コン
タクト部１２は層間絶縁膜１４の一部を第２のマスクを
用いてマトリックス状に除去することにより、配線層１
３の素材であるアルミニウム（Ａｌ）をシリコン基板に
接続するための孔である。配線層１３は第３のマスクを
用いることにより図１（ａ）に示すようにｘ軸又はｙ軸
方向に沿って層間絶縁膜１４を介して複数の拡散層１１
を覆うような矩形の層である。以上の層間絶縁膜１４を
第２層とし、Ａｌの配線層１３を第３層とする。
【００１５】以上のように構成された検査用ＩＣを用い
て半導体装置を評価する手法について説明する。図１
（ａ）及び図２（ａ）はＮ＋拡散層１１に対するコンタ
クト部１２のマスク合わせが規格の範囲内で行われた場
合を示す。この場合、Ｎ＋拡散層１１とＡｌの配線層１
３は導通しない。従って第１層〜第３層のマスク合わせ
は良しと判定される。
て半導体装置を評価する手法について説明する。図１
（ａ）及び図２（ａ）はＮ＋拡散層１１に対するコンタ
クト部１２のマスク合わせが規格の範囲内で行われた場
合を示す。この場合、Ｎ＋拡散層１１とＡｌの配線層１
３は導通しない。従って第１層〜第３層のマスク合わせ
は良しと判定される。
【００１６】一方、図１（ｂ）及び図２（ｂ）はＮ＋拡
散層１１に対するコンタクト部１２のマスク合わせが規
格の範囲外で行われた場合を示す。この場合、Ｎ＋拡散
層１１とＡｌの配線層１３とは導通する。以上のように
本実施の形態によれば、Ｎ＋拡散層１１を形成する第１
のマスクと、コンタクトホールを形成いる第２のマスク
の合わせずれを、拡散層１１と配線層１３の導通の有無
により判定することができる。
散層１１に対するコンタクト部１２のマスク合わせが規
格の範囲外で行われた場合を示す。この場合、Ｎ＋拡散
層１１とＡｌの配線層１３とは導通する。以上のように
本実施の形態によれば、Ｎ＋拡散層１１を形成する第１
のマスクと、コンタクトホールを形成いる第２のマスク
の合わせずれを、拡散層１１と配線層１３の導通の有無
により判定することができる。
【００１７】本実施の形態の効果を従来例と比較すると
表１のようになる。
表１のようになる。
【表１】 尚、本実施の形態では半導体プロセスに用いる第１のマ
スク〜第３のマスクの位置合わせについては、従来例で
説明した光学的方法を使用するものとする。また本実施
の形態において、第１層はＮ＋拡散層、第２層はコンタ
クトホールをあける層間絶縁膜、第３層はＡｌ配線層と
したが、第１層をＰ＋拡散層、第２層をコンタクトホー
ルをあける層間絶縁膜、第３層をＡｌ配線層としてもよ
い。更に、第１層を第１Ａｌ配線層、第２層をバイアホ
ールをあける層間絶縁膜、第３層を第２Ａｌ配線層とし
てもよい。
スク〜第３のマスクの位置合わせについては、従来例で
説明した光学的方法を使用するものとする。また本実施
の形態において、第１層はＮ＋拡散層、第２層はコンタ
クトホールをあける層間絶縁膜、第３層はＡｌ配線層と
したが、第１層をＰ＋拡散層、第２層をコンタクトホー
ルをあける層間絶縁膜、第３層をＡｌ配線層としてもよ
い。更に、第１層を第１Ａｌ配線層、第２層をバイアホ
ールをあける層間絶縁膜、第３層を第２Ａｌ配線層とし
てもよい。
【００１８】
【発明の効果】以上のように本発明によれば、マスク合
わせ専用の評価モジュールを検査用ＩＣとしてウエハの
一部に設けることにより、マスク合わせずれのデバイス
への影響を電気的に評価することができる。
わせ専用の評価モジュールを検査用ＩＣとしてウエハの
一部に設けることにより、マスク合わせずれのデバイス
への影響を電気的に評価することができる。
【図１】本発明の実施の形態における半導体評価モジュ
ールの構造を示す平面図である。
ールの構造を示す平面図である。
【図２】本実施の形態例における半導体評価モジュール
の構造を示す断面図である。
の構造を示す断面図である。
【図３】従来の光学的手法によるマスク合わせずれの検
出方法に用いるマスクパターンである。
出方法に用いるマスクパターンである。
【図４】従来の光学的手法によるマスク合わせずれの検
出方法を示す説明図である。
出方法を示す説明図である。
１， 基準マスク １ａ，１ｂ1 ，１ｂ2 ，１ｃ1 ，１ｃ2 マスク ２，２ｂ1 ，２ｂ2 ，２ｃ1 ，２ｃ2 ，３ 合わせマス
ク ２ａ 照準マスク １０ シリコン基板 １１ 拡散層 １２ コンタクト部 １３ 配線層 １４ 層間絶縁膜
ク ２ａ 照準マスク １０ シリコン基板 １１ 拡散層 １２ コンタクト部 １３ 配線層 １４ 層間絶縁膜
Claims (3)
- 【請求項１】 半導体装置製造におけるフォトリソ工程
のマスクの合わせずれを、デバイスとして完成した状態
で電気的に評価することを特徴とする半導体装置の評価
方法。 - 【請求項２】 半導体装置製造におけるフォトリソ工程
のマスクの合わせずれを、デバイスとして完成した状態
で電気的に評価する半導体装置の評価方法であって、 半導体ウエハの一部の領域に検査用ＩＣを形成するに際
し、前記ウエハの厚み方向に互いに隣接する層を第ｋ
層、第ｋ＋１層とするとき、前記第ｋ層に一定幅を有す
る拡散層を格子間隔ｐで格子状に設け、 前記第ｋ＋１層に層間絶縁膜を形成し、 前記第ｋ＋１層の層間絶縁膜の一部を除去し、前記間隔
ｐで前記拡散層と異なる位置にコンタクトホールを複数
箇所に形成し、 前記層間絶縁膜の表面と前記コンタクトホールに導体を
成膜して導体層を形成し、 前記第ｋ層の拡散層と前記第ｋ＋１層の導体層との電気
抵抗値の値に基づき、 第ｋ層と第ｋ＋１層に用いるマスクパターンの位置精度
を判定することを特徴とする半導体装置の評価方法。 - 【請求項３】 前記検査用ＩＣは、 前記半導体ウエハに複数のＩＣがフォトリソ工程を含む
半導体プロセスで形成されるとき、前記ＩＣの形成領域
と異なる領域で形成され、且つ前記ＩＣと同一の半導体
プロセスで形成されるプロセス評価モジュールであるこ
とを特徴とする請求項１又は２記載の半導体装置の評価
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23208696A JPH1074811A (ja) | 1996-09-02 | 1996-09-02 | 半導体装置の評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23208696A JPH1074811A (ja) | 1996-09-02 | 1996-09-02 | 半導体装置の評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074811A true JPH1074811A (ja) | 1998-03-17 |
Family
ID=16933788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23208696A Pending JPH1074811A (ja) | 1996-09-02 | 1996-09-02 | 半導体装置の評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1074811A (ja) |
-
1996
- 1996-09-02 JP JP23208696A patent/JPH1074811A/ja active Pending
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