JP2020155660A - 半導体装置および半導体装置の検査方法 - Google Patents

半導体装置および半導体装置の検査方法 Download PDF

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Abstract

【課題】１つの電極パッドを、それぞれ最適な状態で目的の異なる２つ以上の手段に用いることができる半導体装置および半導体装置の検査方法を提供すること。【解決手段】ソース電極１１の、パッシベーション膜１３の開口部１３ａに露出された部分がソースパッド２１の一部として用いられる。ソースパッド２１の第１部分２１ａは、ソース電極１１よりも硬い材料で形成されためっき膜３１を含む。ソースパッド２１の第１部分２１ａ上のめっき膜３１に、スクリーニング時に金属接触子であるプローブ針が接触する。ソースパッド２１の第２部分２１ｂは、ソースパッド２１の第１部分２１ａと異なる層構造を有し、半導体チップ１０のおもて面に平行な第２方向Ｙにソースパッド２１の第１部分２１ａに隣接して配置され電気的に接続されている。ソースパッド２１の第２部分２１ｂに、半導体チップ１０の検査工程後にボンディングワイヤーがワイヤーボンディングされる。【選択図】図１

Description

この発明は、半導体装置および半導体装置の検査方法に関する。
従来の半導体装置の配線構造について、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）を例に説明する。図１７は、従来の半導体装置を半導体チップのおもて面側から見たレイアウトを示す平面図である。
図１８は、図１７の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。図２１は、図１７の切断線ＡＡ−ＡＡ’における断面構造の別の一例を示す断面図である。図１９，２２は、それぞれ図１８，２１の半導体チップのスクリーニング時の状態を示す断面図である。図２０，２３は、それぞれ図１８，２１の半導体チップの実装後の状態を示す断面図である。
図１７，１８に示す従来の半導体装置１２０は、活性領域１０１において半導体チップ１１０のおもて面に、アルミニウム（Ａｌ）を材料とするソース電極１１１と、ソース電極１１１（太線で示す）の一部を含むソースパッド（電極パッド）１２１と、を備える。ソース電極１１１は、ポリイミド層（ＰＩ：ｐｏｌｙｉｍｉｄｅ）１１３（ドットのハッチング部分）で覆われている。
ソース電極１１１の、ポリイミド層１１３の開口部１１３ａに露出された部分がソースパッド１２１に含まれる。ソースパッド１２１は、スクリーニング時に、金属接触子であるプローブ針１４１に所定圧力で押し付けられて接触し電気的に接続される。ソースパッド１２１にプローブ針１４１を介して所定条件で電圧を印加してソース・ドレイン間に電流を流すことで、従来の半導体装置１２０の電気的特性が測定される（図１９）。
半導体チップ１１０での検査工程（スクリーニングを含む）後、ソースパッド１２１には、ピン状の配線部材（以下、端子ピンとする）１３３がはんだ層１３２を介して接合される（図２０）。ソースパッド１２１は、表面をめっき膜１３１で覆われて、はんだ濡れ性を向上させた構造を有する。めっき膜１３１は、ニッケル（Ｎｉ）めっき膜および金（Ａｕ）めっき膜が順に積層されてなる。めっき膜１３１はプローブ針１４１との接触抵抗が低く、スクリーニング時に半導体チップ１１０に大電流を流すことが可能である。
図２１に示す従来の半導体装置１２０’が図１７，１８に示す従来の半導体装置１２０と異なる点は、端子ピンに代えて、ソースパッド１２１’に、Ａｌボンディングワイヤー１３３’（図２３）がワイヤーボンディング（超音波接合）される点である。ソースパッド１２１’の表面はめっき膜で覆われておらず、Ａｌボンディングワイヤー１３３’との密着性が高い。スクリーニング時、ソースパッド１２１’の表面にプローブ針１４１’が押し付けられて接触し電気的に接続される。
図２１に示す従来の半導体装置１２０’では、ソースパッド１２１’の表面がめっき膜で覆われていないため、半導体チップ１１０に小電流を流してスクリーニングを行う、または、スクリーニングは行われない。図１７には、ポリイミド層１１３の開口部１１３ａ，１１３ｂを太い破線で示す。図１８〜２３には、ゲートランナー１１４を図示省略する。符号１０２，１１２，１２２は、エッジ終端領域、ゲート金属層およびゲートパッドである。
このような従来の半導体装置の配線構造として、Ａｌ電極の表面にＮｉめっき膜およびＡｕめっき膜が順に設けられ、これらのめっき膜を介してＡｌ電極にリードフレームを接合した構造が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、Ｎｉめっき膜およびＡｕめっき膜によって、半導体チップの表面のＡｌ電極とリードフレームとの間の接合部の信頼性を確保している。
また、従来の半導体装置の別の配線構造として、Ａｌを金属材料とするソースパッドを複数に分割して、各ソースパッドの表面にそれぞれ１本のＡｌワイヤーをボンディングした構造が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、パッケージング後に従来の半導体装置の抵抗を測定することにより、Ａｌワイヤーのボンディング不良を検出している。
また、従来の半導体装置の別の配線構造として、ボンディング用の電極パッドとは別にバーイン検査用の電極パッドを設けた構造が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、バーイン検査時にはバーイン検査用の電極パッドを用いてバーイン検査を行うことによって、通常端子として用いられるボンディング用の電極パッドの表面の破損を防止している。
特開２０１１−１７４９４６号公報 特開２００６−３３７２４７号公報 特開２００６−２３４４０３号公報
半導体チップ１１０に大電流を流してスクリーニングを行うには、電極パッドの表面がめっき膜で覆われている必要がある。しかしながら、一般的なディスクリート品（仕様が統一された半導体部品）や、Ａｌボンディングワイヤー１３３’を用いた従来の半導体装置１２０’（図２１参照）など、端子ピン１３３（図２０参照）を用いていない半導体装置では、電極パッドの表面がめっき膜で覆われていない。
その理由は、めっき膜とＡｌボンディングワイヤーとは密着性が悪いことで、Ａｌボンディングワイヤーのボンディング強度が弱くなるからである。また、電極パッドの材料であるＡｌは、めっき膜の材料であるＮｉやＡｕと比べてやわらかい。このため、スクリーニング時、電極パッドがプローブ針に所定圧力で押し付けられたときに、プローブ針が電極パッドの下層の層間絶縁膜まで達すると、電極パッドにクラックが生じる虞がある。
このように、従来の半導体装置の（図１７，１８，２１参照）は、１つのソースパッド１２１を、それぞれ最適な状態で目的の異なる２つ以上の手段に用いることができない。
この発明は、上述した従来技術による問題点を解消するため、１つの電極パッドを、それぞれ最適な状態で目的の異なる２つ以上の手段に用いることができる半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、ボンディングワイヤーのボンディング強度を向上させることができるとともに、大電流を流して電気的特性を測定することができる半導体装置および半導体装置の検査方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体チップのおもて面側に、所定の素子構造が設けられている。前記半導体チップのおもて面に、前記素子構造に電気的に接続された第１電極が設けられている。保護膜は、前記第１電極を覆う。電極パッドは、前記保護膜の開口部に設けられている。第２電極は、前記半導体チップの裏面に設けられている。前記保護膜の開口部には、前記第１電極が露出されている。前記電極パッドは、前記第１電極を含み、前記半導体チップのおもて面に互いに隣接して配置され互いに電気的に接続された、互いに層構造の異なる部分を２つ以上有する。
また、この発明にかかる半導体装置は、上述した発明において、前記電極パッドの前記互いに層構造の異なる部分のうちの第１部分は、前記第１電極と、前記第１電極よりも硬い高硬度金属膜と、を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記高硬度金属膜は、前記第１電極に接し、かつ前記半導体チップのおもて面に平行な方向に延在していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１電極は、アルミニウムを含む金属膜である。前記高硬度金属膜は、金、銀、銅、ニッケル、コバルト、タングステン、モリブデン、チタンまたはプラチナを含む金属膜、または、これらの金属を含む金属合金膜もしくは金属積層膜であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１電極は、アルミニウム単体膜、もしくは、シリコンまたは銅を含むアルミニウム合金膜であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記高硬度金属膜は、前記第１部分の表面に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記高硬度金属膜は、前記第１部分の内部に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記高硬度金属膜は、前記第１部分と前記半導体チップとの間に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記高硬度金属膜は、前記半導体チップの中心を基準として前記半導体チップのおもて面に平行な少なくとも一方向に対称に配置されることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１部分は、前記素子構造の電気的特性を検査する際に前記半導体チップに所定電流を流すための金属接触子が接触するパッド部であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記電極パッドの前記互いに層構造の異なる部分のうちの、前記第１部分を除く第２部分は、前記第１電極のみを有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２部分は、アルミニウムまたは銅を含むワイヤーが接合されるパッド部であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ワイヤーは、複数の金属細線、または、リボン状の導電体であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記保護膜は、ポリイミド膜、窒化シリコン膜または酸化シリコン膜であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体チップは、炭化珪素からなることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の検査方法は、上述した半導体装置の検査方法であって、次の特徴を有する。前記電極パッドの前記第１部分に金属接触子を接触させて電気的に接続し、前記金属接触子を介して前記半導体チップに電流を流して前記素子構造の電気的特性を検査する検査工程を含む。
また、この発明にかかる半導体装置の検査方法は、上述した発明において、前記検査工程では、前記半導体チップに３００Ａ／ｃｍ2以上の電流を流すことを特徴とする。
また、この発明にかかる半導体装置の検査方法は、上述した発明において、前記素子構造は、絶縁ゲート型バイポーラトランジスタの金属−酸化膜−半導体の３層構造からなる絶縁ゲート構造である。前記検査工程では、前記絶縁ゲート型バイポーラトランジスタのコレクタ領域とドリフト領域とのｐｎ接合で形成された寄生ダイオードに順方向に電流を流すことを特徴とする。
また、この発明にかかる半導体装置の検査方法は、上述した発明において、前記検査工程を複数回行うことを特徴とする。
また、この発明にかかる半導体装置の検査方法は、上述した発明において、前記半導体チップは、炭化珪素からなることを特徴とする。
本発明にかかる半導体装置および半導体装置の検査方法によれば、１つの電極パッドを、それぞれ最適な状態で目的の異なる２つ以上の手段に用いることができる。このため、例えば、１つの電極パッドにおいて、ボンディングワイヤーのボンディング強度を向上させることができるとともに、大電流を流して電気的特性を測定することができるという効果を奏する。
実施の形態１にかかる半導体装置を半導体チップのおもて面側から見たレイアウトを示す平面図である。 図１の切断線Ａ１−Ａ１’における断面構造を示す断面図である。 図１の半導体チップのスクリーニング時の状態を示す平面図である。 図３の切断線Ａ２−Ａ２’における断面構造を示す断面図である。 図１の半導体チップの実装後の状態を示す平面図である。 図５の切断線Ａ３−Ａ３’における断面構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。 実施の形態２にかかる半導体装置の構造の一例を示す断面図である。 実施の形態２にかかる半導体装置の構造の一例を示す断面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 従来の半導体装置を半導体チップのおもて面側から見たレイアウトを示す平面図である。 図１７の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。 図１８の半導体チップのスクリーニング時の状態を示す断面図である。 図１８の半導体チップの実装後の状態を示す断面図である。 図１７の切断線ＡＡ−ＡＡ’における断面構造の別の一例を示す断面図である。 図２１の半導体チップのスクリーニング時の状態を示す断面図である。 図２１の半導体チップの実装後の状態を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の検査方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、縦型ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる半導体装置を半導体チップ（半導体基板）のおもて面側から見たレイアウトを示す平面図である。図３は、図１の半導体チップのスクリーニング時の状態を示す平面図である。図５は、図１の半導体チップの実装後の状態を示す平面図である。図２，４，６は、それぞれ図１の切断線Ａ１−Ａ１’、図３の切断線Ａ２−Ａ２’および図５の切断線Ａ３−Ａ３’における断面構造を示す断面図である。
図１〜６には、パッシベーション膜（保護膜）１３をドット状のハッチングで示し、めっき膜３１，３２を斜線のハッチングで示す（図１２〜１６においても同様）。図１，３，５には、ソース電極（第１電極）１１およびゲート金属層１２を太線で示し、パッシベーション膜１３の開口部１３ａ，１３ｂを太い破線で示す（図１６においても同様）。図２，４，６では、半導体チップ１０内の素子構造、および、半導体チップ１０とソース電極１１との間に設けられた層間絶縁膜を図示省略する（図７〜１３においても同様）。
図１，２に示す実施の形態１にかかる半導体装置２０は、活性領域１において半導体チップ１０のおもて面に、ソース電極１１の一部を含むソースパッド（電極パッド）２１と、ゲート金属層１２の一部を含むゲートパッド（電極パッド）２２と、を備える。活性領域１は、ＭＯＳＦＥＴがオン状態のときに主電流が流れる領域である。活性領域１には、ＭＯＳＦＥＴの単位セル（素子の構成単位）が配置されている。
活性領域１の周囲は、エッジ終端領域２に囲まれている。エッジ終端領域２は、活性領域１と半導体チップ１０の側面との間の領域であり、半導体チップ１０のおもて面側の電界を緩和して耐圧を保持する。エッジ終端領域２には、ポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲートランナー１４や、所定の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
半導体チップ１０の半導体材料は、例えば、シリコン（Ｓｉ）であってもよいし、炭化珪素（ＳｉＣ）であってもよい。活性領域１において半導体チップ１０のおもて面側には、ＭＯＳＦＥＴの一般的なＭＯＳゲート構造（不図示）が設けられている。半導体チップ１０のおもて面の全面に、層間絶縁膜（不図示）が設けられている。層間絶縁膜は、ＭＯＳゲート構造を構成するゲート電極（不図示）を覆う。
ソース電極１１およびゲート金属層１２は、層間絶縁膜上に互いに離れて設けられている。ソース電極１１は、層間絶縁膜を深さ方向に貫通するコンタクトホール（不図示）を介して、ＭＯＳゲート構造を構成するソース領域およびベース領域に電気的に接続されている。ソース電極１１は、活性領域１のうち、ゲート金属層１２が配置された部分を除く部分に配置され、活性領域１の大半の面積を占める。
ソース電極１１は、例えば、略矩形状の平面形状を有するゲート金属層１２の３辺を囲むように一部を内側（半導体チップ１０の中央側）へ凹ませた略矩形状の平面形状を有する。ソース電極１１およびゲート金属層１２は、例えば同一の積層構造で同一階層に配置されている。ソース電極１１およびゲート金属層１２は、アルミニウム（Ａｌ）を含む金属層である。図２には「Ａｌ」と示す（図４，６，７〜１５においても同様）。
具体的には、ソース電極１１およびゲート金属層１２の材料は、例えば、アルミニウムシリコン（ＡｌＳｉ）やアルミニウムシリコン銅（ＡｌＳｉＣｕ）、アルミニウム銅（ＡｌＣｕ）などのアルミニウム（Ａｌ）を含むＡｌ合金であってもよいし、純度９９．９％以上の純Ａｌであってもよい。ソース電極１１およびゲート金属層１２は、パッシベーション膜１３で覆われている。ソース電極１１とゲート金属層１２とは、パッシベーション膜１３により電気的に絶縁されている。
ソース電極１１の、パッシベーション膜１３の開口部１３ａに露出された部分がソースパッド２１の一部として用いられる。ゲート金属層１２の、パッシベーション膜１３の開口部１３ａに露出された部分がゲートパッド２２として用いられる。パッシベーション膜１３の材料は、例えば、ポリイミド（ＰＩ）や窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ2）であってもよく、好ましくは、ソースパッド２１を形成する際の製造工程の容易さの観点からＳｉＮおよびＳｉＯ2であることがよい。
ソースパッド２１は、ソース電極１１の平面形状と同じ形状で、ソース電極１１よりも表面積の小さい平面形状を有していてもよい。図１には、半導体チップ１０のおもて面に平行な方向（以下、第１方向とする）Ｘへ伸びる後述する１つの第１部分２１ａと、第１部分２１ａに異なる位置で連結されて、半導体チップ１０のおもて面に平行な方向でかつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに平行に同一方向へ延びる後述する２つの第２部分２１ｂと、で形成される略Ｃ字状の平面形状を有するソースパッド２１を示す。
ソースパッド２１の一部（以下、第１部分とする）２１ａは、ソース電極１１よりも硬い材料で形成された金属膜を含む。当該金属膜は、ソースパッド２１の第１部分２１ａの全域にわたって、半導体チップのおもて面に平行な方向に延在する。具体的には、ソースパッド２１の第１部分２１ａは、ソース電極１１よりも硬い材料で形成された金属膜として、例えば当該第１部分２１ａの表面全体を覆うめっき膜３１を有する。ソースパッド２１の第１部分２１ａ上のめっき膜３１には、スクリーニング時に金属接触子であるプローブ針４１が接触する（図３，４）。
「硬さ」とは、プローブ針４１を押し込んだときに生じた凹みの深さ（押し込み深さ）や面積、また、プローブ針４１を所定の押し込み深さとなるまで押し込んだときの荷重等であらわされる「押し込み硬さ」であり、凹みにくさや、下層の構造（層間絶縁膜やシリコン部等）へのダメージの少なさをあらわしている。好ましくは、「硬さ」とは、例えば、四角錐のダイヤモンドを測定対象に押し付けて生じたくぼみの対角線に基づいて算出された表面積で荷重を除算して得られた商であらわされる「ビッカース硬さ」である。
めっき膜３１は、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）またはプラチナ（Ｐｔ）を含む金属膜、または、これらの金属を含む金属合金膜もしくは金属積層膜であってもよい。めっき膜３１が積層膜である場合、めっき膜３１は、例えば、Ｎｉめっき膜上に、酸化しにくい金属（例えばＡｕ）のめっき膜が積層された積層膜であってもよい。めっき膜３１に代えて、例えばスパッタリングや化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）による堆積膜としてもよい。
めっき膜３１には、プローブ針４１を押し込んだときに生じた凹み（針痕）がプローブ針４１を接触させた回数と同じ個数だけ残る。検査工程の後の組立工程は、ソースパッド２１の第１部分２１ａの表面にめっき膜３１がそのまま露出された状態で行ってもよいし、スクリーニング後にめっき膜３１の表面をポリイミド膜で覆ってから行ってもよい。このポリイミド膜は、例えばインクジェット方式によりめっき膜３１の表面にポリイミドを塗布することで形成されてもよい。
ソースパッド２１の、第１部分２１ａ以外の部分（以下、第２部分とする）２１ｂは、ソースパッド２１の第１部分２１ａと異なる層構造を有する。具体的には、ソースパッド２１の第２部分２１ｂは、ボンディングワイヤー３３との密着性が高い材料で形成されたソース電極１１のみを含み、その表面をめっき膜で覆われていない。ソースパッド２１の第２部分２１ｂには、半導体チップ１０の検査工程後にボンディングワイヤー３３がワイヤーボンディング（超音波接合）される（図５，６）。
ソースパッド２１の第１，２部分２１ａ，２１ｂは、パッシベーション膜１３の１つの開口部１３ａで互いに隣接して配置され互いに電気的に接続されており、パッシベーション膜１３で分離されていない。すなわち、ソースパッド２１は、パッシベーション膜１３の１つの開口部１３ａにおいて、半導体チップ１０のおもて面に平行な方向（第１，２方向Ｘ，Ｙ：図１では第２方向Ｙ）に、互いに層構造の異なる２つの金属層（第１，２部分２１ａ，２１ｂ）を互いに隣接させて互いに電気的に接続した構造を有する。
ソースパッド２１の第１部分２１ａのめっき膜３１は、パッシベーション膜１３の１つの開口部１３ａ内において、半導体チップ１０の中心を基準として半導体チップ１０のおもて面に平行な少なくとも一方向（第１方向Ｘまたは第２方向Ｙ、もしくはその両方）に対称に配置されることが好ましい。図１には、第１方向Ｘに対称にめっき膜３１を配置した場合を示す。半導体チップ１０の第１，２方向Ｘ，Ｙに対称にめっき膜３１を配置することで、半導体チップ１０面内に流れる電流のアンバランスを解消することができるため、特に半導体チップ１０に大電流が流れる場合に有用である。
ゲートパッド２２は、ゲート金属層１２の平面形状と同じ形状で、ゲート金属層１２よりも表面積の小さい平面形状を有していてもよい。例えば、図１には、略矩形状の平面形状を有するゲートパッド２２を示す。ゲートパッド２２は、ゲート金属層１２の材料よりも硬い材料を含む。具体的には、ゲートパッド２２は、表面全体をめっき膜３２で覆われている。めっき膜３２の構成は、例えば、めっき膜３１と同様である。スクリーニング時、ゲートパッド２２のめっき膜３２にプローブ針４２が接触して電気的に接続される。
活性領域１のうち、ゲートパッド２２の直下は、例えば、ＭＯＳＦＥＴとして機能しない領域であり、ＭＯＳＦＥＴの単位セルが配置されていない。ゲートパッド２２には、ゲート金属層１２を介してゲートランナー１４が電気的に接続されている。ゲートランナー１４は、エッジ終端領域２と活性領域１との境界に沿ってエッジ終端領域２に設けられ、活性領域１の周囲を囲む。ゲートランナー１４には、ＭＯＳゲート構造を構成するゲート電極が電気的に接続されている。半導体チップ１０の裏面には、ドレインパッドを兼ねるドレイン電極（第２電極：不図示）が設けられている。
次に、実施の形態１にかかる半導体装置２０の製造方法（以下、第１の製造方法とする）について説明する。図７，８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図７，８には、半導体ウエハ（半導体基板）１０’のうち、ダイシング（切断）後に半導体チップ１０（図１参照）となる領域（以下、チップ領域とする）のソースパッド２１付近を示す（図９〜１３においても同様）。ソースパッド２１付近以外の構成は図１を参照して説明する。
まず、半導体ウエハ１０’の各チップ領域の活性領域１において、半導体ウエハ１０’のおもて面側に、ＭＯＳゲート構造（不図示）を形成し、エッジ終端領域２において、半導体ウエハ１０’のおもて面上に、フィールド酸化膜（不図示）を介してゲートランナー１４を形成する。このとき、ゲートランナー１４は、ＭＯＳゲート構造を構成するゲート電極が電気的に接続される。
次に、半導体ウエハ１０’のおもて面に層間絶縁膜（不図示）を形成して、ＭＯＳゲート構造を構成するゲート電極（不図示）およびゲートランナー１４を覆う。次に、層間絶縁膜にコンタクトホールを形成し、コンタクトホールを埋め込むように、層間絶縁膜上にソース電極１１を形成する。このとき、ソース電極１１は、ＭＯＳゲート構造を構成するソース領域およびベース領域に電気的に接続される。
また、層間絶縁膜上に、ゲート金属層１２を形成する。ゲート金属層１２は、ゲートランナー１４に電気的に接続される。ソース電極１１およびゲート金属層１２は、例えば層間絶縁膜上に形成した同一の金属膜（Ａｌ合金膜またはＡｌ膜）をパターニングして分離することで同時に形成される。
次に、図７に示すように、半導体ウエハ１０’のおもて面全面に、電極パッド（ソース電極１１およびゲート金属層１２）の表面全体を覆うように、当該電極パッドの材料よりも硬い金属材料でめっき膜５１を形成する。めっき膜５１に代えて、例えばスパッタリングやＣＶＤにより堆積膜を形成してもよい。
次に、図８に示すように、フォトリソグラフィおよび例えばウエットエッチングにより、めっき膜５１を選択的に除去して、めっき膜５１のうち、めっき膜３１，３２となる部分のみを残す。具体的には、めっき膜５１の、ソースパッド２１の第１部分２１ａの表面全体を覆う部分をめっき膜３１としてソース電極１１上に残す。めっき膜５１のうち、ゲートパッド２２の表面全体を覆う部分をめっき膜３２としてゲート金属層１２上に残す。
次に、半導体ウエハ１０’のおもて面全面をパッシベーション膜１３で覆う。次に、フォトリソグラフィおよびエッチングにより、パッシベーション膜１３を選択的に除去して、パッシベーション膜１３に開口部１３ａ，１３ｂを形成する。このパッシベーション膜１３の開口部１３ａにソースパッド２１の第１部分２１ａ（めっき膜３１）および第２部分２１ｂを露出させ、開口部１３ｂにゲートパッド２２（めっき膜３２）を露出させる。
次に、半導体ウエハ１０’をダイシング（切断）して個々のチップ（半導体チップ１０）状に個片化することで、実施の形態１にかかる半導体装置２０が完成する。
次に、半導体チップ１０の電気的特性や良・不良の有無を確認する検査工程（スクリーニングを含む）を行う。具体的には、検査装置の導電性のステージ（不図示）に半導体チップ１０を載置し、プローブ針４１，４２にそれぞれソースパッド２１の第１部分２１ａおよびゲートパッド２２を所定圧力で押し付けて接触させることで電気的に接続する。
そして、プローブ針４１，４２を介してソースパッド２１およびゲートパッド２２にそれぞれ所定条件で電圧を印加してソース・ドレイン間に例えば３００Ａ／ｃｍ2以上の電流を流すことで、ＭＯＳＦＥＴの電気的特性（例えばオン電圧Ｖｏｎ）を測定する（図３，４）。例えば、スクリーニング前後にそれぞれＭＯＳＦＥＴのオン電圧Ｖｏｎを測定することで、ＭＯＳＦＥＴのオン電圧Ｖｏｎの経時変化量ΔＶｏｎを算出してもよい。
電極パッド（ソースパッド２１およびゲートパッド２２）のプローブ針４１，４２との接触箇所は、電極パッドの材料よりも硬い材料で形成されためっき膜３１，３２で覆われている。このため、プローブ針４１，４２が電極パッドを貫通して下層（層間絶縁膜等）まで達することを防止することができる。また、プローブ針４１，４２とめっき膜３１，３２とは接触抵抗が低いため、半導体チップ１０に大電流を流すことができる。
例えば、半導体チップ１０の材料が炭化珪素（ＳｉＣ）である場合、半導体チップ１０に大電流を流してスクリーニングを行う必要があるが、チップサイズが小さいことで、ソースパッド２１に押し付けるプローブ針４１の個数を増やしにくい。このため、ソースパッド２１の第１部分２１ａの表面に設けられためっき膜３１が有用である。
また、ＭＯＳＦＥＴのベース領域とドリフト領域とのｐｎ接合で形成される寄生ダイオードに電流を流して、寄生ダイオードの順方向劣化を確認してもよい。半導体チップ１０の材料がＳｉＣである場合、寄生ダイオードの順方向劣化を確認するためのサンプル（試料）のスクリーニング時に、半導体チップ１０に定格電流の１倍〜５倍の電流を流す。このため、ソースパッド２１の第１部分２１ａの表面に設けられためっき膜３１が有用である。
半導体チップ１０の材料がシリコン（Ｓｉ）である場合においても、半導体チップ１０に大電流を流してスクリーニングを行う場合、ソースパッド２１の第１部分２１ａの表面に設けられためっき膜３１が有用である。ソースパッド２１の第１部分２１ａに、複数のプローブ針４１を接触させてもよい。半導体ウエハ１０’の状態で検査工程を行ってもよい。この検査工程以降、製品出荷までの所定のタイミングでさらに検査工程を行ってもよい。
次に、一般的な組立工程により、半導体チップ１０を実装基板の回路パターン上に実装する。次に、半導体チップ１０のおもて面のソースパッド２１の第２部分２１ｂにボンディングワイヤー３３をワイヤーボンディングして、ソースパッド２１と例えばリードフレーム（不図示）とを電気的に接続する（図５，６）。
ボンディングワイヤー３３は、例えば、ＡｌＳｉやＡｌＳｉＣｕ、ＡｌＣｕなどのＡｌ合金またはＣｕ合金を含む金属細線であってもよいし、純度９９．９％以上の純Ａｌまたは純Ｃｕを含む金属細線であってもよい。ボンディングワイヤー３３に代えて、ボンディングワイヤーよりも幅広のリボンワイヤー（リボン状の導電体）を用いてもよい。複数のボンディングワイヤー３３を用いるか、リボンワイヤーを用いることで、実施の形態１にかかる半導体装置２０に大電流が流れる構造のモジュールを作製することができる。
その後、半導体チップ１０を封止することで、実施の形態１にかかる半導体装置２０を実装したモジュールが完成する。
次に、実施の形態１にかかる半導体装置２０の製造方法の別の一例（以下、第２の製造方法とする）について説明する。図９〜１１は、実施の形態１にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。第２の製造方法においては、まず、第１の製造方法と同様に、半導体ウエハ１０’の各チップ領域に、ソース電極１１およびゲート金属層１２を形成するまでの工程を順に行う。
次に、図９に示すように、半導体ウエハ１０’上に、ソースパッド２１の第１部分２１ａおよびゲートパッド２２の形成領域を開口したレジストマスク５２を形成する。次に、図１０に示すように、例えばスパッタリングにより、半導体ウエハ１０’のおもて面全面に、電極パッド（ソース電極１１およびゲート金属層１２）よりも硬い材料で金属膜５３を形成する。
ＣＶＤにより金属膜５３を形成した場合、レジストマスク５２の開口部内およびレジストマスク５２の表面に形成される（図１０）。めっき処理により金属膜５３を形成した場合、レジストマスク５２の表面にはめっきされないため、レジストマスク５２の開口部に露出された電極パッドの表面にのみ金属膜５３が形成される。以下、ＣＶＤにより金属膜５３を形成した場合を例に説明する。
次に、図１１に示すように、レジストマスク５２を除去して、レジストマスク５２とともに、レジストマスク５２上の金属膜５３を除去する（リフトオフ）。これによって、金属膜５３のうち、めっき膜３１，３２となる部分のみがそれぞれソースパッド２１の第１部分２１ａの表面およびゲートパッド２２の表面に残る。その後、第１の製造方法と同様に、パッシベーション膜１３の形成以降の工程を順に行うことで、実施の形態１にかかる半導体装置２０を実装したモジュールが完成する。
次に、実施の形態１にかかる半導体装置２０の製造方法の別の一例（以下、第３の製造方法とする）について説明する。図１２，１３は、実施の形態１にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。第３の製造方法が第１の製造方法と異なる点は、パッシベーション膜１３の材料をＳｉＮまたはＳｉＯ2に限定した点である。
第３の製造方法においては、パッシベーション膜１３の材料を、例えば１０００℃以上の耐熱性を有し、レジストの現像や剥離液等によって除去されない化学的に安定なＳｉＮまたはＳｉＯ2を材料とする。このため、製造工程の順序の自由度が高くなる。具体的には、パッシベーション膜１３とめっき膜３１，３２との形成工程を入れ替え可能である。
より具体的には、まず、第１の製造方法と同様に、半導体ウエハ１０’の各チップ領域に、ソース電極１１およびゲート金属層１２を形成するまでの工程を順に行う。次に、図１２に示すように、半導体ウエハ１０’のおもて面全面に、ＳｉＮを材料としてパッシベーション膜１３を形成する。
次に、フォトリソグラフィおよびドライエッチングにより、パッシベーション膜１３を選択的に除去して、パッシベーション膜１３に開口部１３ａ，１３ｂを形成する。パッシベーション膜１３の開口部１３ａ，１３ｂには、それぞれソースパッド２１およびゲートパッド２２を露出させる。
次に、図１３に示すように、半導体ウエハ１０’のおもて面に、めっき膜５４を形成する。めっき膜５４に代えて、例えばスパッタリングやＣＶＤにより堆積膜を形成してもよい。次に、フォトリソグラフィおよびエッチングによりめっき膜５４を選択的に除去して、めっき膜５１のうち、めっき膜３１，３２となる部分のみを残す。
その後、第１の製造方法と同様に、半導体ウエハ１０’のダイシング以降の工程を順に行うことで、実施の形態１にかかる半導体装置２０を実装したモジュールが完成する。
以上、説明したように、実施の形態１によれば、パッシベーション膜の１つの開口部に露出されたソースパッドが、目的に応じて構成された互いに層構造の異なる第１，２部分を有する。このため、１つのソースパッドを、それぞれ最適な状態で互いに目的の異なる２つ以上の手段に用いることができる。例えば、ソースパッドを、ソース電極の表面にめっき膜を設けることで他の部分よりも硬くした第１部分と、第１部分と層構造が異なり、ソース電極のみを含む第２部分と、を有する構造とすることができる。
ソースパッドの第１部分は、検査工程時に検査装置のプローブ針が接触する検査用パッド部として用いられる。ソースパッドの第１部分にはソース電極よりも硬いめっき膜が設けられているため、ソースパッドの第１部分に接触したプローブ針が下層の層間絶縁膜に達することを防止することができる。また、ソースパッドの第１部分のめっき膜はプローブ針との接触抵抗が低く、検査工程時に半導体チップに大電流を流すことができるため、大電流が流れる仕様の製品において不良チップの流出を防止することができる。
ソースパッドの第２部分は、組立工程時にボンディングワイヤーが接合される電極パッドとして用いられる。ソースパッドの第２部分は、ボンディングワイヤーとの密着性の高い金属で形成されたソース電極のみを含む。これにより、ソースパッドとボンディングワイヤーとのボンディング強度を向上させることができる。このため、ソースパッドの表面全体にめっき膜が設けられた従来構造（図１７参照）と比べて、パワーサイクル試験等の寿命を向上させることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１４，１５は、実施の形態２にかかる半導体装置の構造の一例を示す断面図である。実施の形態２にかかる半導体装置６０が実施の形態１にかかる半導体装置２０と異なる点は、ソースパッド２１の第１部分２１ａの表面にめっき膜を設けることに代えて、ソースパッド２１の第１部分２１ａの内部または下層に、ソース電極１１よりも硬い材料で形成された金属膜６１，６１’を設けた点である。
具体的には、実施の形態２においては、図１４に示すように、ソースパッド２１の第１部分２１ａは、ソース電極１１’の一部と、半導体チップ１０とソース電極１１’との間の金属膜６１と、を有する。ソースパッド２１の第２部分２１ｂは、ソース電極１１’の一部のみを有し、金属膜６１を有していない。この場合、実施の形態２にかかる半導体装置６０の製造方法は、実施の形態１にかかる半導体装置２０の製造方法において、ソース電極１１’の形成前に、半導体チップ１０のおもて面上に金属膜６１を形成し、金属膜６１を覆うようにソース電極１１’を形成すればよい。
また、図１５に示すように、ソースパッド２１の第１部分２１ａは、ソース電極１１の一部と、ソース電極１１上に順に積層された、ソース電極１１よりも硬い金属膜６１’と、アルミニウムを含む金属膜６２と、を有していてもよい。ソースパッド２１の第２部分２１ｂは、ソース電極１１のみ、もしくはソース電極１１および金属膜６２を有し、金属膜６１’を有していない。この場合、実施の形態２にかかる半導体装置６０の製造方法は、実施の形態１にかかる半導体装置２０の製造方法において、ソース電極１１上に金属膜６１’，６２を形成すればよい。
金属膜６１，６１’の材料は、例えば、実施の形態１のめっき膜３１の材料と同じである。金属膜６２の材料は、例えば、ＡｌＳｉやＡｌＳｉＣｕ、ＡｌＣｕなどのＡｌ合金であってもよいし、純度９９．９％以上の純Ａｌであってもよい。図示省略するが、ゲートパッド２２は、ソースパッド２１の第１部分２１ａと同様に、金属膜６１または金属膜６１’，６２を含む積層構造として、ソースパッド２１の第１部分２１ａと同時に形成されてもよい。
以上、説明したように、実施の形態２によれば、ソース電極よりも硬い材料で形成された金属膜を、ソースパッドの第１部分の内部または下層に設けた場合においても、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１６は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置２０’が実施の形態１にかかる半導体装置２０と異なる点は、ソースパッド２１’が、パッシベーション膜１３の１つの開口部１３ａにおいて、半導体チップ１０のおもて面に平行な方向（第１，２方向Ｘ，Ｙ：図１では第２方向Ｙ）に、互いに層構造の異なる３つ以上の金属層を互いに隣接させて互いに電気的に接続した構造を有する点である。
例えば、ソースパッド２１’が互いに層構造の異なる３つの金属層（第１〜３部分２１ａ〜２１ｃ）を有する場合を例に説明する。図１６には、第１方向Ｘへ伸びる後述する１つの第３部分２１ｃと、第３部分２１ｃに異なる位置で連結されて第２方向Ｙに平行に同一方向へ延びる後述する第１，２部分２１ａ，２１ｂと、で形成される略Ｃ字状の平面形状を有するソースパッド２１’を示す。
ソースパッド２１’の第１部分２１ａの表面には、ソース電極１１よりも硬い材料（例えばＮｉまたはＷ）を材料としためっき膜３１’が設けられている。ソースパッド２１’の第１部分２１ａ上のめっき膜３１’には、実施の形態１と同様に、スクリーニング時にプローブ針４１が接触して電気的に接続される。
ソースパッド２１’の第２部分２１ｂの層構造および機能は、実施の形態１と同様である。ソースパッド２１’の第２部分２１ｂには、例えば、半導体チップ１０内の所定点に電圧(または電流)を強制印加(フォース)して生じる電流(または電圧)を測定(センス)するためのシグナル線となるボンディングワイヤー３３がワイヤーボンディングされる。
ソースパッド２１’の第３部分２１ｃは、ソースパッド２１’の、第１，２部分２１ａ，２１ｂ以外の部分であり、例えばソースパッド２１’の第１，２部分２１ａ，２１ｂよりも表面積が大きい。ソースパッド２１’の第３部分２１ｃの表面には、例えばＣｕ、ＡｕまたはＮｉを材料とした堆積膜が設けられている。
ソースパッド２１’の第３部分２１ｃには、半導体チップ１０での検査工程（スクリーニングを含む）後に、ピン状の配線部材（端子ピン：不図示）が半導体チップ１０のおもて面に対して略垂直に立てた状態ではんだ接合される。端子ピンは、ソースパッド２１’の電位を外部に取り出すための例えば丸棒状（円柱状）の外部接続用端子である。
以上、説明したように、実施の形態３によれば、互いに層構造の異なる３つ以上の金属層を有するソースパッドにおいても、実施の形態１，２と同様の効果を得ることができる。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、ソースパッドの第１部分を検査工程時にプローブ針を接触させる検査用のパッド部として用い、ソースパッドの第２部分を組立工程でワイヤーが接合されるパッド部として用いる場合を例に説明したが、ソースパッドの第１，２部分をこれらの目的以外の互いに異なる手段に用いてもよい。
また、上述した各実施の形態では、半導体チップにＭＯＳＦＥＴが形成された場合を例に説明しているが、半導体チップに、ＭＯＳＦＥＴに代えて、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等の他のＭＯＳ型半導体装置や、ダイオードが形成されていてもよい。また、同一の半導体チップに、複数の半導体素子が形成されていてもよい。
以上のように、本発明にかかる半導体装置および半導体装置の検査方法は、大電流が流れる半導体装置に有用であり、特にＳｉＣを半導体材料とする半導体装置に適している。
１ 活性領域
２ エッジ終端領域
１０ 半導体チップ
１０' 半導体ウエハ
１１ ソース電極
１２ ゲート金属層
１３ パッシベーション膜
１３ａ，１３ｂ パッシベーション膜の開口部
１４ ゲートランナー
２０，２０'，６０ 半導体装置
２１，２１' ソースパッド
２１ａ ソースパッドの第１部分（第２部分よりも硬い部分）
２１ｂ ソースパッドの第２部分
２１ｃ ソースパッドの第３部分
２２ ゲートパッド
３１，３１'，３２，５１，５４ めっき膜
３３ ボンディングワイヤー
４１，４２ プローブ針
５２ レジストマスク
５３，６１，６１'，６２ 金属膜
Ｘ 半導体チップのおもて面に平行な方向（第１方向）
Ｙ 半導体チップのおもて面に平行な方向でかつ第１方向と直交する方向（第２方向）
Ｚ 厚さ方向
特開２００５−５１０８４号公報 特開２０１０−１６１０３号公報 特開平１１−１６３０６７号公報
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体チップのおもて面側に、所定の素子構造が設けられている。前記半導体チップのおもて面に、前記素子構造に電気的に接続された第１電極が設けられている。保護膜は、前記第１電極を覆う。電極パッドは、前記保護膜の開口部に設けられている。第２電極は、前記半導体チップの裏面に設けられている。前記保護膜の開口部には、前記第１電極が露出されている。前記電極パッドは、前記第１電極を含み、前記半導体チップのおもて面に配置され互いに電気的に接続された、互いに層構造の異なる部分を２つ以上有する。

Claims (20)

  1. 半導体チップのおもて面側に設けられた所定の素子構造と、
    前記半導体チップのおもて面に設けられ、前記素子構造に電気的に接続された第１電極と、
    前記第１電極を覆う保護膜と、
    前記保護膜の開口部に設けられた電極パッドと、
    前記半導体チップの裏面に設けられた第２電極と、
    を備え、
    前記保護膜の開口部には、前記第１電極が露出されており、
    前記電極パッドは、前記第１電極を含み、前記半導体チップのおもて面に互いに隣接して配置され互いに電気的に接続された、互いに層構造の異なる部分を２つ以上有することを特徴とする半導体装置。
  2. 前記電極パッドの前記互いに層構造の異なる部分のうちの第１部分は、前記第１電極と、前記第１電極よりも硬い高硬度金属膜と、を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記高硬度金属膜は、前記第１電極に接し、かつ前記半導体チップのおもて面に平行な方向に延在していることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１電極は、アルミニウムを含む金属膜であり、
    前記高硬度金属膜は、金、銀、銅、ニッケル、コバルト、タングステン、モリブデン、チタンまたはプラチナを含む金属膜、または、これらの金属を含む金属合金膜もしくは金属積層膜であることを特徴とする請求項２または３に記載の半導体装置。
  5. 前記第１電極は、アルミニウム単体膜、もしくは、シリコンまたは銅を含むアルミニウム合金膜であることを特徴とする請求項４に記載の半導体装置。
  6. 前記高硬度金属膜は、前記第１部分の表面に設けられていることを特徴とする請求項２〜５のいずれか一つに記載の半導体装置。
  7. 前記高硬度金属膜は、前記第１部分の内部に設けられていることを特徴とする請求項２〜５のいずれか一つに記載の半導体装置。
  8. 前記高硬度金属膜は、前記第１部分と前記半導体チップとの間に設けられていることを特徴とする請求項２〜５のいずれか一つに記載の半導体装置。
  9. 前記高硬度金属膜は、前記半導体チップの中心を基準として前記半導体チップのおもて面に平行な少なくとも一方向に対称に配置されることを特徴とする請求項２〜８のいずれか一つに記載の半導体装置。
  10. 前記第１部分は、前記素子構造の電気的特性を検査する際に前記半導体チップに所定電流を流すための金属接触子が接触するパッド部であることを特徴とする請求項２〜９のいずれか一つに記載の半導体装置。
  11. 前記電極パッドの前記互いに層構造の異なる部分のうちの、前記第１部分を除く第２部分は、前記第１電極のみを有することを特徴とする請求項２〜１０のいずれか一つに記載の半導体装置。
  12. 前記第２部分は、アルミニウムまたは銅を含むワイヤーが接合されるパッド部であることを特徴とする請求項１１に記載の半導体装置。
  13. 前記ワイヤーは、複数の金属細線、または、リボン状の導電体であることを特徴とする請求項１２に記載の半導体装置。
  14. 前記保護膜は、ポリイミド膜、窒化シリコン膜または酸化シリコン膜であることを特徴とする請求項１〜１３のいずれか一つに記載の半導体装置。
  15. 前記半導体チップは、炭化珪素からなることを特徴とする請求項１〜１４のいずれか一つに記載の半導体装置。
  16. 請求項２に記載の半導体装置の検査方法であって、
    前記電極パッドの前記第１部分に金属接触子を接触させて電気的に接続し、前記金属接触子を介して前記半導体チップに電流を流して前記素子構造の電気的特性を検査する検査工程を含むことを特徴とする半導体装置の検査方法。
  17. 前記検査工程では、前記半導体チップに３００Ａ／ｃｍ2以上の電流を流すことを特徴とする請求項１６に記載の半導体装置の検査方法。
  18. 前記素子構造は、絶縁ゲート型バイポーラトランジスタの金属−酸化膜−半導体の３層構造からなる絶縁ゲート構造であり、
    前記検査工程では、前記絶縁ゲート型バイポーラトランジスタのコレクタ領域とドリフト領域とのｐｎ接合で形成された寄生ダイオードに順方向に電流を流すことを特徴とする請求項１６または１７に記載の半導体装置の検査方法。
  19. 前記検査工程を複数回行うことを特徴とする請求項１６〜１８のいずれか一つに記載の半導体装置の検査方法。
  20. 前記半導体チップは、炭化珪素からなることを特徴とする請求項１６〜１９のいずれか一つに記載の半導体装置の検査方法。
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