JP6578795B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP6578795B2
JP6578795B2 JP2015154341A JP2015154341A JP6578795B2 JP 6578795 B2 JP6578795 B2 JP 6578795B2 JP 2015154341 A JP2015154341 A JP 2015154341A JP 2015154341 A JP2015154341 A JP 2015154341A JP 6578795 B2 JP6578795 B2 JP 6578795B2
Authority
JP
Japan
Prior art keywords
opening
nut
protrusion
semiconductor device
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015154341A
Other languages
English (en)
Other versions
JP2017034162A (ja
Inventor
悦宏 小平
悦宏 小平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2015154341A priority Critical patent/JP6578795B2/ja
Priority to CN201610505601.7A priority patent/CN106449531B/zh
Priority to US15/200,541 priority patent/US10070527B2/en
Publication of JP2017034162A publication Critical patent/JP2017034162A/ja
Application granted granted Critical
Publication of JP6578795B2 publication Critical patent/JP6578795B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10166—Transistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/1031—Surface mounted metallic connector elements

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
パワー半導体モジュール（半導体装置）は、電力変換装置等のインバータ装置として広く用いられている。
このような半導体装置では、以下のような構成を成している。例えば、導電パターン付絶縁基板のおもて面に半導体チップがはんだを介して設けられ、当該おもて面に片足部を介して、半導体チップの制御電極に電気的に接続された制御端子が配置されている。このような、導電パターン付絶縁基板及び半導体チップにはケース（樹脂ケース）が取り付けられている。このケースには、ケースの上面に開口部が形成されており、当該開口部から制御端子が露出している。制御端子の梁（ビーム）は、片足部で固定されているために、ビームの剛性が低下して、ケースに対する制御端子の表面の位置ずれが生じやすくなる。そこで、半導体装置では、ケースの開口部から露出した制御端子の下面に、ナットを配置するナット収容部材（樹脂体）が配置されている。
国際公開第２０１２／１２４２０９号
ナット収容部材をケースの側面の開口部からケース内に挿入させることで、ナット収容部材を制御端子の下面に配置できる。しかし、この際、ナット収容部材を円滑にケース内に挿入できない場合があり、ケースに対するナット収容部材の実装性（組み立て性）が良くないという問題点があった。
本発明はこのような点に鑑みてなされたものであり、ケースに対するナット収容部材の組み立て性が向上した半導体装置及び半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、積層基板と、半導体チップと、制御端子と、ケースと、ナット収容部材と、を有する半導体装置が提供される。積層基板は絶縁基板と、前記絶縁基板の主面に配置された回路板とを有する。半導体チップは前記回路板上に配置されている。制御端子は、第１面及び前記第１面に対向する第２面を有する被固定部を備え、前記回路板上に配置され、前記半導体チップの制御電極に電気的に接続されている。ケースは、上面、前記上面と接続する側面及び内側に設けられた第１ビームを有し、前記側面に形成された第１開口部及び前記第１ビームに形成され前記第１開口部に対向する第２開口部を有し、前記第１開口部と前記第２開口部との間に前記制御端子を収納する端子収納領域を有している。ケースは、前記絶縁基板の前記主面側に配置され、前記回路板及び前記半導体チップを覆っており、前記被固定部の前記第１面が前記端子収納領域から前記上面側に露出している。ナット収容部材は、第３面及び前記第３面に対向する第４面を有し、前記第４面の前方側に設けられ、前記前方側にテーパーが形成されている第１突起部、前記第４面の後方側に設けられ、前記前方側にテーパーが形成されている第２突起部及び前記第１突起部と前記第２突起部の間に設けられた凹部を有し、ナットを収容している。さらに、前記ナット収容部材は前記第１開口部から前記被固定部の前記第２面側を通り前記第２開口部に挿入され、前記第１突起部は前記第２開口部の下端に接し、前記第２突起部は前記第１開口部の下端に接している。
また、上記目的を達成するために、上記の半導体装置の製造方法が提供される。
上記の半導体装置は、組み立て性が向上するようになる。
第１の実施の形態の半導体装置を示す図である。 第１の実施の形態の半導体装置に含まれるケースを示す図（その１）である。 第１の実施の形態の半導体装置に含まれるケースを示す図（その２）である。 第１の実施の形態の半導体装置に含まれる積層基板を示す図である。 第１の実施の形態の半導体装置に含まれる積層基板の制御端子を示す図である。 第１の実施の形態の半導体装置に含まれるナット収容部材を示す図である。 第１の実施の形態におけるケースに対するナット収容部材の挿入を説明するための断面図である。 第１の実施の形態におけるケースに対するナット収容部材の挿入を説明するための底面図である。 第２の実施の形態の半導体装置に含まれるナット収容部材を示す図である。
以下、図面を参照して、実施の形態を説明する。
［第１の実施の形態］
まず、第１の実施の形態の半導体装置について、図１を用いて説明する。
図１は、第１の実施の形態の半導体装置を示す図である。
なお、図１（Ａ）は、半導体装置１０の上面外観図を、図１（Ｂ）は、半導体装置１０の側面外観図をそれぞれ表している。
半導体装置１０は、積層基板３２と、半導体チップ３９と、制御端子３３と、当該積層基板を覆っているケース２０と、ナット収容部材４０とで構成されている。
当該ケース２０には、下面側に配置される放熱用金属基板３１とともに半導体装置１０を冷却器等にネジ止めするためのネジ孔２３が形成されている。また、ケース２０には、端子収納領域２１が側面に対して形成されている。端子収納領域２１には、制御端子３３及びナット収容部材４０が配置されている。ケース２０には、同様に、端子収納領域２２が配置されている。端子収納領域２２には、主端子３６及びナット収容部材５０が配置されている。放熱用金属基板３１は例えば銅、アルミニウム等の金属材料からなる。ケース２０は放熱用金属基板３１に接着され得る。ケース２０の内部は積層基板３２や半導体チップ３９を覆うようにゲルで封止されている。
次に、ケース２０について、図２及び図３を用いて説明する。
図２及び図３は、第１の実施の形態の半導体装置に含まれるケースを示す図である。
なお、図２（Ａ）は、ケース２０の上面外観図を、図２（Ｂ）は、ケース２０の側面外観図をそれぞれ表している。また、図３（Ａ）は、図２（Ａ）のケース２０に対する一点鎖線Ｘ−Ｘにおける断面図を、図３（Ｂ）は、ケース２０の下面図をそれぞれ表している。
ケース２０は、下面側に配置される放熱用金属基板３１に設けられた孔２３ａと同軸となるネジ孔２３が四隅にそれぞれ形成されている。
ケース２０は、図２に示されるように、上面と上面に接続する側面を有する箱状の容器であり、側面に第１開口部２１ａがそれぞれ形成されている。また、図３に示されるように、ケース２０内部には、第１開口部２１ａに対向する位置に、第２開口部２１ｃが形成された第１ビーム（梁）２１ｂが設けられている。
端子収納領域２１は、第１開口部２１ａと第２開口部２１ｃを含み、第１開口部２１ａと第２開口部２１ｃとの間に構成されている。端子収納領域２１は、図１で説明したように、制御端子３３が実装される領域であり、制御端子３３のおもて面が表出される開口部２１ｅがケース２０の上面側に設けられている。第１開口部２１ａは上端のない切り欠きであってもよく、第１開口部２１ａと開口部２１ｅはつながっていてもよい。なお、制御端子３３の詳細については後述する。また、ケース２０内には、一対の第２ビーム２４ａａ及び第３ビーム２４ａｂが、端子収納領域２１に面し、端子収納領域２１を挟んで対向するように配置されている。第２ビーム２４ａａ及び第３ビーム２４ａｂは、いずれか一方のみがケース２０内に配置されてもよく、また図３（Ｂ）に示すように、紙面垂直方向に沿って、第１ビーム２１ｂ及び第１開口部２１ａに平行に形成されてもよい。
また、ケース２０には、図２に示されるように、側面に開口部２２ａが形成されている。図３に示されるように、開口部２２ａからケース２０の内部に通じる端子収納領域２２が開口されている。端子収納領域２２は、図３（Ａ）中下側に、開口部２２ａと平行に、ビーム２２ｃ，２２ｂがそれぞれ形成されている。さらに、図３（Ｂ）に示されるように、一対のビーム２４ｂ，２４ｃが、端子収納領域２２を挟んでケース２０の短手方向に沿って、また、図３（Ｂ）中紙面垂直方向に沿って、ビーム２２ｃ，２２ｂと平行にそれぞれ形成されている。このように構成される端子収納領域２２に、ナット収容部材５０が開口部２２ａからケース２０内に挿入される。
次に、このようなケース２０に覆われている半導体装置１０の内部構造について、図４及び図５を用いて説明する。
図４は、第１の実施の形態の半導体装置に含まれる積層基板等を示す図であり、図５は、第１の実施の形態の半導体装置に含まれる制御端子を示す図である。
なお、図４（Ａ）は、内部構造の上面図であり、図４（Ｂ）は、内部構造の側面図である。また、図５（Ａ）は、制御端子３３のケース２０の開口部２１ｅから表出されている側面図を、図５（Ｂ）は、制御端子３３の上面図を、図５（Ｃ）は、制御端子３３の別の側面図をそれぞれ表している。
積層基板３２は絶縁基板３２ａと、絶縁基板３２ａの主面に配置された回路板３２ｂとを有する。積層基板３２は回路板３２ｂの反対側の絶縁基板３２ａ上に金属板をさらに有してもよい。半導体装置１０は放熱用金属基板３１（放熱ベース）を備えることができる。積層基板３２は放熱用金属基板３１上にはんだ等（図示を省略）で固着されている。また、回路板３２ｂには、主端子（主回路端子）３６と、制御端子３３と、半導体チップ３９とがはんだ３８で固着されている。はんだに替えてロウ材や焼結材を用いて実装してもよい。さらに、積層基板３２上では、半導体チップ３９同士、半導体チップ３９と回路板３２ｂとがボンディングワイヤ（図示を省略）により電気的に接続され、回路を構成している。制御端子３３は半導体チップ３９の制御電極に電気的に接続されている。
ケース２０が積層基板３２の主面側に配置され、回路板３２ｂ及び半導体チップ３９を含む内部構造を覆うと、主端子３６は、ケース２０の端子収納領域２２に収納されて主端子３６のおもて面が端子収納領域２２から表出される。また、ナット収容部材５０が、端子収納領域２２に収納された主端子３６の下側を通過して端子収納領域２２に挿入される。
また、制御端子３３は、端子収納領域２１に収納されて制御端子３３のおもて面が端子収納領域２１の開口部２１ｅからケース２０の上面側にそれぞれ表出される。また、ナット収容部材４０が、端子収納領域２１に収納された制御端子３３の下側を通過して端子収納領域２１に挿入される（図１を参照）。
主端子３６は、厚く広いので剛性が強く、また、両梁構造の両足部３７がはんだ３８で固定されるため変形しにくい。主端子３６には、図示を省略する外部配線が接続される。主端子３６と当該主端子３６とに接続される外部配線とは、ナット収容部材５０に埋め込まれたナットに図示しないボルトを装着することで互いに固定される。このように、主端子３６の下に配置されるナット収容部材５０は、主端子３６を固定する働きにより、外部配線と主端子３６を接続する働きをする。
図４，５に示すように、制御端子３３は、片梁構造であり、梁３４を備えている。制御端子３３は梁３４の一端側に片足部３５を備え、片足部３５が回路板３２ｂにはんだ３８で固定されている。また、制御端子３３は梁３４に対し片足部３５の反対側に被固定部３３ａを備えている。被固定部３３ａの前後は屈曲しており、側面から見ると角張ったＪ字の形状をしている（図５（Ｃ））。被固定部３３ａはケース２０内に収納された時、ケース上面側に位置する第１面３３ａ１と、第１面３３ａ１に対向しケース内側に位置する第２面３３ａ２を有する。被固定部３３ａは孔３３ｂを有する。制御端子３３の材料として例えば銅、銅合金、アルミニウム合金等の金属を用い得る。制御端子３３は表面にめっき膜を有してもよい。
制御端子３３において、片足部３５がはんだ３８で固定されているため、梁３４の幅を狭く長くした場合、当該梁３４の剛性が弱く変形しやすいので、被固定部３３ａがケース２０に対し上下、左右に位置ズレを起こしやすい。第１の実施の形態の半導体装置１０では、図１に示すように、制御端子３３の下側を通過して端子収納領域２１にナット収容部材４０を挿入することで、制御端子３３は確実に固定される。このように、制御端子３３の被固定部３３ａの下側（第２面３３ａ２）側を通るように第１開口部２１ａから第２開口部２１ｃへナット収容部材４０を挿入することにより、制御端子３３をケース２０に確実に固定できる。
また、制御端子３３に接続する図示しない外部配線は、ナット収容部材４０に埋め込まれたナットと、孔３３ｂを介して締結可能なボルトにより互いが固定され得る。制御端子３３の下側の端子収納領域２１に挿入されるナット収容部材４０は、制御端子３３を固定し、制御端子３３の表面高さを精度よく揃えるので、外部配線と制御端子３３との接続を容易にすることができる。
図５に示すように、ケース２０の開口部２１ｅは、内部で広く、上面側で狭いテーパー状を成している（図５（Ａ））。この開口部２１ｅのテーパー部に接する制御端子３３の接触箇所（肩部と称する）は、このテーパーに合う（フィットする）ようにテーパー状に形成されている。
開口部２１ｅのテーパー部と制御端子３３の接触箇所とは、互いにテーパー状の箇所で接触するように構成されている。開口部２１ｅのテーパー部と制御端子３３の接触箇所とをテーパー状にすることで、例えば、制御端子３３が傾いて片方のテーパーに接触した場合には、ナット収容部材４０を挿入する過程で両方のテーパー状の箇所が接触する。制御端子３３の肩部が開口部２１ｅのテーパー部に収まり、両方のテーパーが接触することで、制御端子３３のおもて面（第１面３３ａ１）はケース２０の表面に対して平行になり、制御端子３３の表面高さを高精度で揃えることができる。さらに、ナット収容部材４０を挿入することで、制御端子３３の開口部２１ｅに対する位置ずれ、がたつきを防止できる。
なお、開口部２１ｅのテーパー部の形状は、外部から内部に向かって広がっており、ケース２０の接触箇所が収まるようなテーパー形状になっていればよい。開口部２１ｅのテーパー部を幅全体にわたってテーパー形状としてもよいし、当該テーパー部に部分的に凹部を形成し、この内部をケース２０の接触箇所を収容するようなテーパー形状としてもよい。また、直線的なテーパー、すり鉢（コーン）状のテーパーいずれも用いることができる。
次に、ナット収容部材について、図６を用いて説明する。
図６は、第１の実施の形態の半導体装置に含まれるナット収容部材を示す図である。
なお、図６（Ａ）は、ナット収容部材４０の上面図、図６（Ｂ）は、ナット収容部材４０の側面図、図６（Ｃ）は、ナット収容部材４０の下面図をそれぞれ表している。また、図６（Ｂ）では、ナット収容部４３を破線で示している。
ナット収容部材４０は、上面（第３面４０１）及び上面に対向する下面（第４面４０２）を少なくとも備え、直方体状の胴体部４１と、突出部４２と、ナット収容部４３と、第５突起部４４と、第３突起部４５ａ及び第４突起部４５ｂと、第１突起部４６と、第２突起部４７とを有する。
突出部４２はナット収容部材４０の前方側に配置されている。突出部４２は、胴体部４１の下面側の前方側端部にから突出するように形成されている。ナット収容部材４０は、前方の突出部４２側から、ケース２０に挿入される。突出部４２は、挿入方向前方にテーパー状に加工することも可能である。
ナット収容部４３は、ナット収容部材４０（胴体部４１）の上面側に設けられた開口部であって、ナットが収容される領域である。なお、ナット収容部４３の開口深さは、例えば、ナット収容部材４０（胴体部４１）の半分の高さ程度である。
第５突起部４４は、ナット収容部材４０（胴体部４１）の上面側であって、ナット収容部４３の周囲に複数箇所（例えば、４か所）設けられている。また、第５突起部４４は、例えば、高さが０．１ｍｍ程度であって、直径が０．１ｍｍ程度の半球状を成している。これは、ナット収容部材４０を制御端子３３の下側の端子収納領域２１に挿入した際に、第５突起部４４が制御端子３３に円滑に摺動して、ナット収容部材４０を円滑に端子収納領域２１に収納するためである。なお、第５突起部４４は、図６では、４か所に形成されている場合を例示しているが、４か所にかぎらず、少なくとも３か所に形成されていることが望ましい。
第３突起部４５ａ及び第４突起部４５ｂは、ナット収容部材４０（胴体部４１）の側面４０３の中央部近傍にそれぞれ取り付けられ得る。対向する２つの側面４０３は、上面（第３面４０１）及び下面（第４面４０２）にそれぞれ接続している。また、第３突起部４５ａ及び第４突起部４５ｂは、挿入方向前方（突出部４２側）がテーパー状に加工されている。第３突起部４５ａ及び第４突起部４５ｂはナット収容部材４０の上面寄りに配置されてもよい。これらの突起部を制御端子３３の肩部の近くに接触する様、配置することにより、制御端子３３をケース２０に対し一層確実に固定し得る。
第１突起部４６は、ナット収容部材４０の下面の挿入方向前方に設けられている。第１突起部４６は、図６では、突出部４２の挿入方向前方から、胴体部４１にかけて設けられている。第１突起部４６は、挿入方向前方及び後方がテーパー状に加工されていてもよい。
第２突起部４７は、ナット収容部材４０の下面の挿入方向後方に第１突起部４６から距離を空けて設けられている。第２突起部４７は、挿入方向前方にテーパー状に加工されていてもよい。
さらに、ナット収容部材４０は下面側に、第１突起部４６と第２突起部４７の間に、第１突起部４６と第２突起部４７によって規定される凹部４８を有する。
ナット収容部材４０は、第１開口部２１ａと第２開口部２１ｃの間の端子収納領域２１に、被固定部３３ａの第２面３３ａ２側を通るように配置され、第１突起部４６は第２開口部２１ｃの下端に、第２突起部４７は第１開口部２１ａの下端にそれぞれ接している。
なお、第１突起部４６及び第２突起部４７は、同じ高さであって、例えば、１５０μｍ〜２００μｍ程度である。
このようなナット収容部材４０は、例えば、樹脂を用いた射出成形により、胴体部４１と、突出部４２と、ナット収容部４３と、第５突起部４４と、第３突起部４５ａ及び第４突起部４５ｂと、第１突起部４６と、第２突起部４７とが一体的に形成されている。ナット収容部材４０とケース２０の材料として、例えばポリフェニレンサルファイド（ＰＰＳ）等の樹脂を用いることができる。
次に、このようなナット収容部材４０のケース２０に対する挿入について、図７及び図８を用いて説明する。
図７は、第１の実施の形態におけるケースに対しナット収容部材を挿入し半導体装置を組み立てる工程を説明するための断面図であり、図８は、第１の実施の形態におけるケースに対するナット収容部材の挿入を説明するための底面図である。
なお、図７及び図８は、それぞれ、ナット収容部材４０が挿入される端子収納領域２１の断面図及び底面図をそれぞれ拡大したものである。また、図７及び図８では、制御端子３３の位置を破線で表している。
まず、図７（Ａ）及び図８（Ａ）に示されるように、ナット収容部材４０の突出部４２をケース２０の第１開口部２１ａに挿入する。
この際、ナット収容部材４０は、ナット収容部材４０の下面の挿入方向前方の第１突起部４６が、第１開口部２１ａの下端２１ａｅ並びに第１開口部２１ａに設けられたガイド部２１ｄに接触しスライドしながら、ケース２０内部に挿入される。
次いで、このようなナット収容部材４０をさらにケース２０内に挿入すると、図７（Ｂ）に示されるように、第１突起部４６が、第１開口部２１ａの下端２１ａｅ並びにガイド部２１ｄを乗り越える。凹部４８が第１開口部２１ａの下端２１ａｅ並びにガイド部２１ｄに接触する。これにより、ナット収容部材４０の胴体部４１の下面が第１開口部２１ａの下端２１ａｅ並びにガイド部２１ｄに載置された状態で、ナット収容部材４０がケース２０内に挿入される。この際、第５突起部４４を含むナット収容部材４０の上面は、第１開口部２１ａの上部と接触しない。第１開口部２１ａの下端に第１突起部４６を接触させた後、凹部４８を接触させながら、ナット収容部材４０を第１開口部２１ａから第２開口部２１ｃへ向かって挿入する工程により、ナット収容部材４０がその前方側が下方向に傾いた状態で第１開口部２１ａに挿入された場合でも、ナット収容部材４０の姿勢が修正される。
また、図８（Ｂ）に示されるように、ナット収容部材４０の側面に設けられた第３突起部４５ａ及び第４突起部４５ｂは、第１開口部２１ａの側部とそれぞれ接触して、ナット収容部材４０がケース２０内の中央へ挿入される。
次いで、このようなナット収容部材４０をさらにケース２０内に挿入すると、図７（Ｃ）に示されるように、ナット収容部材４０の第１突起部４６と第２突起部４７とが順に、第２開口部２１ｃの下端（第１ビーム２１ｂ）と第１開口部２１ａの下端２１ａｅとにそれぞれ乗りあげて、突出部４２が第２開口部２１ｃに挿入される。この際、ナット収容部材４０の第１突起部４６が第２開口部２１ｃの下端（第１ビーム２１ｂ）に接触し、ナット収容部材４０の第２突起部４７が第１開口部２１ａの下端２１ａｅに接触して、ナット収容部材４０がケース２０に嵌合する。さらに、ナット収容部材４０の第５突起部４４が制御端子３３を図中上側に支持することで、制御端子３３がケース２０に対し固定される。
また、この際、図８（Ｃ）に示されるように、ナット収容部材４０の側面の第３突起部４５ａ及び第４突起部４５ｂが制御端子３３を介して第２ビーム２４ａａ及び第３ビーム２４ａｂにそれぞれ当接する。これにより、ナット収容部材４０がケース２０の端子収納領域２１に対して中央部に位置合わせされ、固定される。なお、第３突起部４５ａと第２ビーム２４ａａの組合せ、及び、第４突起部４５ｂと第３ビーム２４ａｂの組合せのいずれか一方のみを配置してもよい。
このように上記半導体装置１０では、積層基板３２と半導体チップ３９との上部を覆うようにケース２０が設けられている。ケース２０には側面に形成された第１開口部２１ａと第１開口部２１ａに対向する第２開口部２１ｃが形成されている。第２開口部２１ｃはケース２０の内側に設けられた第１ビーム２１ｂに配置される。第１開口部２１ａと第２開口部２１ｃとの間には、制御端子３３を収納し得る端子収納領域２１が設けられている。端子収納領域２１から制御端子３３の被固定部３３ａがケース２０の上面側に露出している。
さらに、半導体装置１０は、表出された制御端子３３を介して貫通して延びるボルトと締結し得るように埋め込まれたナットと、第１開口部２１ａから端子収納領域２１を通り第２開口部２１ｃに挿入されると、第２開口部２１ｃの下端に当接する、下面の挿入方向の前方に設けられた第１突起部４６と、第１開口部２１ａの下端２１ａｅに当接する、下面の挿入方向の後方に設けられた第２突起部４７と、を有するナット収容部材４０を備える。
このような半導体装置１０では、ナット収容部材４０が、ケース２０（端子収納領域２１）内に第１開口部２１ａから挿入される際に、ナット収容部材４０の第１突起部４６及び第２突起部４７が、第１開口部２１ａ及び第２開口部２１ｃの両方または一方に対し摺動し、また、乗り越える。最終的には、ナット収容部材４０は、第１突起部４６が第２開口部２１ｃの下端に、第２突起部４７が第１開口部２１ａの下端２１ａｅに接触して、ケース２０（端子収納領域２１）に収納される。このようにしてナット収容部材４０は、例えば、組み立て開始時に端子収納領域２１に対し平行に挿入されなくても、挿入方向先端部が第１ビーム２１ｂに衝突することなく、ケース２０内に安定して挿入される。このため、ナット収容部材４０は、ケース２０の端子収納領域２１内に確実に収納されるようになり、ナット収容部材４０のケース２０に対する組み立て性が向上するようになる。
また、ナット収容部材４０は、胴体部４１の側面に第３突起部４５ａが設けられている。反対側の側面には第４突起部４５ｂが設けられている。ナット収容部材４０が、ケース２０（端子収納領域２１）内に第１開口部２１ａから挿入されると、第３突起部４５ａが制御端子３３の一端部に当接し、第２ビーム２４ａａ側に押し付ける。第４突起部４５ｂは第２ビーム２４ａａに対向する第３ビーム２４ａｂ側に制御端子３３の他端部を押し付け得る。また、ナット収容部材４０の第５突起部４４が被固定部３３ａの第２面３３ａ２に接触し、制御端子３３を上面側に支持する。これにより、ナット収容部材４０並びに制御端子３３が端子収納領域２１の中央に高精度に位置合わせされ、固定されるようになる。したがって、このようにしてナット収容部材４０と制御端子３３が位置合わせされると、ナット収容部材４０のナットに対するボルトの組み立て性が向上する。第４面４０２の前方（突出部４２）側から後方（第２突起部４７）側への方向において、第１突起部４６の長さが第１開口部２１ａと第２開口部２１ｃの間の端子収納領域２１の長さより小さいとよい。第１突起部４６の長さが小さいと、図７（Ｂ）に示すように、凹部４８が第１開口部２１ａの下端によって支持され得る。
［第２の実施の形態］
第２の実施の形態では、第１の実施の形態のナット収容部材４０とは異なる場合について図９を用いて説明する。
図９は、第２の実施の形態の半導体装置に含まれるナット収容部材を示す図である。
なお、図９（Ａ）は、ナット収容部材４０ａの上面図を、図９（Ｂ）は、ナット収容部材４０ａの側面図をそれぞれ表している。また、図９（Ｂ）では、第３突起部４５ａ及び第４突起部４５ｂの記載は省略している。
ナット収容部材４０ａは、第１の実施の形態のナット収容部材４０と同じ構成には同じ符号を付している。ナット収容部材４０ａは、図９（Ａ）に示されるように、第１の実施の形態のナット収容部材４０に対して、ナット収容部４３内の内壁のナットの各辺に対応する３箇所にナット固定部４３ａがそれぞれ設けられている。
このようなナット収容部材４０ａのナット収容部４３にナットを収納する際には、ナットを圧入してナット固定部４３ａを押圧する。ナット収容部４３に圧入されて収納されたナットは、ナット固定部４３ａから押圧されて、ナット収容部４３に対して高精度に位置合わせされて固定される。このようにしてナットが収納されたナット収容部材４０ａを、第１の実施の形態と同様にして、ケース２０の端子収納領域２１に挿入すると、ナット収容部材４０ａのナット収容部４３に対してナットが高精度に位置合わせされて、さらに、ナット収容部材４０ａ並びに制御端子３３が端子収納領域２１の中央に高精度に位置合わせされ、固定されるようになる。したがって、このようにしてナット収容部材４０ａとナットが位置合わせされ、また、ナット収容部材４０ａと制御端子３３が位置合わせされると、ナット収容部材４０ａのナットに対するボルトの組み立て性がさらに向上する。
なお、ナット固定部４３ａは、ナット収容部４３内に少なくとも３か所以上設けられていればよい。また、ナット固定部４３ａの高さは、圧入されるナットを確実に押圧して固定できる高さであればよく、例えば、図９（Ｂ）に示されるように、ナット収容部４３底面からの高さ（深さ）の半分以下、３分の１以上であることが望ましい。
１０ 半導体装置
２０ ケース
２１，２２ 端子収納領域
２１ａ 第１開口部
２１ｂ 第１ビーム
２１ｃ 第２開口部
２１ｄ ガイド部
２１ｅ，２２ａ 開口部
２２ｂ，２２ｃ，２４ｂ，２４ｃ ビーム
２４ａａ 第２ビーム
２４ａｂ 第３ビーム
２３ 孔
３１ 放熱用金属基板
３２ 積層基板
３２ａ 絶縁基板
３２ｂ 回路板
３３ 制御端子
３４ 梁
３５ 片足部
３６ 主端子
３７ 両足部
３８ はんだ
３９ 半導体チップ
４０，５０ ナット収容部材
４１ 胴体部
４２ 突出部
４３ ナット収容部
４４ 第５突起部
４５ａ 第３突起部
４５ｂ 第４突起部
４６ 第１突起部
４７ 第２突起部
４８ 凹部

Claims (13)

  1. 絶縁基板と、前記絶縁基板の主面に配置された回路板とを有する積層基板と、
    前記回路板上に配置された半導体チップと、
    第１面及び前記第１面に対向する第２面を有する被固定部を備え、前記回路板上に配置され、前記半導体チップの制御電極に電気的に接続された制御端子と、
    上面、前記上面と接続する側面及び内側に設けられた第１ビームを有し、前記側面に形成された第１開口部及び前記第１ビームに形成され前記第１開口部に対向する第２開口部を有し、前記第１開口部と前記第２開口部との間に前記制御端子を収納する端子収納領域を有し、前記絶縁基板の前記主面側に配置され、前記回路板及び前記半導体チップを覆っており、前記被固定部の前記第１面が前記端子収納領域から前記上面側に露出しているケースと、
    第３面及び前記第３面に対向する第４面を有し、前記第４面の前方側に設けられ、前記前方側にテーパーが形成されている第１突起部、前記第４面の後方側に設けられ、前記前方側にテーパーが形成されている第２突起部及び前記第１突起部と前記第２突起部の間に設けられた凹部を有し、ナットを収容しているナット収容部材と、
    を有し、
    前記ナット収容部材は前記第１開口部から前記被固定部の前記第２面側を通り前記第２開口部に挿入され、前記第１突起部は前記第２開口部の下端に接し、前記第２突起部は前記第１開口部の下端に接している半導体装置。
  2. 前記ケースが、前記第１開口部と前記第２開口部の間に、前記端子収納領域に面して配置された第２ビームを有し、
    前記ナット収容部材が、前記第３面及び前記第４面に接続する第１側面及び前記第１側面の反対側の第２側面を有し、前記第１側面上に配置された第３突起部を有し、
    前記ナット収容部材が前記被固定部の前記第２面側の前記端子収納領域を通って挿入され、前記第３突起部が前記制御端子を前記第２ビーム側に押し付けている請求項１記載の半導体装置。
  3. さらに、前記ケースが、前記第１開口部と前記第２開口部の間に、前記端子収納領域を挟んで前記第２ビームに対向して配置された第３ビームを有し、
    前記ナット収容部材が、前記第２側面上に配置された第４突起部を有し、
    前記ナット収容部材が前記被固定部の前記第２面側の前記端子収納領域を通って挿入されており、前記第４突起部が前記制御端子を前記第３ビーム側に押し付け得る請求項２記載の半導体装置。
  4. 前記第２ビーム及び前記第３ビームが前記第１ビームと平行に配置されている請求項３記載の半導体装置。
  5. 前記第３突起部が、前記第１側面上の前記第３面寄りに配置されている請求項２記載の半導体装置。
  6. 前記ナット収容部材が前記第３面上に第５突起部を備え、
    前記ナット収容部材が前記第１開口部から前記被固定部の前記第２面側の前記端子収納領域を通り前記第２開口部に挿入されており、前記第５突起部が前記被固定部の前記第２面側に接し得る請求項１記載の半導体装置。
  7. 前記前方側から前記後方側への前記第１突起部の長さが、前記第１開口部と前記第２開口部の間の前記端子収納領域の長さより小さい請求項１記載の半導体装置。
  8. 前記第１突起部は、さらに、前記後方側にテーパーが形成されている、
    請求項１乃至７のいずれかに記載の半導体装置。
  9. 前記第１突起部の高さは、１５０μｍ〜２００μｍである、
    請求項１乃至７のいずれかに記載の半導体装置。
  10. 前記第２突起部の高さは、１５０μｍ〜２００μｍである、
    請求項１乃至７のいずれかに記載の半導体装置。
  11. 前記ナット収容部材は、前記ナットを収容するナット収容部と、前記ナット収容部内に設けられた、圧入された前記ナットを押圧するナット固定部と、を有する、
    請求項１乃至７のいずれかに記載の半導体装置。
  12. 請求項１記載の前記半導体装置の製造方法であって、
    前記第１開口部の前記下端に前記第１突起部を接触させた後、前記凹部を接触させながら、前記ナット収容部材を前記第１開口部から前記第２開口部へ向かって挿入する工程を有する半導体装置の製造方法。
  13. さらに、前記第１突起部を前記第２開口部の前記下端に接触させた後、前記第２突起部を前記第１開口部の前記下端に接触させて、前記ナット収容部材を前記ケースに対し嵌合する工程を有する請求項１２記載の半導体装置の製造方法。
JP2015154341A 2015-08-04 2015-08-04 半導体装置及び半導体装置の製造方法 Active JP6578795B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015154341A JP6578795B2 (ja) 2015-08-04 2015-08-04 半導体装置及び半導体装置の製造方法
CN201610505601.7A CN106449531B (zh) 2015-08-04 2016-06-30 半导体装置及半导体装置的制造方法
US15/200,541 US10070527B2 (en) 2015-08-04 2016-07-01 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015154341A JP6578795B2 (ja) 2015-08-04 2015-08-04 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2017034162A JP2017034162A (ja) 2017-02-09
JP6578795B2 true JP6578795B2 (ja) 2019-09-25

Family

ID=57988790

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015154341A Active JP6578795B2 (ja) 2015-08-04 2015-08-04 半導体装置及び半導体装置の製造方法

Country Status (3)

Country Link
US (1) US10070527B2 (ja)
JP (1) JP6578795B2 (ja)
CN (1) CN106449531B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7275493B2 (ja) 2018-08-07 2023-05-18 富士電機株式会社 半導体装置
CN109560067A (zh) * 2018-10-14 2019-04-02 深圳市慧成功率电子有限公司 一种分边连接功率电极组合及功率模块
JP7334435B2 (ja) * 2019-03-22 2023-08-29 富士電機株式会社 半導体装置および半導体装置の検査方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2560909Y2 (ja) 1991-08-05 1998-01-26 日本インター株式会社 複合半導体装置
DE50013161D1 (de) 1999-03-17 2006-08-24 Eupec Gmbh & Co Kg Leistungshalbleitermodul
CN101675520B (zh) * 2007-05-18 2011-07-20 株式会社三社电机制作所 电力用半导体模块
JP4588774B2 (ja) * 2008-03-28 2010-12-01 三菱電機株式会社 半導体装置用の外装樹脂ケース
JP5476600B2 (ja) * 2010-04-15 2014-04-23 三菱電機株式会社 半導体装置
JP5211364B2 (ja) * 2010-05-07 2013-06-12 三菱電機株式会社 半導体装置
CN103210489B (zh) * 2010-11-16 2016-06-15 富士电机株式会社 半导体装置
US8941228B2 (en) * 2011-03-16 2015-01-27 Fuji Electric Co., Ltd Semiconductor module and manufacturing method thereof
DE102011076324B4 (de) * 2011-05-24 2014-04-10 Semikron Elektronik Gmbh & Co. Kg Leistungselektronisches System mit Verbindungseinrichtung erster und zweiter Subsysteme
CN103650138B (zh) * 2011-08-25 2016-06-22 富士电机株式会社 半导体装置及其制造方法
JP5831626B2 (ja) * 2012-03-28 2015-12-09 富士電機株式会社 半導体装置及び半導体装置の製造方法
DE102012213573B3 (de) * 2012-08-01 2013-09-26 Infineon Technologies Ag Halbleitermodulanordnung und verfahren zur herstellung und zum betrieb einer halbleitermodulanordnung
JP6044321B2 (ja) * 2012-12-19 2016-12-14 富士電機株式会社 半導体モジュール
JP6176320B2 (ja) * 2013-04-25 2017-08-09 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
CN106449531A (zh) 2017-02-22
US20170042051A1 (en) 2017-02-09
CN106449531B (zh) 2021-01-01
JP2017034162A (ja) 2017-02-09
US10070527B2 (en) 2018-09-04

Similar Documents

Publication Publication Date Title
US11665812B2 (en) Metal member-equipped circuit board, circuit assembly, and electrical junction box
JP5672370B2 (ja) 半導体モジュールおよびその製造方法
US7476966B2 (en) Semiconductor module
JP6578795B2 (ja) 半導体装置及び半導体装置の製造方法
US20170229841A1 (en) Housing for an electronic component, and laser module
JP2011155138A (ja) コンデンサ
CN106796934B (zh) 半导体装置
JP5788584B2 (ja) 電子モジュールおよびその製造方法
JP2004063604A (ja) パワーモジュール及びこのパワーモジュールを用いた冷蔵庫
JP6354594B2 (ja) 電子装置
US10418203B2 (en) Vented push switch
JP5841174B2 (ja) 電子部品収納用パッケージおよび電子装置
JP3996904B2 (ja) 電子素子用の表面実装ベース
JP5778333B2 (ja) 電子モジュールおよびその製造方法
JP2005191147A (ja) 混成集積回路装置の製造方法
JP2015015385A (ja) 電子装置
JP2006339276A (ja) 接続用基板及びその製造方法
WO2011108051A1 (ja) 半導体装置
WO2017038582A1 (ja) 半導体素子収納用パッケージおよび半導体装置
JP6122645B2 (ja) パワー半導体モジュール
JP2008166525A (ja) 電子回路モジュール
CN116259581A (zh) 半导体模块
JP2006287396A (ja) 固体撮像装置及びその製造方法
JP2011100875A (ja) 電力用半導体装置
JP2017228744A (ja) 電子装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180514

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190328

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190730

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190812

R150 Certificate of patent or registration of utility model

Ref document number: 6578795

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250