CN106449531A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN106449531A
CN106449531A CN201610505601.7A CN201610505601A CN106449531A CN 106449531 A CN106449531 A CN 106449531A CN 201610505601 A CN201610505601 A CN 201610505601A CN 106449531 A CN106449531 A CN 106449531A
Authority
CN
China
Prior art keywords
peristome
nut
component
connecting portion
housing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610505601.7A
Other languages
English (en)
Other versions
CN106449531B (zh
Inventor
小平悦宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN106449531A publication Critical patent/CN106449531A/zh
Application granted granted Critical
Publication of CN106449531B publication Critical patent/CN106449531B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10166—Transistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/1031—Surface mounted metallic connector elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Connections By Means Of Piercing Elements, Nuts, Or Screws (AREA)
  • Power Steering Mechanism (AREA)

Abstract

一种提升了组装性的半导体装置。在半导体装置中，将螺母收容构件(40)从第一开口部(21a)插入壳体(20)内时，螺母收容构件(40)的第一突起部(46)及第二突起部(47)相对于第一开口部(21a)以及第二开口部(21c)滑动，或越过。最终，螺母收容构件(40)使第一突起部(46)与第二开口部(21c)的下部接触，使第二突起部(47)与第一开口部(21a)的下部抵接，从而收纳于壳体。即便螺母收容构件(40)例如没有相对于端子收纳区域(21)平行地插入，插入方向前端部也不会与第一横梁(21b)碰撞等，能稳定地插入壳体内。因此，螺母收容构件(40)能可靠地收纳于壳体的端子收纳区域(21)内，能提升螺母收容构件(40)相对于壳体的组装性。

Description

半导体装置
技术区域
本发明涉及一种半导体装置。
背景技术
功率半导体模块(半导体装置)作为电源转换装置等的逆变器装置广泛应用。
这样的半导体装置形成为以下结构。例如，在附有导电图案的绝缘基板的正面上经由焊接设置有半导体芯片，且在该正面上经由单脚部配置有与半导体芯片的控制电极电连接的控制端子。这样，在附有导电图案的绝缘基板以及半导体芯片上安装有壳体(树脂壳体)。在这个壳体上，在壳体的上表面形成有开口部，且从该开口部露出有控制端子。控制端子的梁(横梁)由于用单脚部固定着，因此横梁的刚性降低，容易产生控制端子相对于壳体的表面的错位。因此，在半导体装置中，在从壳体的开口部露出的控制端子的下表面上，配置有配置螺母的螺母收容构件(树脂体)。
现有技术文献
专利文献
专利文献1：国际公开第2012/124209号
通过将螺母收容构件从壳体的侧面的开口部插入壳体内，能将螺母收容构件配置在控制端子的下表面。但是，此时存在不能将螺母收容构件顺利地插入壳体内的情况，会产生螺母收容构件相对于壳体的的安装性(组装性)不良的问题。
发明内容
本发明鉴于这样的问题而作，以提供一种提高了螺母收容构件相对于壳体的的组装性的半导体装置为目的。
为达到上述目的，提供一种半导体装置，该半导体装置具有层叠基板、半导体芯片、控制端子、壳体以及螺母收容构件。层叠基板具有绝缘基板和配置于所述绝缘基板的正面上的电路板。半导体芯片配置于所述电路板上。控制端子具有被固定部，该被固定部具有第一表面以及与所述第一表面对置的第二表面，所述控制端子配置于所述电路板上，与所述半导体芯片的控制电极电连接。壳体具有在壳体的上表面、与所述上表面连接的侧面以及内侧设置的第一横梁，并具有形成于所述侧面的第一开口部以及形成于所述第一横梁且与所述第一开口部对置的第二开口部，在所述第一开口部与所述第二开口部之间具有对所述控制端子进行收纳的端子收纳区域。壳体配置于所述绝缘基板的正面一侧，且对所述电路板以及所述半导体芯片进行覆盖，所述被固定部的第一表面从所述端子收纳区域向所述上表面一侧露出。螺母收容构件对螺母进行收容，该螺母收容构件具有第三表面以及与所述第三表面对置的第四表面，且具有第一突起部、第二突起部以及凹部，其中，第一突起部设于所述第四表面的前方侧，所述第二突起部设于所述第四表面的后方侧，所述凹部设于所述第一突起部与第二突起部之间。此外，所述螺母收容构件从所述第一开口部穿过所述被固定部的第二表面一侧插入所述第二开口部，所述第一突起部与所述第二开口部的下端接触，所述第二突起部与所述第一开口部的下端接触。
上述半导体装置能提高组装性。
附图说明
图1是表示第一实施方式的半导体装置的图。
图2是表示包含于第一实施方式的半导体装置的壳体的图(之一)。
图3是表示包含于第一实施方式的半导体装置的壳体的图(之二)。
图4是表示包含于第一实施方式的半导体装置的层叠基板的图。
图5是表示包含于第一实施方式的半导体装置的层叠基板的控制端子的图。
图6是表示包含于第一实施方式的半导体装置的螺母收容构件的图。
图7是用于说明朝第一实施方式的壳体插入螺母收容构件的剖视图。
图8是用于说明朝第一实施方式的壳体插入螺母收容构件的仰视图。
图9是表示包含于第二实施方式的半导体装置的螺母收容构件的图。
(符号说明)
10 半导体装置
20 壳体
21、22 端子收纳区域
21a 第一开口部
21b 第一横梁
21c 第二开口部
21d 引导部
21e、22a 开口部
22b、22c、24b、24c 横梁
24aa 第二横梁
24ab 第三横梁
23 孔
31 散热用金属基板
32 层叠基板
32a 绝缘基板
32b 电路板
33 控制端子
34 梁
35 单脚部
36 主端子
37 双脚部
38 焊锡
39 半导体芯片
40、50 螺母收容构件
41 主体部
42 突出部
43 螺母收容部
44 第五突起部
45a 第三突起部
45b 第四突起部
46 第一突起部
47 第二突起部
48 凹部
具体实施方式
以下，参照附图，对实施方式进行说明。
[第一实施方式]
首先，使用图1，对第一实施方式的半导体装置进行说明。
图1是表示第一实施方式的半导体装置的图。
另外，图1(A)是表示半导体装置10的上表面的外观图，图1(B)是表示半导体装置10的侧面的外观图。
半导体装置10由层叠基板32、半导体芯片39、控制端子33、覆盖该层叠基板的壳体20以及螺母收容构件40构成。
在该壳体20上，形成有用于将配置于下表面一侧的散热用金属基板31和半导体装置10螺纹固定于冷却器等的螺纹孔23。此外，在壳体20的侧面形成有端子收纳区域21。在端子收纳区域21中，配置有控制端子33以及螺母收容构件40。在壳体20上同样地配置有端子收纳区域22。在端子收纳区域22中，配置有主端子36以及螺母收容构件50。散热用金属基板31例如由铜、铝等金属材料构成。壳体20可以粘接于散热用金属基板31。壳体20的内部以覆盖层叠基板32和半导体芯片39的方式用凝胶密封着。
接下来，使用图2及图3对壳体20进行说明。
图2以及图3是表示包含于第一实施方式的半导体装置的壳体的图。
另外，图2(A)是表示壳体20的上表面的外观图，图2(B)是表示壳体20的侧面的外观图。此外，图3(A)表示图2(A)的壳体20的虚线X-X处的剖视图，图3(B)是表示壳体20的仰视图。
壳体20在四个角上分别形成有与设在配置于下表面一侧的散热用金属基板31上的孔23a同轴的螺纹孔23。
如图2所示，壳体20是箱状容器，具有上表面和与上表面连接的侧面，在侧面上分别形成有第一开口部21a。此外，如图3所示，在壳体20的内部与第一开口部21a对置的位置上设有形成有第二开口部21c的第一横梁(梁)21b。
端子收纳区域21包括第一开口部21a和第二开口部21c，构成在第一开口部21a和第二开口部21c之间。如图1所说明的那样，端子收纳区域21是安装控制端子33的区域，使控制端子33的正面露出的开口部21e设于壳体20的上表面一侧。第一开口部21a可以是没有的上端切口，还可以使第一开口部21a和第二开口部21e连接在一起。另外，控制装置33的详细结构会在后面说明。此外，在壳体20内，成对的第二横梁24aa以及第三横梁24ab面向端子收纳区域21以夹起端子收纳区域21的方式对置地配置。第二横梁24aa以及第三横梁24ab中仅任一方配置在壳体20内就可以，此外如图3(B)所示，也可以形成为沿纸面垂直方向与第一横梁21b以及第一开口部21a平行。
此外，如图2所示，在壳体20的侧面上形成有开口部22a。如图3所示，开口有从开口部22a穿过壳体20的内部的端子收纳区域22。端子收纳区域22在图3(A)中下侧，与开口部22a平行地分别形成有横梁22c、22b。此外，如图3(B)所示，一对横梁24b、24c分别形成为，夹着端子收纳区域22沿壳体20的短边方向，此外，沿图3(B)中垂直纸面方向，与横梁22c、22b平行。在像这样构成的端子收纳区域22中，螺母收容构件50从开口部22a插入壳体20内。
接下来，用图4以及图5说明被上述壳体20覆盖的半导体装置10的内部结构。
图4是表示包含于第一实施方式的半导体装置的层叠基板等的图，图5是表示包含于第一实施方式的半导体装置的控制端子的图。
另外，图4(A)是内部结构的俯视图，图4(B)是内部结构的侧视图。此外，图5(A)是控制端子33从壳体20的开口部21e露出的侧视图，图5(B)是控制端子33的俯视图，图5(C)是控制端子33的另一侧视图。
层叠基板32具有绝缘基板32a，以及配置于绝缘基板32a的正面的电路板32b。层叠基板32还可以在电路板32b的相反侧的绝缘基板32a上具有金属板。半导体装置10能具有散热用金属基板31(散热底座)。层叠基板32通过焊接等(省略图示)固定在散热用金属基板31上。此外，在电路板32b上用焊锡38固定有主端子(主电路端子)36、控制端子33以及半导体芯片39。也可以采用钎焊或烧结件来代替焊锡进行安装。此外，在层叠基板32上，半导体芯片39彼此、半导体芯片39和电路板32b通过接合引线(省略图示)进行电连接构成电路。控制端子33与半导体芯片39的控制电极电连接。
壳体20配置于层叠基板32的正面一侧，若覆盖包括电路板32b以及半导体芯片39的内部结构，则主端子36被壳体20的端子收纳区域22收纳，且主端子36的正面从端子收纳区域22露出。此外，螺母收容构件50穿过收纳于端子收纳区域22的主端子36的下侧插入端子收纳区域22。
此外，控制端子33收纳于端子收纳区域21，控制端子33的正面分别从端子收纳区域21的开口部21e朝壳体20的上表面一侧露出。此外，螺母收容构件40穿过收纳于端子收纳区域21的控制端子33的下侧插入端子收纳区域21(参照图1)。
主端子36厚且宽，因此刚性强，此外双梁结构的两脚部37由于用焊锡38固定而不易变形。在主端子36上连接有省略图示的外部配线。主端子36和与该主端子36连接的外部配线通过将未图示的螺栓安装到埋入螺母收容构件50的螺母上而互相固定。这样，配置于主端子36下的螺母收容构件50通过固定主端子36的作用，起到连接外部配线和主端子36的作用。
如图4、5所示，控制端子33是单梁结构，具有梁34。控制端子33在梁34的一端侧具有单脚部35，单脚部35由焊锡38固定在电路板32b上。此外，控制端子33相对于梁34在单脚部35的相反侧具有被固定部33a。被固定部33a的前后弯曲，从侧面观察形成为带棱角的J字形状(图5(C))。被固定部33a具有当收纳于壳体20内时位于壳体上表面一侧的第一面33a1、以及与第一表面33a1对置的位于壳体内侧的第二表面33a2。被固定部33a具有孔33b。作为控制端子33的材料能够采用例如铜、铜合金、铝合金等金属。控制端子33也可以在表面上具有镀膜。
在控制端子33中，单脚部35用焊锡38固定着，因此，在使梁34的宽度狭窄且细长的情况下，该梁34的刚性容易变弱且容易变形，因此，被固定部33a相对于壳体20容易产生上下、左右的错位。如图1所示，在第一实施方式的半导体装置10中，通过穿过控制端子33的下侧向端子收纳区域21插入螺母收容构件40，控制端子33被可靠地固定。这样，以穿过控制端子33的被固定部33a的下侧(第二表面33a2)一侧的方式从第一开口部21a向第二开口部21c插入螺母收容构件40，能使控制端子33可靠地固定在壳体20上。
此外，与控制端子33连接的未图示的外部配线通过埋入螺母收容构件40的螺母和经由孔33b能紧固的螺栓而相互固定。插入控制端子33的下侧的端子收纳区域21的螺母收容构件40固定控制端子33并使控制端子33的表面高度高精度地对齐，因此能容易地使外部配线与控制端子33连接。
如图5所示，壳体20的开口部21e形成为内部宽且上表面一侧狭窄的锥面状(图5(A))。与该开口部21e的锥面部接触的控制端子33的接触部位(称为肩部)以与该锥面贴合(配合)的方式形成为锥面状。
开口部21e的锥面部和控制端子33的接触部位构成为互相在锥面状的部位接触。通过将开口部21e的锥面部和控制端子33的接触部位形成为锥面状，例如，当控制端子33倾斜接触单侧的锥面的情况下，在插入螺母收容构件40的过程中双方的锥面状的部位接触。通过将控制端子33的肩部收纳于开口部21e的锥面部，使双方的锥面接触，控制端子33的正面(第一表面33a1)形成为相对于壳体20的表面平行，能使控制端子33的表面高度高精度地对齐。此外，通过插入螺母收容构件40，能防止控制端子33相对于开口部21e错位、松动。
另外，开口部21e的锥面部的形状只要是从外部向内部变宽，能收纳壳体20的接触部位的锥面状就可以。也可以使开口部21e的锥面部横跨宽度整体形成锥面状，还可以是在该锥面部局部形成凹部，将壳体20的接触部位收纳于其内部的锥面形状。此外，直线性的锥面、研钵(喇叭)状的锥面的任一种都可以。
接下来，采用图6对螺母收容构件进行说明。
图6是表示包含于第一实施方式的半导体装置的螺母收容构件的图。
另外，图6(A)是表示螺母收容构件40的俯视图，图6(B)是表示螺母收容构件40的侧视图，图6(C)是表示螺母收容构件40的仰视图。此外，在图6(B)中，用虚线表示螺母收容部43。
螺母收容构件40至少具有上表面(第三表面401)以及与上表面对置的下表面(第四表面402)，具有长方体形状的主体部41、突出部42、螺母收容部43、第五突起部44、第三突起部45a、第四突起部45b、第一突起部46以及第二突起部47。
突出部42配置于螺母收容构件40的前方侧。突出部42以从主体部41的下表面一侧的前方侧端部突出的方式形成。螺母收容构件40从前方的突出部42一侧插入壳体20。突出部42能向插入方向前方加工为锥面状。
螺母收容部43是设于螺母收容构件40(主体部41)的上表面一侧的开口部，是螺母被收容的区域。另外，螺母收容部43的开口深度是例如螺母收容构件40(主体部41)的一半高度左右。
第五突起部44在螺母收容构件40(主体部41)的上表面一侧，设于螺母收容部43的周围多个部位(例如4处)。此外，第五突起部44是例如高度为0.1mm左右且直径为0.1mm左右的半球状。这是由于，使螺母收容构件40插入控制端子33的下侧的端子收纳区域21时，第五突起部44能在控制端子33上顺利地滑动，使螺母收容构件40顺利地收纳在端子收纳区域21。另外，在图6中例举了第五突起部44形成为四处的情况，但不限于四处，优选形成为至少三处。
第三突起部45a以及第四突起部45b能够分别安装在螺母收容构件40(主体部41)的侧面403的中央部附近。对置的两个侧面403分别与上表面(第三表面401)以及下表面(第四表面402)连接。此外，第三突起部45a以及第四突起部45b被加工为插入方向前方(突出部42一侧)呈锥面状。第三突起部45a以及第四突起部45b也可以配置在靠近螺母收容构件40的上表面的部位。通过将这些突起部以接触控制端子33的肩部附近的方式配置，能进一步可靠地将控制端子33固定于壳体20。
第一突起部46设在螺母收容构件40的下表面的插入方向的前方。在图6中，第一突起部46从突出部42的插入方向前方设置到主体部41。第一突起部46也可以加工为插入方向前方以及后方为锥面状。
第二突起部47在螺母收容构件40的下表面的插入方向后方与第一突起部46隔着距离设置。第二突起部47也可以加工为向插入方向前方呈锥面状。
此外，在螺母收容构件40的下表面一侧，在第一突起部46和第二突起部47之间具有通过第一突起部46和第二突起部47形成的凹部48。
螺母收容构件40以穿过被固定部33a的第二表面33a2侧的方式配置于第一开口部21a和第二开口部21c之间的端子收纳区域21，第一突起部46与第二开口部21c的下端接触，第二突起部47与第一开口部21a的下端接触。
另外，第一突起部46以及第二突起部47是相同高度，例如为150μm至200μm左右。
这样的螺母收容构件40例如采用通过树脂射出成形，使主体部41、突出部42、螺母收容部43、第五突起部44、第三突起部45a、第四突起部45b、第一突起部46以及第二突起部47一体成形。作为螺母收容构件40和壳体20的材料，能采用例如聚苯硫醚树脂(PPS)等树脂。
接下来，用图7以及图8说明将这样的螺母收容构件40插入壳体20的情况。
图7是用于说明对于第一实施方式的壳体插入螺母收容构件来组装半导体装置的工序的剖视图，图8是用于说明对于第一实施方式的壳体插入螺母收容构件的仰视图。
另外，图7以及图8分别是插入有螺母收容构件40的端子收纳区域21的剖视图以及仰视图的放大图。此外，在图7以及图8中，控制端子33的位置用虚线表示。
首先，如图7(A)以及图8(A)所示，使螺母收容构件40的突出部42插入壳体20的第一开口部21a。
此时，螺母收容构件40中螺母收容构件40的下表面的插入方向前方的第一突起部46一边与第一开口部21a的下端21ae以及设于第一开口部21a的导向部21d接触滑动，一边插入壳体20内部。
接着，将这样的螺母收容构件40进一步插入壳体20内，如图7(B)所示，第一突起部46跨过第一开口部21a的下端21ae以及引导部21d。凹部48与第一开口部21a的下端21ae以及引导部21d接触。这样，以螺母收容构件40的主体部41的下表面载置在第一开口部21a的下端21ae以及引导部21d的状态下，使螺母收容构件40插入壳体20内。此时，包含第五突起部44的螺母收容构件40的上表面不与第一开口部21a的上部接触。使第一突起部46接触第一开口部21a的下端之后，通过一边接触凹部48，一边使螺母收容构件40从第一开口部21a向第二开口部21c插入的工序，即便螺母收容构件40以其前方侧向下方倾斜的状态插入第一开口部21a的情况下，也能修正螺母收容构件40的姿势。
此外，如图8(B)所示，设于螺母收容构件40的侧面上的第三突起部45a以及第四突起部45b分别与第一开口部21a的侧部接触，使螺母收容构件40向壳体20内的中央插入。
接下来，若使这样的螺母收容构件40进一步插入壳体20内，则如图7(C)所示，螺母收容构件40的第一突起部46和第二突起部47按顺序分别越过第二开口部21c的下端(第一横梁21b)和第一开口部21a的下端21ae，使突出部42插入第二开口部21c。此时，螺母收容构件40的第一突起部46与第二开口部21c的下端(第一横梁21b)接触，螺母收容构件40的第二突起部47与第一开口部21a的下端21ae接触，使螺母收容构件40嵌合与壳体20。此外，螺母收容构件40的第五突起部44通过将控制端子33朝图中上侧支承，使控制端子33相对于壳体20固定。
此外，此时如图8(C)所示，螺母收容构件40的侧面的第三突起部45a以及第四突起部45b经由控制端子33分别与第二横梁24aa以及第三横梁24ab抵接。藉此，螺母收容构件40相对于壳体20的端子收纳区域21定位、固定于中央部。另外，也可以仅配置第三突起部45a和第二横梁24aa组合，以及第四突起部45b和第三横梁24ab组合的任一方。
如上所述，在上述半导体装置10中，以覆盖层叠基板32和半导体芯片39的上部的方式设有壳体20。在壳体20中，形成有在侧面上形成的第一开口部21a和与第一开口部21a对置的第二开口部21c。第二开口部21c配置于在壳体20的内侧设置的第一横梁21b上。在第一开口部21a和第二开口部21c之间，设有能对控制端子33进行收纳的端子收纳区域21。从端子收纳区域21，控制端子33的被固定部33a露出于壳体20的上表面一侧。
此外，半导体装置10包括螺母收容构件40，该螺母收容构件40具有：以与经由露出的控制端子33贯通延伸的螺栓紧固的方式埋入的螺母；从第一开口部21a穿过端子收纳区域21插入第二开口部21c时与第二开口部21c的下端抵接的、设置在下表面的插入方向的前方的第一突起部46；以及与第一开口部21a的下端21ae抵接且设于下表面的插入方向的后方的第二突起部47。
这样的半导体装置10中，螺母收容构件40从第一开口部21a插入壳体20(端子收纳区域21)内时，螺母收容构件40的第一突起部46以及第二突起部47相对于第一开口部21a以及第二开口部21c的双方或单方滑动，或越过。最终，螺母收容构件40使第一突起部46与第二开口部21c的下端接触，使第二突起部47与第一开口部21a的下端21ae接触，从而收纳于壳体20(端子收纳区域21)。这样，螺母收容构件40例如即便是在组装开始时没有相对于端子收纳区域21平行地插入，也不会使插入方向前端部与第一横梁21b碰撞，从而能稳定地插入壳体20内。因此，螺母收容构件40能可靠地收纳于壳体20的端子收纳区域21内，能提升螺母收容构件40相对于壳体20的组装性。
此外，螺母收容构件40在主体部41的侧面上设有第三突起部45a。在相反侧的侧面上设有第四突起部45b。螺母收容构件40若从第一开口部21a插入壳体20(端子收纳区域21)内，则第三突起部45a与控制端子33的一端部抵接，被按压向第二横梁24aa一侧。第四突起部45b将控制端子33的另一端部按压向与第二横梁24aa对置的第三横梁24ab一侧。此外，螺母收容构件40的第五突起部44与被固定部33a的第二表面33a2接触，将控制端子33支承于上表面一侧。藉此，螺母收容构件40以及控制端子33高精度地定位固定于端子收纳区域21的中央。因此，若像这样使螺母收容构件40和控制端子33定位，则能提升螺栓相对于螺母收容构件40的螺母的组装性。从第四表面402的前方(突出部42)一侧向后方(第二突起部47)一侧的方向上，第一突起部46的长度比第一开口部21a和第二开口部21c之间的端子收纳区域21的长度要小。若第一突起部46的长度小，则如图7(B)所示，凹部48能由第一开口部21a的下端支承。
[第二实施方式]
在第二实施方式中，用图9对与第一实施方式的螺母收容构件40不同的情况进行说明。
图9是表示包含于第二实施方式的半导体装置的螺母收容构件的图。
另外，图9(A)是表示螺母收容构件40a的俯视图，图9(B)是表示螺母收容构件40a的侧视图。此外，在图9(B)中，省略第三突起部45a以及第四突起部45b的记载。
对于螺母收容构件40a与第一实施方式的螺母收容构件40相同的结构采用相同的符号。如图9(A)所示，相对于第一实施方式的螺母收容构件40，螺母收容构件40a在与螺母收容部43内的内壁的螺母的各边对应的三处分别设置有螺母固定部43a。
在将螺母收纳于这样的螺母收容构件40a的螺母收容部43时，将螺母压入并按压螺母固定部43a。压入并收纳于螺母收容部43的螺母被螺母固定部43a按压而相对于螺母收容部43高精度地定位固定。像这样，使收纳有螺母的螺母收容构件40a与第一实施方式相同地插入壳体20的端子收纳区域21时，螺母相对于螺母收容构件40a的螺母收容部43被高精度地定位，此外，螺母收容构件40a以及控制端子33被高精度地定位固定于端子收纳区域21的中央。因此，像这样螺母收容构件40a以及螺母被定位，此外，螺母收容构件40a和控制端子33被定位，进一步提高了螺栓相对于螺母收容构件40a的螺母的组装性。
另外，螺母固定部43a只要在螺母收容部43内至少设置3处以上就可以。此外，螺母固定部43a的高度只要是能将被压入的螺母可靠地按压固定的高度就可以，例如，如图9(B)所示，优选是距螺母收容部43底面的高度(纵深)的一半以下，三分之一以上。

Claims (14)

1.一种半导体装置，其特征在于，包括：
层叠基板，该层叠基板具有绝缘基板和在所述绝缘基板的正面上配置的电路板；
半导体芯片，该半导体芯片配置于所述电路板上；
控制端子，该控制端子包括被固定部，所述被固定部具有第一表面以及与所述第一表面对置的第二表面，所述控制端子配置于所述电路板上，且与所述半导体芯片的控制电极进行电连接；
壳体，该壳体具有在壳体的上表面、与所述上表面相连的侧面以及内侧设置的第一横梁，并具有形成于所述侧面的第一开口部及形成于所述第一横梁且与所述第一开口部对置的第二开口部，在所述第一开口部与所述第二开口部之间具有对所述控制端子进行收纳的端子收纳区域，所述壳体配置于所述绝缘基板的正面一侧，且对所述电路板以及所述半导体芯片进行覆盖，所述被固定部的第一表面从所述端子收纳区域向所述上表面一侧露出；以及
螺母收容构件，该螺母收容构件对螺母进行收容，所述螺母收容构件具有第三表面以及与所述第三表面对置的第四表面，且具有第一突起部、第二突起部以及凹部，其中，第一突起部设于所述第四表面的前方侧，所述第二突起部设于所述第四表面的后方侧，所述凹部设于所述第一突起部与第二突起部之间，
所述螺母收容构件从所述第一开口部穿过所述被固定部的第二表面一侧而插入所述第二开口部，所述第一突起部与所述第二开口部的下端接触，所述第二突起部与所述第一开口部的下端接触。
2.如权利要求1所述的半导体装置，其特征在于，
所述壳体具有第二横梁，该第二横梁在所述第一开口部与第二开口部之间且面朝所述端子收纳区域配置，
所述螺母收容构件具有第一侧面、第二侧面和第三突起部，其中，所述第一侧面与所述第三表面以及所述第四表面连接，所述第二侧面在所述第一侧面的相反侧，所述第三突起部配置在所述第一侧面上，
所述螺母收容构件穿过所述被固定部的第二面一侧的所述端子收纳区域而插入，所述第三突起部将所述控制端子朝所述第二横梁一侧按压。
3.如权利要求2所述的半导体装置，其特征在于，
所述壳体还在所述第一开口部与第二开口部之间具有第三横梁，所述第三横梁隔着所述端子收纳区域与所述第二横梁对置地配置，
所述螺母收容构件具有配置在所述第二侧面上的第四突起部，
所述螺母收容构件穿过所述被固定部的第二表面一侧的所述端子收纳区域而插入，所述第四突起部将所述控制端子朝所述第三横梁一侧按压。
4.如权利要求3所述的半导体装置，其特征在于，
所述第二横梁以及第三横梁配置成与所述第一横梁平行。
5.如权利要求2所述的半导体装置，其特征在于，
所述第三突起部配置成靠近所述第一侧面上的所述第三表面。
6.如权利要求1所述的半导体装置，其特征在于，
所述螺母收容构件在所述第三表面上具有第五突起部，
所述螺母收容构件从所述第一开口部穿过所述被固定部的第二表面一侧的所述端子收纳区域而插入到所述第二开口部，所述第五突起部能与所述被固定部的第二表面一侧接触。
7.如权利要求1所述的半导体装置，其特征在于，
从所述第四表面的前方侧至后方侧的所述第一突起部的长度比所述第一开口部与所述第二开口部之间的所述端子收纳区域的长度小。
8.如权利要求1至7中任一项所述的半导体装置，其特征在于，
所述第一突起部在所述第四表面的前方侧以及后方侧形成有锥面。
9.如权利要求1至7中任一项所述的半导体装置，其特征在于，
所述第一突起部的高度为150μm至200μm。
10.如权利要求1至7中任一项所述的半导体装置，其特征在于，
所述第二突起部在所述第四表面的前方侧形成有锥面。
11.如权利要求1至7中任一项所述的半导体装置，其特征在于，
所述第二突起部的高度为150μm至200μm。
12.如权利要求1至7中任一项所述的半导体装置，其特征在于，
所述螺母收容构件具有对所述螺母进行收容的螺母收容部、设于所述螺母收容部内且对压入的所述螺母进行按压的螺母固定部。
13.一种半导体装置的制造方法，是权利要求1所述的半导体装置的制造方法，其特征在于，
具有使所述第一突起部与所述第一开口部的下端接触之后，一边使所述凹部接触，一边将所述螺母收容构件从所述第一开口部向所述第二开口部插入的工序。
14.如权利要求13所述的半导体装置的制造方法，其特征在于，
还具有使所述第一突起部与所述第二开口部的下端接触之后，使所述第二突起部与所述第一开口部的下端接触，从而使所述螺母收容构件与所述壳体嵌合的工序。
CN201610505601.7A 2015-08-04 2016-06-30 半导体装置及半导体装置的制造方法 Active CN106449531B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-154341 2015-08-04
JP2015154341A JP6578795B2 (ja) 2015-08-04 2015-08-04 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN106449531A true CN106449531A (zh) 2017-02-22
CN106449531B CN106449531B (zh) 2021-01-01

Family

ID=57988790

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610505601.7A Active CN106449531B (zh) 2015-08-04 2016-06-30 半导体装置及半导体装置的制造方法

Country Status (3)

Country Link
US (1) US10070527B2 (zh)
JP (1) JP6578795B2 (zh)
CN (1) CN106449531B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7275493B2 (ja) 2018-08-07 2023-05-18 富士電機株式会社 半導体装置
CN109560067A (zh) * 2018-10-14 2019-04-02 深圳市慧成功率电子有限公司 一种分边连接功率电极组合及功率模块
JP7334435B2 (ja) * 2019-03-22 2023-08-29 富士電機株式会社 半導体装置および半導体装置の検査方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101675520A (zh) * 2007-05-18 2010-03-17 株式会社三社电机制作所 电力用半导体模块
CN102237326A (zh) * 2010-05-07 2011-11-09 三菱电机株式会社 半导体装置
CN102800637A (zh) * 2011-05-24 2012-11-28 赛米控电子股份有限公司 具有第一和第二子系统的连接设备的功率电子系统
CN103210489A (zh) * 2010-11-16 2013-07-17 富士电机株式会社 半导体装置
CN103430306A (zh) * 2011-03-16 2013-12-04 富士电机株式会社 半导体模块及其制造方法
CN103579142A (zh) * 2012-08-01 2014-02-12 英飞凌科技股份有限公司 半导体模块装置和用于生产及运行半导体模块装置的方法
CN103887273A (zh) * 2012-12-19 2014-06-25 富士电机株式会社 半导体模块
CN104160504A (zh) * 2012-03-28 2014-11-19 富士电机株式会社 半导体装置和半导体装置的制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2560909Y2 (ja) 1991-08-05 1998-01-26 日本インター株式会社 複合半導体装置
DE50013161D1 (de) 1999-03-17 2006-08-24 Eupec Gmbh & Co Kg Leistungshalbleitermodul
JP4588774B2 (ja) * 2008-03-28 2010-12-01 三菱電機株式会社 半導体装置用の外装樹脂ケース
JP5476600B2 (ja) * 2010-04-15 2014-04-23 三菱電機株式会社 半導体装置
JP5861711B2 (ja) * 2011-08-25 2016-02-16 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6176320B2 (ja) * 2013-04-25 2017-08-09 富士電機株式会社 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101675520A (zh) * 2007-05-18 2010-03-17 株式会社三社电机制作所 电力用半导体模块
CN102237326A (zh) * 2010-05-07 2011-11-09 三菱电机株式会社 半导体装置
CN103210489A (zh) * 2010-11-16 2013-07-17 富士电机株式会社 半导体装置
CN103430306A (zh) * 2011-03-16 2013-12-04 富士电机株式会社 半导体模块及其制造方法
CN102800637A (zh) * 2011-05-24 2012-11-28 赛米控电子股份有限公司 具有第一和第二子系统的连接设备的功率电子系统
CN104160504A (zh) * 2012-03-28 2014-11-19 富士电机株式会社 半导体装置和半导体装置的制造方法
CN103579142A (zh) * 2012-08-01 2014-02-12 英飞凌科技股份有限公司 半导体模块装置和用于生产及运行半导体模块装置的方法
CN103887273A (zh) * 2012-12-19 2014-06-25 富士电机株式会社 半导体模块

Also Published As

Publication number Publication date
JP2017034162A (ja) 2017-02-09
US20170042051A1 (en) 2017-02-09
JP6578795B2 (ja) 2019-09-25
CN106449531B (zh) 2021-01-01
US10070527B2 (en) 2018-09-04

Similar Documents

Publication Publication Date Title
CN103430306B (zh) 半导体模块及其制造方法
EP2410614B1 (en) Surface mount contact and connector using same
US7267556B2 (en) Electrical junction box
US11145995B2 (en) Electrical contact element and method of producing a hard-soldered, electrically conductive connection to a mating contact by means of a pressed-in soldering body made from hard solder
CN103732028A (zh) 供电模块
CN211605466U (zh) 插塞连接器
CN106449531A (zh) 半导体装置
US9485880B2 (en) Electric device for electric vehicle
CN108028520A (zh) 电路结构体及电连接箱
US10653020B2 (en) Electronic module and method for producing an electronic module
US10026684B2 (en) IC package
CN211605467U (zh) 插塞连接器
KR101238416B1 (ko) Ｌｅｄ모듈
CN110121922A (zh) 电路结构体以及电气接线箱
CN102255155A (zh) 具有导电柱的插座连接器组件
WO2019044454A1 (ja) 電子ユニット
WO2013080588A1 (ja) ダイオードの取付構造
JP5488449B2 (ja) ジャンパ線付プリント基板
CN102315543A (zh) 电连接器
CN100499293C (zh) 一种电连接器制造方法
CN201011678Y (zh) 电连接器
CN208706951U (zh) 头戴式耳机内部用连接线结构
JP5633725B2 (ja) 回路構成体及び電気接続箱
CN207691038U (zh) 抽吸部件、插拔连接件和电路板组件
CN201498838U (zh) 电连接器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant