JP5432083B2 - ボンドパッドを有する半導体装置およびそのための方法 - Google Patents

ボンドパッドを有する半導体装置およびそのための方法 Download PDF

Info

Publication number
JP5432083B2
JP5432083B2 JP2010181954A JP2010181954A JP5432083B2 JP 5432083 B2 JP5432083 B2 JP 5432083B2 JP 2010181954 A JP2010181954 A JP 2010181954A JP 2010181954 A JP2010181954 A JP 2010181954A JP 5432083 B2 JP5432083 B2 JP 5432083B2
Authority
JP
Japan
Prior art keywords
bond
pad
region
probe
pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010181954A
Other languages
English (en)
Other versions
JP2011040759A (ja
Inventor
イー． ヨン、ロイス
アール． ハーパー、ピーター
アン トラン、チュ
ダブリュ． メッツ、ジェフリー
アール． リール、ジョージ
バン ディン、デュウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2011040759A publication Critical patent/JP2011040759A/ja
Application granted granted Critical
Publication of JP5432083B2 publication Critical patent/JP5432083B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0392—Methods of manufacturing bonding areas involving a specific sequence of method steps specifically adapted to include a probing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05187—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は半導体装置に関するものであり、詳細にはプローブ用ボンドパッドおよびワイヤボンドアイソレーションを有する半導体装置およびその方法に関するものである。
集積回路の製造において、ワイヤボンディングは電気回路機構を有する半導体ダイを部品パッケージ上のピンに接続するのに用いられる実証された方法である。集積回路製造において、部品組立を完了する前に半導体ダイの機能性を調べることも一般的に行われている。「プローブ試験」は、半導体を検査するのに用いられるそのような方法の一つであり、ダイ上のボンドパッドに対する機械的および電気的インターフェースとしてプローブコンタクトが一般的に用いられる。
機械的インターフェース、例えばプローブ針を用いた場合の一つの問題は、ボンドパッドが損傷したり汚れることで、ダイがワイヤ連結された時にボンドパッドとパッケージピンとの間に信頼できる電気的接続ができないというものである。この問題は、最近のディープ・サブミクロン半導体技術の特徴であるボンドパッドの小型化によってさらに悪化している。ボンドパッドの小型化には、より小さいワイヤボンドが形成されたより小さいボンドパッドなどがある。それによって、プローブコンタクトによって損傷を受けたボンドパッドについての品質および信頼性に関する懸念が高くなる。ボンドパッドが小さくなるに連れて、プローブコンタクトによって生じる損傷のボンドパッド面積に対する比率が高くなる。ボンドパッドの形状が小さくなることで生じる別の問題は、カンチレバープローブ針などの従来の方法を用いる確実なプローブ試験には、ボンドパッド間の間隔が小さくなり過ぎる場合があるというものである。
そこで、ワイヤボンド接続の信頼性を低下させることなくダイをプローブ検査でき、小さいボンドパッドおよびボンドパッド間の微細なピッチ間隔でダイについての確実なプローブ検査が行えるようにする必要がある。そして多くの場合、コストを低く維持するのにダイの大きさにあまり影響を与えることなく、前記の基準を満足することが必要である。
本発明は、複数のボンドパッドを有する集積回路を提供する。前記複数のボンドパッドはそれぞれ、実質的に重なりや接触がないプローブ領域およびワイヤボンド領域を有する。一実施形態において、ボンドパッドは前記集積回路の能動回路構成部および／または電気相互接続層の上に延在している。前記ボンドパッドの一部または全体が、相互接続層の上に延在しており、パッドの一部をパッシベーション層の上に形成し、最終金属層パッドに接続することができる。一実施形態では、前記ボンドパッドはアルミニウム製であり、前記最終金属層パッドは銅製である。
プローブ領域をワイヤボンド領域から分離し、能動回路構成部の上にボンドパッドを形成することには、いくつかの利点がある。ボンドパッド間で非常に微細なピッチを必要とする用途では、プローブ領域とワイヤボンド領域を互い違いにすることで、プローブ領域間の距離を効果的に大きくすることができる。プローブ領域をワイヤボンド領域から分離することで、ワイヤボンド領域はプローブ検査によって損傷を受けなくなり、より信頼性の高いワイヤボンドが可能となる。さらに、ボンドパッドを金属相互接続層を含む能動回路構成部の上に形成することで、集積回路を小型化することが可能である。
本発明によるワイヤボンドパッドの平面図。 本発明による図１のワイヤボンドパッドを有する半導体装置の断面図。 本発明の別の実施形態による半導体装置の断面図。 本発明の別の実施形態による半導体装置の断面図。 本発明による複数のワイヤボンドパッドを有する集積回路の別の実施形態の平面図。 本発明による複数のワイヤボンドパッドを有する集積回路の別の実施形態の平面図。 本発明による複数のワイヤボンドパッドを有する集積回路の別の実施形態の平面図。 本発明による複数のワイヤボンドパッドを有する集積回路の別の実施形態の平面図。 本発明による複数のワイヤボンドパッドを有する集積回路の別の実施形態の平面図。 本発明による複数のワイヤボンドパッドを有する集積回路の別の実施形態の平面図。 本発明による複数のワイヤボンドパッドを有する集積回路の別の実施形態の平面図。 本発明による複数のワイヤボンドパッドを有する集積回路の別の実施形態の平面図。 本発明による複数のワイヤボンドパッドを有する集積回路の別の実施形態の平面図。 本発明による複数のワイヤボンドパッドを有する集積回路の別の実施形態の平面図。
図１は、本発明によるボンドパッド１０の平面図である。ボンドパッド１０は、点線で示したようにワイヤボンド領域１２とプローブ領域１４に分かれている。ワイヤボンド領域１２およびプローブ領域１４については必要に応じて配置と大きさ設定を行って、ワイヤボンディングおよびプローブ検査手段の大きさおよび精度に対応できるようにする。例示の実施形態では、ワイヤボンド領域１２はプローブ領域１４より小さく示してある。他の実施形態では、これら領域の大きさを異なるものとすることができる。
ボンドパッド１０は、図２、図３および図４に示した断面図を有する各種半導体装置で設計することができる。類似または同様の要素には図面を通じて同一の参照番号を付していることに留意されたい。さらに留意すべき点として、図面は実寸を反映して描かれていない。図２は、本発明による半導体装置２０の断面図である。半導体装置２０は、縁部または外周２５、パッシベーション層１８、ボンドパッド１０、相互接続領域２４および能動領域または基板２６を有する。ボンドパッド１０は、ワイヤボンド領域１２およびプローブ領域１４（図１参照）を有し、外周２５に対して位置決めされている。相互接続領域２４は、半導体装置２０の各種構成要素間で電力、接地、信号および他のラインをルーティングするための金属層２８，３０，３２を備える。図２に示したように、金属層２８（以下、最終金属層２８と称する）は、半導体装置２０の表面に近接して配置されており、また半導体装置２０の外部に配置された装置（図示せず）への接続を行うためにプローブおよびワイヤボンドが設けられているボンドパッド１０を備える。相互接続領域２４の金属層は、ビアを用いて互いに接続されていてもよい。相互接続金属層３２は、コンタクトで能動領域２６に電気的に接続されている。
半導体装置２０については従来の作製技術によって、能動領域２６または基板に電気回路が形成されている。電気回路は、例えば通信、輸送、一般的な計算または娯楽などでの各種集積回路用途用のものであることができる。図示の実施形態では、金属層２８，３０，３２は、アルミニウム、銅または金などの導電性材料で形成されている。他の実施形態では、金属層はこれより多かったり少なかったりすることができる。ボンドパッド１０は、最終金属層２８の一部として形成される。金属層２８を形成した後、パッシベーション層１８を半導体装置の表面上に成膜する。ボンドパッド１０の上に示したように、パッシベーション層１８に開口を設けて、半導体装置２０とパッケージ上のピンとの間などの電気的接触を可能にする。
ボンドパッド１０は、比較的厚い銅の層から形成する。一実施形態において銅は、厚さ０．３〜１．０ミクロンであることができる。試験の結果、ボンドパッド１０はワイヤボンディング手段の衝撃を耐えるだけの強度を有し、図２に示したような相互接続層２４および能動領域２６の下層の回路に損傷を与えることなく、相互接続層２４上に形成することが可能であることが明らかになった。
図３には、本発明による半導体装置３４の断面図を示してある。半導体装置３４は、縁部または外周２５、パッシベーション層１８、相互接続領域２４、能動領域２６およびボンドパッド３６を有する。ボンドパッド３６は、最終金属層パッド１６およびアルミニウムパッド層３５を備える。アルミニウムパッド層３５は、ワイヤボンド領域３８およびプローブ領域３７を備える。アルミニウムパッド層３５の厚さは、約０．５〜２．０ミクロンであることができる。ボンドパッド３６は半導体装置３４の外周２５に関して位置決めされ、障壁層２２によって最終金属層パッド１６から分離されている。ボンドパッド３６は、プローブ領域３７およびワイヤボンド領域３８を収容できるような配置および大きさにされている。
半導体装置３４の作製技術および材料は、図２の半導体装置２０について記載の通りである。さらに障壁層２２がパッシベーション層１８上に形成されて、最終金属層パッド１６とボンドパッド３６の間、ならびにボンドパッド３６とパッシベーション層１８との間に拡散障壁層および接着層が提供される。障壁層２２を成膜した後、アルミニウムパッド層３５を障壁層２２上に成膜する。次に、障壁層２２およびアルミニウムパッド層３５をパターニングして、プローブおよびワイヤボンド領域に必要な最終的な形状および大きさに形成する。例示の実施形態では、アルミニウムパッド層３５はアルミニウム製であるが、他の実施形態ではアルミニウムパッド層３５は他の導電性材料から形成することができる。さらに、相互接続領域２４の金属層２８，３０，３２ならびに最終金属層パッド１６は銅製である。他の実施形態では、他の導電性材料をボンドパッド３６、最終金属層パッド１６ならびに金属層２８，３０，３２に用いることができる。例えば金属層２８，３０，３２ならびに最終金属層パッド１６は、アルミニウムまたは金製であることができ、最終金属層パッド１６は金を含むことができる。さらに障壁層２２は、図示の実施形態ではタンタル製である。しかし他の実施形態では障壁層２２は、異質材料間および隣接材料間に拡散障壁層および接着層を形成するいかなる材料であってもよい。拡散および障壁材料の例には、窒化タンタル、チタン、窒化チタン、ニッケル、タングステン、チタン−タングステン合金およびタンタル・窒化ケイ素がある。
ボンドパッド３６のアルミニウム層パッド３５および最終金属パッド１６は、それぞれ比較的厚いアルミニウムおよび銅の層から形成される。従って、ボンドパッド３６はワイヤボンディング手段の衝撃に耐えるだけの強度を有しており、図３に示したような相互接続層２４および能動領域２６の下層の回路に対して損傷を起こすことなく相互接続層２４上に形成することができる。
図４には、本発明の別の実施形態による半導体装置４０の断面図を示してある。半導体装置４０は、縁部または外周２５、パッシベーション層１８、相互接続領域２４、能動領域２６およびボンドパッド４４を有する。ボンドパッド４４は、アルミニウムパッド４５および最終金属パッド４２を含む。最終金属パッド４２は最終金属層２８の一部として形成されている。ボンドパッド４４は、半導体装置４０の外周２５に関して位置決めされており、縦方向の点線によって図４で示したようにプローブ領域とワイヤボンド領域に分離されている。アルミニウムパッド４５は、障壁層４３によって最終金属層パッド４２から分離されている。
半導体装置４０の作製技術および材料は図２および図３について説明した通りである。しかしながら図４の装置では、ボンドパッド４４の一部がパッシベーション層１８および下層の能動回路構成部２６および／または相互接続領域２４上に延在しており、残りの部分がパッシベーション層１８にある開口部で最終金属層パッド４２に接続されている。前述のように、ボンドパッド４４はワイヤボンド領域とプローブ領域とに分離されている。プローブ領域は、パッシベーション層１８の上ならびに相互接続領域２４の電気相互接続層２８，３０，３２の上方に延在しているボンドパッド１０の一部の上にある。ワイヤボンド領域は、最終金属層パッド４２に接続しているボンドパッド４４の部分上に形成されている。ワイヤボンド領域は、下層の回路の損傷や変形を起こすことなくワイヤボンディング手段の衝撃に耐えるだけの強度を有し、相互接続領域２４の金属層の上方に形成されていてもよい。
プローブ領域をパッシベーション層１８上に延在させることで、最終金属層パッド４２の大きさには影響はなく、半導体装置の全体のサイズを大きくすることなくボンドパッド４４のサイズを大きくすることができる。さらに、最終金属層パッド４２はプローブ検査やワイヤボンディングには使用されないことから、最終金属層パッド４２の大きさおよび形状、ならびにパッシベーション層１８における開口の大きさおよび形状は、ボンドパッド４４に電気的接続を提供するのに必要な面積によってのみ制限される。他の実施形態では、複数の相対的に小さい最終金属層パッドおよび対応するパッシベーション開口があってもよく、それらが一体となってボンドパッド４４に十分な電気的接続を提供する。ボンドパッド４４がパッシベーション層１８上に延在し、最終金属層パッド４２の大きさに影響がないことから、プローブおよびワイヤボンド領域の配置においては自由度が高い。例えば、プローブ領域およびワイヤボンド領域は他の実施形態において、必ずしも接触しているとは限らない。
ボンドパッド４４はアルミニウム製であることができ、最終金属層パッド４２は銅で形成されていてもよい。より信頼性の高いワイヤボンドのためにワイヤボンド領域からプローブ領域を分離することに加えて、パッシベーション層１８上でプローブ検査を行うことで、最終金属層パッド４２の銅が偶発的に露出する危険性がなくなる。露出した銅は容易に酸化され、ワイヤボンディングには望ましくない表面を生じる。
図５には、本発明の一実施形態による半導体装置６０の平面図を示してある。集積回路６０は、図１に示したボンドパッドと同様の複数のボンドパッドを有し、図２または図３に示した実施形態によって構築することができる。集積回路６０には、集積回路６０の縁部６１に沿って形成された複数のボンドパッド６２〜６５がある。前記複数のボンドパッドのそれぞれにある点線は、パッシベーション層に形成された開口６６を示している。
各ボンドパッドは、図１で議論したようにプローブ領域とワイヤボンド領域とに分離されている。楕円を境界とする各ボンドパッド上の領域はプローブ検査用に指定された領域であり、円形を境界とする各ボンドパッド上の領域はワイヤボンディング用に指定された領域である。その複数のボンドパッドが外周６１に関して配置されている。ワイヤボンド領域の方が、各ボンドパッドのプローブ領域より外周６１に近い。隣接するボンドパッドのワイヤボンド領域同士は、縁部６１から等距離の線に維持されている。同様に、隣接するボンドパッドのプローブ領域同士は、縁部６１から等距離の線に維持されている。他の実施形態では、プローブ領域とワイヤボンド領域が交代していてもよい。
図６には、本発明の別の実施形態による半導体装置７０の平面図を示してある。集積回路７０は、図１に示したボンドパッドと同様の複数のボンドパッドを有し、図４に示した実施形態に従って構築することができる。集積回路７０は、集積回路７０の縁部７１に沿って形成された複数のボンドパッド７２〜７５を有する。前記複数のボンドパッドのそれぞれの上にある点線は、パッシベーション層に形成された開口部７６を示している。各ボンドパッドは、図１で議論したようにプローブ領域とワイヤボンド領域に分離されている。楕円形を境界とする各ボンドパッド上の領域はプローブ検査用に指定された領域であり、円形を境界とする各ボンドパッド上の領域はワイヤボンディング用に指定された領域である。前記複数のボンドパッドは、外周７１に関して配置されている。ワイヤボンド領域の方が、各ボンドパッドのプローブ領域より外周７１に近い。隣接するボンドパッドのワイヤボンド領域同士は、縁部７１から等距離の線に維持されている。同様に、隣接するボンドパッドのプローブ領域同士は、縁部７１から等距離の線に維持されている。他の実施形態では、プローブ領域およびワイヤボンド領域は交代していてもよい。
図４に示したように、ボンドパッド７２〜７５の一部はパッシベーション層上に形成されており、そのボンドパッドの一部は最終金属層パッド上に形成されている。
図７には、本発明の別の実施形態による半導体装置８０の平面図を示してある。集積回路８０は図１に示したボンドパッドと同様の複数のボンドパッドを備え、図２または図３に示した実施形態に従って構築することができる。集積回路８０は、集積回路８０の縁部８１に沿って形成された複数のボンドパッド８２〜８５を備える。前記複数のボンドパッドのそれぞれの上にある点線は、パッシベーション層に形成された開口部８６を示してい
る。各ボンドパッドは、図１で議論したようにプローブ領域およびワイヤボンド領域に分離されている。楕円形を境界とする各ボンドパッド上の領域はプローブ検査用に指定された領域であり、円形を境界とする各ボンドパッド上の領域はワイヤボンディング用に指定された領域である。前記複数のボンドパッドは同じ大きさであり、外周８１から等距離に配置されている。
プローブ領域（楕円形で示してある）は、ワイヤボンド領域（円形）の反対側に互い違いに交互に形成されているが、ワイヤボンド領域は集積回路８０の縁部８１から等距離の線に維持されている。さらに、各ボンドパッドの中心は縁部８１から等距離の線に維持されている。実質的に全てのボンドパッド８２〜８５が、図３に示したように最終金属層パッド上に形成されている。
プローブ領域の互い違い配置または交互配置によって、プローブ領域間の距離が大きくなり、ピッチが非常に微細な装置のより確実なプローブ検査が可能となり、例えばカンチレバーおよび垂直プローブ法などの各種プローブ技術を用いる上で自由度が高くなる。現在のプローブ技術は、指定の最小ピッチ以下のパッドピッチ（ピッチとは、パッド間の距離を指す）を保証することができない。ボンドパッドを長くし、プローブ領域を互い違いに配置することで、現在のプローブ技術の利用範囲を比較的小さいピッチを有するパッドに広げることができる。ワイヤボンド領域を線上に維持することで、ワイヤボンディング装置のプログラミングをより簡単なものとすることができる。他の実施形態では、プローブ領域およびワイヤボンド領域を交代させることができることに留意されたい。
図８には、本発明の別の実施形態による半導体装置９０の平面図を示してある。集積回路９０は図１に示したボンドパッドと同様の複数のボンドパッドを備え、図４に示した実施形態に従って構築することができる。集積回路９０は、集積回路９０の縁部９１に沿って形成された複数のボンドパッド９２〜９５を備える。前記複数のボンドパッドのそれぞれの上にある点線は、パッシベーション層に形成された開口部９６を示している。
図８のボンドパッド配置は、パッシベーション層における開口部９６が相対的に小さく、円形で示された各ワイヤボンド領域のみを取り囲むものである以外、図７のボンドパッド配置と同じである。プローブ領域は楕円形で示してあり、図７について前述したように互い違い配置になっている。さらにプローブ領域は、半導体装置９０のパッシベーション層上に延在している。
図９には、本発明の別の実施形態による半導体装置１００の平面図を示してある。集積回路１００は、図１に示したボンドパッドと同様の複数のボンドパッドを備え、図２または図３に示した実施形態に従って構築することができる。集積回路１００は、集積回路１００の縁部１０１に沿って形成された複数のボンドパッド１０２〜１０５を備える。前記複数のボンドパッドのそれぞれの上にある点線は、パッシベーション層に形成された開口部１０６を示している。
パッシベーション層における開口部１０６は、各ボンドパッド１０２〜１０５のワイヤボンド領域（円形）およびプローブ領域（楕円形）を囲んでいる。ボンドパッドは、互い違いに配置されており、ボンドパッド１０２，１０４の方が、ボンドパッド１０３，１０５と比較して外周１０１から遠い位置にある。さらに、各ボンドパッドのプローブ領域は、図７および図８で前述したように互い違い配置されている。さらに、各パッドのワイヤボンド領域は、外周１０１から等距離に配置されている。
プローブ検査またはワイヤボンディングに使用されない面積が除去されていることから、図９のボンドパッドの方が図８のボンドパッドより短い。ボンドパッドの除去部分によって提供された空間は、集積回路上のより多くの機能やボンドパッドを形成するためのより大きい表面積を半導体装置上に提供することができる。
図１０には、本発明の別の実施形態による半導体装置１１０の平面図を示してある。集積回路１１０は、図１に示したボンドパッドと同様の複数のボンドパッドを備え、図４に示した実施形態に従って構築することができる。集積回路１１０は、集積回路１１０の縁部１１１に沿って形成された複数のボンドパッド１１２〜１１５を有する。前記複数のボンドパッドのそれぞれの上の点線は、パッシベーション層に形成された開口部１１６を示している。
ボンドパッド１１２〜１１５は互い違いに配置されており、ボンドパッド１１２，１１４の方が、ボンドパッド１１３，１１５と比較して外周１１１から遠い位置にある。さらに、各ボンドパッドのプローブ領域は、図７、図８および図９で前述したように互い違い配置されている。さらに、各パッドのワイヤボンド領域は、外周１１１から等距離に配置されている。
パッシベーション層における開口部１１６は相対的に小さく、円形で示された各ワイヤボンド領域のみを囲んでいる。プローブ領域が半導体装置１１０のパッシベーション層上に延在している。
図１１には、本発明の別の実施形態による半導体装置１２０の平面図を示してある。集積回路１２０は、図１に示したボンドパッドと同様の複数のボンドパッドを備え、図２または図３に示した実施形態に従って構築することができる。集積回路１２０は、集積回路１２０の縁部１２１に沿って形成された複数のボンドパッド１２２〜１２５を備える。前記複数のボンドパッドのそれぞれの上の点線は、パッシベーション層に形成された開口部１２６を示している。各ボンドパッドは、図１で議論したようにプローブ領域およびワイヤボンド領域に分離されている。楕円形を境界とする各ボンドパッド上の領域はプローブ検査用に指定された領域であり、円形を境界とする各ボンドパッド上の領域はワイヤボンディング用に指定された領域である。前記複数のボンドパッドは外周１２１に関して配置されている。図１１の実施形態では、プローブ領域およびワイヤボンド領域の両方が互い違いに配置されている。
図１２には、本発明の別の実施形態による半導体装置１３０の平面図を示してある。集積回路１３０は、図１に示したボンドパッドと同様の複数のボンドパッドを備え、図４に示した実施形態に従って構築することができる。集積回路１３０は、集積回路１３０の縁部１３１に沿って形成された複数のボンドパッド１３２〜１３５を備える。前記複数のボンドパッドのそれぞれの上の点線は、パッシベーション層に形成された開口部１３６を示している。各ボンドパッドは、図１で議論したようにプローブ領域およびワイヤボンド領域に分離されている。楕円形を境界とする各ボンドパッド上の領域はプローブ検査用に指定された領域であり、円形を境界とする各ボンドパッド上の領域はワイヤボンディング用に指定された領域である。前記複数のボンドパッドは外周１３１に関して配置されている。図１２の実施形態では、プローブ領域およびワイヤボンド領域の両方が互い違いに配置されている。さらに、プローブ領域はパッシベーション層上に形成されている。
図１３には、本発明の別の実施形態による半導体装置１４０の平面図を示してある。集積回路１４０は、図１に示したボンドパッドと同様の複数のボンドパッドを備え、図２および図３に示した実施形態に従って構築することができる。集積回路１４０は、集積回路１４０の縁部１４１に沿って形成された複数のボンドパッド１４２〜１４５を備える。前記複数のボンドパッドのそれぞれの上の点線は、パッシベーション層に形成された開口部１４６を示している。楕円形を境界とする各ボンドパッド上の領域はプローブ検査用に指定された領域であり、円形を境界とする各ボンドパッド上の領域はワイヤボンディング用に指定された領域である。ボンドパッドの長軸は、縁部１４１と平行になるように方向付けられている。隣接するボンドパッドのワイヤボンド領域およびプローブ領域は、縁部１４１から等距離の線上に維持されている。ボンドパッドの長軸が縁部１４１と平行に方向付けられていることから、パッドに限定されない集積回路用の分離したワイヤボンド領域およびプローブ領域を維持しながら、ボンドパッドの全体高さが低減される。
図１４には、本発明の別の実施形態による半導体装置１５０の平面図を示してある。集積回路１５０は、図１に示したボンドパッドと同様の複数のボンドパッドを備え、図４に示した実施形態に従って構築することができる。集積回路１５０は、集積回路１５０の縁部１５１に沿って形成された複数のボンドパッド１５２〜１５５を備える。前記複数のボンドパッドのそれぞれの上の点線は、パッシベーション層に形成された開口部１５６を示している。楕円形を境界とする各ボンドパッド上の領域はプローブ検査用に指定された領域であり、円形を境界とする各ボンドパッド上の領域はワイヤボンディング用に指定された領域である。ボンドパッドの長軸は、縁部１５１と平行に方向付けられている。隣接するボンドパッドのワイヤボンド領域およびプローブ領域は、縁部１５１から等距離の線上に維持されている。ボンドパッドの長軸が縁部１５１と平行に方向付けられていることから、パッドに限定されない集積回路用の分離したワイヤボンド領域およびプローブ領域を維持しながら、ボンドパッドの全体高さが低減される。図１４では、プローブ領域はパッシベーション層上に形成されている。
上記の明細書では、具体的な実施形態を参照しながら本発明を説明した。しかしながら当業者には、添付の特許請求の範囲に記載された本発明の範囲から逸脱しない限りにおいて、各種の修正および変更を行うことが可能であることは明らかであろう。従って、明細書および図面は限定的な意味ではなく例示的な意味のものであると見なすべきであり、そのような修正はいずれも本発明の範囲に含まれるものである。
以上、具体的な実施形態に関して、他の利点および問題解決の説明を行った。しかしながら、効果、利点、問題解決ならびに効果、利点もしくは解決を生じさせたりより顕著なものとし得る要素は、いずれかまたは全ての特許請求の範囲の重要、必要もしくは必須の特徴または要素であると解釈すべきではない。本明細書で使用される場合、「含む」、「包含する」またはそれらの他の派生表現は、包括的に包含することを含むものであることから、列記された要素を含む工程、方法、物品または装置は、それらの要素を含むだけでなく、明瞭に列記されていないか、そのような工程、方法、物品または装置に特有のものである他の要素をも包含することができる。
１０ ボンドパッド
１２ ワイヤボンド
１４ プローブ
１８ パッシベーション層
２０ 半導体集積回路
２５ 外周
２４ 相互接続領域
２６ 基板
２８ 最終金属層
３６ ボンドパッド
３８ ワイヤボンド
３７ プローブ
３４ 半導体集積回路
４４ ボンドパッド
４８ ワイヤボンド
４７ プローブ
４０ 半導体集積回路
４２ 最終金属パッド
６６ 開口
７６ 開口

Claims (2)

  1. 能動回路構成部を有する基板；
    前記基板上の複数の相互接続層；
    前記複数の相互接続層上に位置する相互接続最終層であって、前記基板の外周の周りに位置する複数の最終層パッドと複数の相互接続ラインとを有する相互接続最終層；
    前記相互接続最終層上に位置し、複数の開口部を有するパッシベーション層であって、該複数の開口部の各々は前記複数の最終層パッドのうちの一つの最終層パッドに対応し、かつ、前記複数の開口部の各々はそれが対応する最終層パッド上に位置する、パッシベーション層；および
    複数のボンドパッドであって、該複数のボンドパッドの各ボンドパッドは前記複数の開口部のうちの一つの開口部に対応し、各ボンドパッドはそれが対応する開口部の上に位置するとともに、各ボンドパッドは、第１領域および第２領域を有し、各ボンドパッドの前記第1領域は各ボンドパッドの前記第２領域よりも前記基板の外周に近接しており、隣接するボンドパッドの各第１領域はプローブ領域とワイヤボンド領域とを交互になしており、隣接するボンドパッドのワイヤボンド領域は互いに整列しており、プローブ領域として機能するボンドパッド部分は前記パッシベーション層の上面上に延びている、複数のボンドパッド；
    を備える集積回路。
  2. 能動回路構成部を有する基板を提供する工程；
    前記基板上に複数の相互接続層を形成する工程；
    前記複数の相互接続層上に、前記基板の外周の周囲に複数の最終層パッドを有し、かつ、複数の相互接続ラインを有する相互接続最終層を形成する工程；
    前記相互接続最終層上に、複数の開口部を有するパッシベーション層を形成する工程であって、前記複数の開口部の各々が前記複数の最終層パッドのうちの一つの最終層パッドに対応し、かつ、前記複数の開口部の各々がそれが対応する最終層パッド上にある工程；および
    前記パッシベーション層の形成後に、前記開口部を通って前記最終層パッドに結合する複数のボンドパッドを形成する工程；
    を備え、
    前記複数のボンドパッドの各ボンドパッドが、
    前記複数の開口部のうちの一つの開口部に対応し、
    実質的に重なり合わない第１領域および第２領域を有し、各ボンドパッドの前記第1領域は各ボンドパッドの前記第２領域よりも前記基板の外周に近接しており、隣接するボンドパッドの各第１領域はプローブ領域とワイヤボンド領域とを交互になしており、隣接するボンドパッドのワイヤボンド領域は互いに整列しており、プローブ領域として機能するボンドパッド部分は前記パッシベーション層の上面上に延びている；
    集積回路の形成方法。
JP2010181954A 2002-03-13 2010-08-16 ボンドパッドを有する半導体装置およびそのための方法 Expired - Fee Related JP5432083B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/097,036 US6844631B2 (en) 2002-03-13 2002-03-13 Semiconductor device having a bond pad and method therefor
US10/097,036 2002-03-13

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2003577333A Division JP5283300B2 (ja) 2002-03-13 2003-03-12 ボンドパッドを有する半導体装置およびそのための方法

Publications (2)

Publication Number Publication Date
JP2011040759A JP2011040759A (ja) 2011-02-24
JP5432083B2 true JP5432083B2 (ja) 2014-03-05

Family

ID=28039099

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2003577333A Expired - Fee Related JP5283300B2 (ja) 2002-03-13 2003-03-12 ボンドパッドを有する半導体装置およびそのための方法
JP2010181954A Expired - Fee Related JP5432083B2 (ja) 2002-03-13 2010-08-16 ボンドパッドを有する半導体装置およびそのための方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2003577333A Expired - Fee Related JP5283300B2 (ja) 2002-03-13 2003-03-12 ボンドパッドを有する半導体装置およびそのための方法

Country Status (8)

Country Link
US (2) US6844631B2 (ja)
EP (1) EP1483787A2 (ja)
JP (2) JP5283300B2 (ja)
KR (1) KR100979081B1 (ja)
CN (1) CN100435327C (ja)
AU (1) AU2003218145A1 (ja)
TW (1) TWI266402B (ja)
WO (1) WO2003079437A2 (ja)

Families Citing this family (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US7381642B2 (en) * 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US7405149B1 (en) 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US7932603B2 (en) * 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
US6921979B2 (en) * 2002-03-13 2005-07-26 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
US6844631B2 (en) * 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
JP2003338519A (ja) * 2002-05-21 2003-11-28 Renesas Technology Corp 半導体装置及びその製造方法
US6777318B2 (en) * 2002-08-16 2004-08-17 Taiwan Semiconductor Manufacturing Company Aluminum/copper clad interconnect layer for VLSI applications
JP3724464B2 (ja) * 2002-08-19 2005-12-07 株式会社デンソー 半導体圧力センサ
US6781150B2 (en) * 2002-08-28 2004-08-24 Lsi Logic Corporation Test structure for detecting bonding-induced cracks
US6765228B2 (en) * 2002-10-11 2004-07-20 Taiwan Semiconductor Maunfacturing Co., Ltd. Bonding pad with separate bonding and probing areas
JP4426166B2 (ja) * 2002-11-01 2010-03-03 ユー・エム・シー・ジャパン株式会社 半導体装置の設計方法、半導体装置設計用プログラム、及び半導体装置
JPWO2004093191A1 (ja) * 2003-04-11 2006-07-06 富士通株式会社 半導体装置
CN100426481C (zh) * 2003-04-15 2008-10-15 富士通株式会社 半导体装置及其制造方法
DE10328007A1 (de) * 2003-06-21 2005-01-13 Infineon Technologies Ag Strukturiertes Halbleiterelement zur Reduzierung von Chargingeffekten
US6937047B2 (en) 2003-08-05 2005-08-30 Freescale Semiconductor, Inc. Integrated circuit with test pad structure and method of testing
US6967111B1 (en) * 2003-08-28 2005-11-22 Altera Corporation Techniques for reticle layout to modify wafer test structure area
US6960803B2 (en) * 2003-10-23 2005-11-01 Silicon Storage Technology, Inc. Landing pad for use as a contact to a conductive spacer
US7091613B1 (en) * 2003-10-31 2006-08-15 Altera Corporation Elongated bonding pad for wire bonding and sort probing
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
JP4938983B2 (ja) * 2004-01-22 2012-05-23 川崎マイクロエレクトロニクス株式会社 半導体集積回路
JP4242336B2 (ja) * 2004-02-05 2009-03-25 パナソニック株式会社 半導体装置
US20050194683A1 (en) * 2004-03-08 2005-09-08 Chen-Hua Yu Bonding structure and fabrication thereof
JP4803966B2 (ja) * 2004-03-31 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
JP4780926B2 (ja) * 2004-04-27 2011-09-28 京セラ株式会社 半導体素子及びその特性検査方法
EP1754256B1 (en) * 2004-05-28 2012-01-11 Nxp B.V. Chip having two groups of chip contacts
TWI283443B (en) 2004-07-16 2007-07-01 Megica Corp Post-passivation process and process of forming a polymer layer on the chip
WO2006011292A1 (ja) * 2004-07-28 2006-02-02 Matsushita Electric Industrial Co., Ltd. 半導体装置
DE102004041961B3 (de) * 2004-08-31 2006-03-30 Infineon Technologies Ag Integrierte Halbleiterschaltung mit integrierter Kapazität zwischen Kontaktanscluss und Substrat und Verfahren zu ihrer Herstellung
US7833896B2 (en) * 2004-09-23 2010-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum cap for reducing scratch and wire-bond bridging of bond pads
US7115985B2 (en) * 2004-09-30 2006-10-03 Agere Systems, Inc. Reinforced bond pad for a semiconductor device
US7411135B2 (en) * 2004-10-12 2008-08-12 International Business Machines Corporation Contour structures to highlight inspection regions
JP4585327B2 (ja) * 2005-02-08 2010-11-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102006008454B4 (de) * 2005-02-21 2011-12-22 Samsung Electronics Co., Ltd. Kontaktstellenstruktur, Kontaktstellen-Layoutstruktur, Halbleiterbauelement und Kontaktstellen-Layoutverfahren
TWI269420B (en) 2005-05-03 2006-12-21 Megica Corp Stacked chip package and process thereof
US7157734B2 (en) * 2005-05-27 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bond pad structures and methods of manufacturing thereof
JP4761880B2 (ja) * 2005-08-09 2011-08-31 パナソニック株式会社 半導体装置
US8319343B2 (en) * 2005-09-21 2012-11-27 Agere Systems Llc Routing under bond pad for the replacement of an interconnect layer
JP2007103792A (ja) * 2005-10-06 2007-04-19 Kawasaki Microelectronics Kk 半導体装置
JP5148825B2 (ja) * 2005-10-14 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
TWI339419B (en) * 2005-12-05 2011-03-21 Megica Corp Semiconductor chip
US7504728B2 (en) * 2005-12-09 2009-03-17 Agere Systems Inc. Integrated circuit having bond pad with improved thermal and mechanical properties
US7402442B2 (en) * 2005-12-21 2008-07-22 International Business Machines Corporation Physically highly secure multi-chip assembly
CN100348377C (zh) * 2006-01-18 2007-11-14 河北工业大学 二自由度解耦球面并联机构
US8344524B2 (en) * 2006-03-07 2013-01-01 Megica Corporation Wire bonding method for preventing polymer cracking
KR100834828B1 (ko) * 2006-03-17 2008-06-04 삼성전자주식회사 정전방전 특성을 강화한 반도체 장치
JP5050384B2 (ja) * 2006-03-31 2012-10-17 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7808117B2 (en) * 2006-05-16 2010-10-05 Freescale Semiconductor, Inc. Integrated circuit having pads and input/output (I/O) cells
US8420520B2 (en) * 2006-05-18 2013-04-16 Megica Corporation Non-cyanide gold electroplating for fine-line gold traces and gold pads
US7741195B2 (en) 2006-05-26 2010-06-22 Freescale Semiconductor, Inc. Method of stimulating die circuitry and structure therefor
US7679195B2 (en) * 2006-06-20 2010-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. PAD structure and method of testing
US8421227B2 (en) * 2006-06-28 2013-04-16 Megica Corporation Semiconductor chip structure
US7960825B2 (en) * 2006-09-06 2011-06-14 Megica Corporation Chip package and method for fabricating the same
US7397127B2 (en) * 2006-10-06 2008-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding and probing pad structures
US8072076B2 (en) * 2006-10-11 2011-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structures and integrated circuit chip having the same
KR100772903B1 (ko) * 2006-10-23 2007-11-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5111878B2 (ja) * 2007-01-31 2013-01-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8193636B2 (en) * 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
JP4774071B2 (ja) * 2007-04-05 2011-09-14 ルネサスエレクトロニクス株式会社 プローブ抵抗値測定方法、プローブ抵抗値測定用パッドを有する半導体装置
US7964934B1 (en) 2007-05-22 2011-06-21 National Semiconductor Corporation Fuse target and method of forming the fuse target in a copper process flow
US8030733B1 (en) 2007-05-22 2011-10-04 National Semiconductor Corporation Copper-compatible fuse target
US20090014717A1 (en) * 2007-07-11 2009-01-15 United Microelectronics Corp. Test ic structure
US8030775B2 (en) 2007-08-27 2011-10-04 Megica Corporation Wirebond over post passivation thick metal
JP5027605B2 (ja) * 2007-09-25 2012-09-19 パナソニック株式会社 半導体装置
US7888257B2 (en) * 2007-10-10 2011-02-15 Agere Systems Inc. Integrated circuit package including wire bonds
KR101360815B1 (ko) * 2007-10-31 2014-02-11 에이저 시스템즈 엘엘시 반도체 디바이스를 위한 본드 패드 지지 구조체
JP2009239259A (ja) * 2008-03-04 2009-10-15 Elpida Memory Inc 半導体装置
JP2009246218A (ja) 2008-03-31 2009-10-22 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US20100013109A1 (en) * 2008-07-21 2010-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fine pitch bond pad structure
EP2324499B1 (en) * 2008-08-07 2012-01-18 STMicroelectronics Srl Circuit for the parallel supplying of power during testing of a plurality of electronic devices integrated on a semiconductor wafer
FR2935195B1 (fr) * 2008-08-22 2011-04-29 St Microelectronics Sa Dispositif semi-conducteur a paires de plots
US7709956B2 (en) * 2008-09-15 2010-05-04 National Semiconductor Corporation Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure
JP5820437B2 (ja) * 2008-12-03 2015-11-24 ルネサスエレクトロニクス株式会社 半導体装置
JP5331610B2 (ja) 2008-12-03 2013-10-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR101576955B1 (ko) * 2009-01-20 2015-12-11 삼성전자주식회사 본딩 패드를 구비한 반도체 장치 및 이를 포함하는 반도체 패키지
JP5249080B2 (ja) * 2009-02-19 2013-07-31 セイコーインスツル株式会社 半導体装置
KR20100110613A (ko) * 2009-04-03 2010-10-13 삼성전자주식회사 반도체 장치 및 그 제조방법
US8115321B2 (en) * 2009-04-30 2012-02-14 Lsi Corporation Separate probe and bond regions of an integrated circuit
EP2290686A3 (en) 2009-08-28 2011-04-20 STMicroelectronics S.r.l. Method to perform electrical testing and assembly of electronic devices
JP5313854B2 (ja) * 2009-12-18 2013-10-09 新光電気工業株式会社 配線基板及び半導体装置
JP5557100B2 (ja) 2010-07-23 2014-07-23 株式会社ジェイテクト 電動モータ駆動用の半導体素子
DE102011004106A1 (de) * 2010-12-28 2012-06-28 Robert Bosch Gmbh Leiterplatte, Verfahren zum Herstellen einer Leiterplatte und Prüfvorrichtung zum Prüfen einer Leiterplatte
CN102760726B (zh) * 2011-04-27 2015-04-01 中芯国际集成电路制造(上海)有限公司 半导体检测结构及其形成方法、检测方法
US9129973B2 (en) * 2011-12-07 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit probing structures and methods for probing the same
US8685761B2 (en) * 2012-02-02 2014-04-01 Harris Corporation Method for making a redistributed electronic device using a transferrable redistribution layer
ITTO20120374A1 (it) 2012-04-27 2013-10-28 St Microelectronics Srl Struttura a semiconduttore con regioni conduttive a bassa temperatura di fusione e metodo per riparare una struttura a semiconduttore
US9646899B2 (en) * 2012-09-13 2017-05-09 Micron Technology, Inc. Interconnect assemblies with probed bond pads
JP5772926B2 (ja) 2013-01-07 2015-09-02 株式会社デンソー 半導体装置
US9536833B2 (en) 2013-02-01 2017-01-03 Mediatek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
US9455226B2 (en) 2013-02-01 2016-09-27 Mediatek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
JP6149503B2 (ja) * 2013-05-17 2017-06-21 住友電気工業株式会社 半導体装置
US9780051B2 (en) 2013-12-18 2017-10-03 Nxp Usa, Inc. Methods for forming semiconductor devices with stepped bond pads
US9508618B2 (en) * 2014-04-11 2016-11-29 Globalfoundries Inc. Staggered electrical frame structures for frame area reduction
CN105084298B (zh) * 2014-05-07 2019-01-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
JP6348009B2 (ja) * 2014-07-15 2018-06-27 ラピスセミコンダクタ株式会社 半導体装置
JP6012688B2 (ja) * 2014-10-24 2016-10-25 ルネサスエレクトロニクス株式会社 半導体装置
KR20160056379A (ko) * 2014-11-10 2016-05-20 삼성전자주식회사 트리플 패드 구조를 이용하는 칩 및 그것의 패키징 방법
EP3131118B1 (en) * 2015-08-12 2019-04-17 MediaTek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
JP6767789B2 (ja) * 2016-06-29 2020-10-14 ローム株式会社 半導体装置
US10262926B2 (en) 2016-10-05 2019-04-16 Nexperia B.V. Reversible semiconductor die
JP2019169639A (ja) * 2018-03-23 2019-10-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN108565223A (zh) * 2018-05-17 2018-09-21 上海华虹宏力半导体制造有限公司 芯片的电路管脚结构及测试方法
WO2020098623A1 (en) * 2018-11-12 2020-05-22 Changxin Memory Technologies, Inc. Semiconductor device, pad structure and fabrication method thereof
WO2022018961A1 (ja) * 2020-07-20 2022-01-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法
KR20220026435A (ko) 2020-08-25 2022-03-04 삼성전자주식회사 반도체 패키지
KR20220030640A (ko) 2020-09-03 2022-03-11 삼성전자주식회사 반도체 패키지
TWI737498B (zh) * 2020-09-21 2021-08-21 丁肇誠 具有能態層的半導體測試晶片，及具有能態層之半導體測試晶片的製作方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4475191A (en) * 1982-12-10 1984-10-02 At&T Bell Laboratories Distributed time division multiplexing bus
JPH06326109A (ja) * 1993-05-13 1994-11-25 Oki Electric Ind Co Ltd 半導体装置のパッド構造およびそれを用いた特性試験方法
US5554940A (en) * 1994-07-05 1996-09-10 Motorola, Inc. Bumped semiconductor device and method for probing the same
US5514892A (en) * 1994-09-30 1996-05-07 Motorola, Inc. Electrostatic discharge protection device
US5506499A (en) * 1995-06-05 1996-04-09 Neomagic Corp. Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad
JP2730529B2 (ja) * 1995-10-31 1998-03-25 日本電気株式会社 半導体装置およびその製造方法
JP3305211B2 (ja) * 1996-09-10 2002-07-22 松下電器産業株式会社 半導体装置及びその製造方法
US5783868A (en) * 1996-09-20 1998-07-21 Integrated Device Technology, Inc. Extended bond pads with a plurality of perforations
JP3351706B2 (ja) 1997-05-14 2002-12-03 株式会社東芝 半導体装置およびその製造方法
US6144100A (en) * 1997-06-05 2000-11-07 Texas Instruments Incorporated Integrated circuit with bonding layer over active circuitry
JP3022819B2 (ja) 1997-08-27 2000-03-21 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
KR100238593B1 (ko) * 1997-12-19 2000-01-15 윤종용 인쇄 품질 개선 방법
AU6131998A (en) 1998-01-14 1999-08-02 Int Labs, Inc. Method and apparatus for enabling the transmission of multiple wide bandwidth electrical signals
JPH11307601A (ja) * 1998-04-16 1999-11-05 Mitsubishi Electric Corp 半導体装置
JP2000012804A (ja) 1998-06-24 2000-01-14 Matsushita Electron Corp 半導体記憶装置
US6232662B1 (en) * 1998-07-14 2001-05-15 Texas Instruments Incorporated System and method for bonding over active integrated circuits
US6373143B1 (en) * 1998-09-24 2002-04-16 International Business Machines Corporation Integrated circuit having wirebond pads suitable for probing
JP3843624B2 (ja) * 1998-11-27 2006-11-08 松下電器産業株式会社 半導体集積回路装置及び半導体集積回路装置の組立方法
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
US6295323B1 (en) 1998-12-28 2001-09-25 Agere Systems Guardian Corp. Method and system of data transmission using differential and common mode data signaling
CN1179219C (zh) * 1999-06-17 2004-12-08 3M创新有限公司 带有含逆向反射薄片和与聚合物共价键合的染料的着色层的逆向反射制品
JP2001015516A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置及びその製造方法
US6451681B1 (en) * 1999-10-04 2002-09-17 Motorola, Inc. Method of forming copper interconnection utilizing aluminum capping film
US6303459B1 (en) * 1999-11-15 2001-10-16 Taiwan Semiconductor Manufacturing Company Integration process for Al pad
JP3531863B2 (ja) * 2000-01-13 2004-05-31 ユナイテッド マイクロエレクトロニクス コープ ウェーハ・レベルの集積回路の構造およびそれを製造するための方法
JP2001264391A (ja) * 2000-03-17 2001-09-26 Mitsubishi Materials Corp 電極端子及び該電極端子を有する回路素子
JP2001284394A (ja) * 2000-03-31 2001-10-12 Matsushita Electric Ind Co Ltd 半導体素子
US20020016070A1 (en) * 2000-04-05 2002-02-07 Gerald Friese Power pads for application of high current per bond pad in silicon technology
JP2001338955A (ja) * 2000-05-29 2001-12-07 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP4979154B2 (ja) * 2000-06-07 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2002016069A (ja) * 2000-06-29 2002-01-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6844631B2 (en) * 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor

Also Published As

Publication number Publication date
AU2003218145A1 (en) 2003-09-29
KR20040093738A (ko) 2004-11-08
US20030173667A1 (en) 2003-09-18
KR100979081B1 (ko) 2010-08-31
CN100435327C (zh) 2008-11-19
WO2003079437A3 (en) 2004-05-13
TWI266402B (en) 2006-11-11
US20050098903A1 (en) 2005-05-12
JP5283300B2 (ja) 2013-09-04
EP1483787A2 (en) 2004-12-08
US7271013B2 (en) 2007-09-18
CN1643684A (zh) 2005-07-20
JP2005527968A (ja) 2005-09-15
JP2011040759A (ja) 2011-02-24
US6844631B2 (en) 2005-01-18
TW200306659A (en) 2003-11-16
WO2003079437A2 (en) 2003-09-25

Similar Documents

Publication Publication Date Title
JP5432083B2 (ja) ボンドパッドを有する半導体装置およびそのための方法
US6921979B2 (en) Semiconductor device having a bond pad and method therefor
JP5160498B2 (ja) 半導体装置
US8072076B2 (en) Bond pad structures and integrated circuit chip having the same
JP4308671B2 (ja) ワイヤボンドパッドを有する半導体装置とその製作方法
US7446029B2 (en) Semiconductor element and manufacturing method thereof
JP2009246218A (ja) 半導体装置の製造方法および半導体装置
JP2006210438A (ja) 半導体装置およびその製造方法
JP3898350B2 (ja) 半導体装置
US7648902B2 (en) Manufacturing method of redistribution circuit structure
US20070212867A1 (en) Method and structure for improving bonding reliability in bond pads
JP2020155660A (ja) 半導体装置および半導体装置の検査方法
JP4446793B2 (ja) 半導体装置およびその製造方法
JP5732493B2 (ja) 半導体装置
JP2001118994A (ja) 半導体装置
TW502355B (en) Bonding pad structure to avoid probing damage
JP5331934B2 (ja) 半導体装置
JPH11345847A (ja) 半導体ウエハ及び半導体装置の製造方法
CN112185921A (zh) 具有混合引线键合焊盘的半导体芯片
JPH04122039A (ja) 多ピン半導体素子テスト用パッド

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120731

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120731

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20121017

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20121017

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20121024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130423

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130722

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130725

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130822

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130827

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131112

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131205

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5432083

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees