KR101576955B1 - 본딩 패드를 구비한 반도체 장치 및 이를 포함하는 반도체 패키지 - Google Patents

본딩 패드를 구비한 반도체 장치 및 이를 포함하는 반도체 패키지 Download PDF

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KR101576955B1
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Abstract

와이어 본딩이 예정되지 않은 본딩 패드에 와이어 본딩되는 것을 방지할 수 있는 반도체 장치를 개시한다. 본 발명의 반도체 장치는 와이어 본딩이 예정된 제1 본딩 패드 및 와이어 본딩이 예정되지 않은 제2 본딩 패드 및 상기 제1 본딩 패드를 노출시키는 제1 개구부 및 상기 제2 본딩 패드를 노출시키는 제2 개구부를 갖는 패시베이션층을 포함한다. 이때, 상기 제1 개구부의 단면의 크기는 본딩 와이어의 팁의 직경보다 크고, 상기 제2 개구부의 단면의 크기는 본딩 와이어의 팁의 직경보다 작다.
와이어 본딩, 본딩 패드, 개구부

Description

본딩 패드를 구비한 반도체 장치 및 이를 포함하는 반도체 패키지{Semiconductor device having bonding pad and semiconductor package having the same}
본 발명은 반도체 장치에 관한 것으로서 더욱 상세하게는 프로브 테스트 및 와이어 본딩 용 본딩 패드를 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 칩의 본딩 패드는 외부 전원의 입력 및 신호의 입출력을 위한 단자의 역할을 하며, 와이어 본딩에 의하여 패키지 기판에 연결될 수 있다. 한편, 반도체 칩의 제조가 완료된 후 패키지 조립 전에 본딩 패드의 일부가 탐침에 의하여 프로브되어 전기적 특성이 테스트된다.
본딩 패드 중에는 탐침에 의한 테스트만 이루어지고 와이어 본딩이 이루어지지 않는 것들이 있다. 와이어 본딩이 이루어지지 않는 본딩 패드들은 와이어 본딩이 이루어지는 본딩 패드들과 함께 본딩 패드 영역에 배치되어 있다.
전기적 특성의 체크를 위한 테스트만 이루어지고 와이어 본딩이 이루어지지 않는 본딩 패드에 오류에 의하여 와이어 본딩이 될 수 있다.
도 1a는 와이어 본딩이 제대로 이루어져 있는 본딩 패드들을 도시하고 있고, 도 1b는 와이어 본딩이 잘못 이루어져 있는 본딩 패드들을 도시하고 있다. 도 1a 및 도 1b에서 와이어 본딩이 예정된 본딩 패드를 1A로 표시하였고, 와이어 본딩이 예정되지 않은 본딩 패드를 1B로 표시하였다. 도 1a 및 도 1b에서 표시한 것은 본딩 패드들이다.
도 1a를 참조하면, 와이어 본딩이 이루어져야 할 본딩 패드(1A)에 모두 와이어 본딩되어 있고, 와이어 본딩이 이루어지지 않아야 할 본딩 패드(1B)에는 와이어 본딩이 되어 있지 않다. 반면, 도 1b를 참조하면, 와이어 본딩이 한칸씩 옆으로 밀려서 와이어 본딩이 이루어져야 할 본딩 패드(1A)의 일부는 와이어 본딩되어 되어 있지 않고, 와이어 본딩이 이루어지지 않아야 할 본딩 패드(1B)의 일부에는 와이어 본딩이 되어 있다.
와이어 본딩된 본딩 패드들의 저항을 측정하여 와이어 본딩의 결합이 잘 되었는지 여부를 확인할 수 있다. 그러나 와이어 본딩이 테스트만 되어야 할 본딩 패 드에 이루어진 경우에도 저항은 측정이 되므로 와이어 본딩의 위치가 잘못된 경우에는 이를 감지하기 어렵다.
본 발명의 목적은 와이어 본딩이 이루어지지 않아야 할 본딩 패드에 오류에 의하여 와이어 본딩이 이루어지는 것을 방지할 수 있는 본딩 패드를 구비한 반도체 장치 및 반도체 패키지를 제공하는 데 있다.
본 발명의 일 목적을 달성하기 위한 반도체 장치는 와이어 본딩이 예정된 제1 본딩 패드 및 와이어 본딩이 예정되지 않은 제2 본딩 패드 및 상기 제1 본딩 패드를 노출시키는 제1 개구부 및 상기 제2 본딩 패드를 노출시키는 제2 개구부를 갖는 패시베이션층을 포함한다. 이때, 상기 제1 개구부의 단면의 크기는 본딩 와이어의 팁의 직경보다 크고, 상기 제2 개구부의 단면의 크기는 본딩 와이어의 팁의 직경보다 작다.
상기 패시베이션층 위의 보호층을 더 포함하며, 상기 제1 개구부 및 상기 제2 개구부는 상기 보호층으로 신장되어 있다.
상기 제1 개구부 및 상기 제2 개구부에서의 상기 패시베이션층의 측벽과 상기 보호층의 측벽은 연결되어 있을 수 있다. 선택적으로, 상기 제1 개구부 및 상기 제2 개구부에서의 상기 패시베이션층의 상면의 일부가 노출될 수 있다.
상기 제2 개구부는 테스트 탐침에 의하여 프로브될 수 있는 크기를 갖는다.
상기 제1 본딩 패드 및 상기 제2 본딩 패드는 상기 반도체 장치의 가운데에 배열되어 있을 수 있다. 선택적으로, 상기 제1 본딩 패드 및 상기 제2 본딩 패드는 상기 반도체 장치의 에지에 배열되어 있을 수 있다.
본 발명의 다른 일 목적을 달성하기 위한 반도체 패키지는 반도체 기판 위의 와이어 본딩이 예정된 제1 본딩 패드 및 와이어 본딩이 예정되지 않은 제2 본딩 패드; 상기 제1 본딩 패드를 노출시키는 제1 개구부 및 상기 제2 본딩 패드를 노출시키는 제2 개구부를 갖는 패시베이션층 및 상기 패시베이션층 위의 보호층; 을 포함하되, 상기 제1 개구부의 직경은 본딩 와이어의 팁의 직경보다 크고 상기 제2 개구부의 직경은 본딩 와이어의 팁의 직경보다 작은 반도체 칩; 상기 반도체 칩이 실장되어 상기 반도체 칩의 상기 제1 본딩 패드가 와이어 본딩되어 있는 패키지 기판; 및 상기 패키지 기판 위에 실장된 상기 반도체 칩을 밀봉하는 밀봉수지; 를 포함한다.
상기 패키지 기판은 PCB 기판 또는 플렉서블 필름을 포함할 수 있다.
상기 패키지 기판은 외부와의 접속을 위한 외부 접속 단자를 더 포함할 수 있다.
와이어 본딩이 예정되지 않은 본딩 패드를 노출시키는 개구부를 본딩 와이어의 팁보다 작은 크기로 형성함으로써 오류에 의하여 와이어 본딩이 예정되지 않은 본딩 패드 위로 본딩 와이어의 팁이 놓여지더라도 본딩 와이어의 팁이 본딩 패드와 집적 접촉하지 않고 개구부의 위 또는 중간에 걸쳐지게 되어 와이어 본딩이 예정되지 않은 본딩 패드에 와이어 본딩되는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a, 도 2b, 도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 칩의 본딩 패드를 도시한 도면들이다. 도 2a는 와이어 본딩이 이루어지는 것이 예정된 본딩 패드의 상면도이고, 도 2b는 도 2a 의 본딩 패드를 I-I' 선을 따라 자른 단면도이다. 도 3a는 와이어 본딩이 이루어지지 않는 것이 예정된 본딩 패드의 상면도이고, 도 3b는 도 3a 의 본딩 패드를 I-I' 선을 따라 자른 단면도이다. 한편, 도 2b 및 도 3b에는 각각 도 2a 및 도 3a 의 본딩 패드 위로 놓여진 본딩 와이어를 도시하였다.
도 2a, 2b, 3a 및 3b를 참조하면, 반도체 기판(100) 위에 본딩 패드(102a, 102b)가 형성되어 있다. 반도체 기판(100) 내에는 다양한 반도체 소자들이 형성되어 있을 수 있다. 본딩 패드(102a, 102b)는 반도체 소자의 일부를 구성하는 금속층(미도시)과 전기적으로 연결되어 있을 수 있다. 본딩 패드(102a, 102b)는 알루미늄으로 형성될 수 있고, 다르게는 알루미늄 이외에 다른 도전성 물질로 형성되어 있을 수 있다. 본딩 패드(102a)는 단일층 또는 복합층으로 이루어져 있을 수도 있 다.
반도체 기판(100) 위에 본딩 패드(102a, 102b)를 노출시키는 개구부(110a, 110b)를 갖는 패시베이션층(104) 및 보호층(106)이 존재한다. 패시베이션층(104)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복합층으로 형성되어 있을 수 있다. 보호층(106)은 예를 들면, 감광성 폴리이미드(PSPI: Photosensitive Polyimide)로 형성될 수 있다. 보호층(106)은 반도체 칩에 가해지는 충격을 완화하고 스크래치와 같은 불량을 방지할 수 있다.
도 2a 내지 도 3b의 패시베이션층(104)의 측벽과 보호층(106)의 측벽은 같은 면 위에 존재한다. 즉, 개구부(110a, 110b) 측벽에 노출된 패시베이션층(104)과 보호층(106)의 계면은 단차 없이 이어져 있다. 한편, 개구부(110a, 110b) 측벽에서 두 층 사이에 단차는 없으나 패시베이션층(104)의 측벽의 기울기와 보호층(106)의 측벽의 기울기가 달라질 수 있다.
도 2a 및 도 2b에서 보이는 바와 같이 본딩 와이어의 팁(120)이 본딩 패드(102a) 위에 완전히 접촉하도록, 와이어 본딩이 이루어지도록 예정된 본딩 패드(102a)를 노출시키는 개구부(110a)는 본딩 와이어의 팁(120)의 직경보다 크게 형성되어 있다.
반면, 도 3a 및 도 3b에서 보이는 바와 같이 탐침에 의한 테스트만 이루어지고 와이어 본딩이 이루어지지 않도록 예정된 본딩 패드(102b)를 노출시키는 개구부(110b)는 테스트 탐침의 크기보다는 훨씬 크고 본딩 와이어의 팁(120)의 직경보다 작게 형성되어 있다.
테스트 탐침은 본딩 와이어의 팁보다 크기가 훨씬 작다. 도 2a, 2b, 3a 및 3b의 본딩 패드(102a, 102b)의 가운데 두개의 타원형 점(P)으로 표시한 것이 테스트 탐침이 접촉하는 부분이다. 개구부(110b) 위에 본딩 와이어의 팁이 잘못 놓여지더라도 개구부(110b)의 크기가 본딩 와이어의 팁의 크기보다 작으므로 본딩 와이어의 팁은 개구부(110b) 위 또는 중간에 걸쳐지기만 하고 본딩 패드(102b)와 접촉하지 못한다.
도3b에 도시된 바와 같이 보호층(106)이 경사지도록 패터닝이 된 경우에는 본딩 와이어의 팁이 개구부(110b)의 중간에 걸쳐져지고 본딩 패드(102b)와는 접촉되지 않는다. 보호층(106)이 수직으로 패터닝된 경우에는 본딩 와이어의 팁이 개구부(110b)의 상면에 걸쳐지게 된다.
위에서 살펴본 바와 같이 와이어 본딩이 예정된 본딩 패드를 노출시키는 패시베이션층 및 보호층의 개구부는 본딩 와이어의 팁의 크기보다 크게 형성하고, 와이어 본딩이 예정되지 않은 본딩 패드를 노출시키는 패시베이션층 및 보호층의 개구부는 본딩 와이어의 팁의 크기보다 작게 형성하였다. 그리하여 오류에 의하여 본딩 와이어의 팁이 와이어 본딩이 예정되지 않은 본딩 패드 위에 놓여지더라도 본딩 패드를 노출시키는 개구부의 크기가 본딩 와이어의 팁의 크기보다 작으므로 본딩 와이어의 팁이 개구부의 위 또는 중간에 놓여지게 되어 본딩 패드에 접촉하지 못하게 된다. 따라서 와이어 본딩이 예정되지 않은 본딩 패드에 와이어 본딩이 이루어지는 것을 방지할 수 있다.
도 4a, 도 4b, 도 5a 및 도 5b는 본 발명의 다른 일 실시예에 따른 반도체 칩의 본딩 패드를 도시한 도면들이다. 도 4a는 와이어 본딩이 이루어지는 것이 예정된 본딩 패드의 상면도이고, 도 4b는 도 4a 의 본딩 패드를 I-I' 선을 따라 자른 단면도이다. 도 5a는 와이어 본딩이 이루어지지 않는 것이 예정된 본딩 패드의 상면도이고, 도 5b는 도 5a 의 본딩 패드를 I-I' 선을 따라 자른 단면도이다. 한편, 도 4b 및 도 5b에는 각각 도 4a 및 도 5a 의 본딩 패드 위로 놓여진 본딩 와이어를 도시하였다.
도 4a, 4b, 5a 및 5b와 관련하여 설명하고 있는 실시예는 개구부의 측벽에서 보호층(206)과 패시베이션층(204) 사이에 단차가 존재하는 점에서 도 2a, 2b, 3a 및 3b와 관련하여 설명하고 있는 실시예와 다르다.
도 4a, 4b, 5a 및 5b를 참조하면, 반도체 기판(200) 위에 본딩 패드(202a, 202b)가 형성되어 있다. 반도체 기판(200) 내에는 다양한 반도체 소자들이 형성되어 있을 수 있다. 본딩 패드(202a, 202b)는 금속층(미도시)과 전기적으로 연결되어 있을 수 있다. 본딩 패드(202a, 202b)는 알루미늄으로 형성되어 있을 수 있고, 또한, 알루미늄 이외에 다른 도전성 물질로 형성되어 있을 수도 있다. 본딩 패드(202a)는 단일층 또는 복합층으로 형성되어 있을 수 있다.
반도체 기판(200) 위에 본딩 패드(202a, 202b)를 노출시키는 개구부(210a, 210b)를 갖는 패시베이션층(204) 및 보호층(206)이 형성되어 있다. 패시베이션층(204)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복합층으로 형성되어 있을 수 있다. 보호층(206)은 감광성 폴리이미드(PSPI: Photosensitive Polyimide)로 이루어져 있을 수 있다. 보호층(206)은 반도체 칩에 가해지는 충격을 완화하고 스크 래치와 같은 불량을 방지할 수 있다.
와이어 본딩이 이루어지도록 예정된 본딩 패드(202a)를 노출시키는 개구부(210a)는 본딩 와이어(220)의 팁(220a)이 본딩 패드(202a) 위에 충분히 접촉하도록 본딩 와이어(220)의 팁(220a)의 직경보다 크게 형성되어 있다.
반면, 탐침에 의한 테스트만 이루어지고 와이어 본딩이 이루어지지 않도록 예정된 본딩 패드(202b)를 노출시키는 개구부(210b)는 테스트 탐침의 크기보다는 훨씬 크고 본딩 와이어(220)의 팁(220a)의 직경보다 작게 형성되어 있다.
도 4b 및 도 5b에 보이는 바와 같이, 보호층(206)의 개구부(210a, 210b)가 패시베이션층(204)의 개구부(210a, 210b)보다 더 크게 형성되어 있어서, 개구부(210a, 210b)의 측벽에 노출된 보호층(206)과 패시베이션층(204) 사이에는 단차가 형성되어 있다. 즉, 보호층(206)의 개구부(210a, 210b)는 패시베이션층(204)의 상면의 일부를 노출시키고 있다.
개구부(210b) 위에 본딩 와이어의 팁이 잘못 놓여지더라도 개구부(210b)의 크기가 본딩 와이어의 팁의 크기보다 작으므로 본딩 와이어의 팁은 개구부(210b) 위 또는 중간에 걸쳐지기만 하고 본딩 패드(202b)와 접촉하지 못한다. 이때 본딩 와이어의 팁은 도 5b에 도시된 바와 같이 개구부(210b) 내의 패시베이션층(204)의 상면에 걸쳐지거나 또는 이와 다르게 보호층(206) 내의 개구부(210b) 중간에 걸쳐질 수 있다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 본딩 패드를 구비한 반도체 장치의 형성방법을 순서대로 설명하기 위한 공정 단면도들이다.
도 6a를 참조하면, 반도체 소자(미도시)가 형성되어 있는 반도체 기판(100) 위에 본딩 패드(102a, 102b)를 형성한다. 본딩 패드(102a)는 와이어 본딩이 이루어질 것이 예정된 본딩 패드이고, 본딩 패드(102b)는 와이어 본딩이 이루어지지 않을 것이 예정된 본딩 패드이다.
본딩 패드(102a, 102b)는 반도체 소자를 구성하고 있는 금속층(미도시)과 전기적으로 연결될 수 있다. 본딩 패드(102a, 102b)는 알루미늄으로 형성할 수 있다. 본딩 패드(102a, 102b)는 또한, 알루미늄 이외에 다른 도전성 물질로 형성할 수도 있다. 본딩 패드(102a, 102b)는 단일층 또는 복합층으로 형성할 수도 있다. 선택적으로 본딩 패드(102a, 102b) 아래에 확산 방지층을 형성할 수 있다.
도 6b를 참조하면, 본딩 패드(102a, 102b)가 형성되어 있는 반도체 기판(100) 위에 패시베이션층(104) 및 보호층(106)을 순차적으로 형성한다. 패시베이션층(104)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복합층으로 형성할 수 있다. 보호층(106)은 감광성 폴리이미드(PSPI: Photosensitive Polyimide)로 형성될 수 있다. 보호층(106)은 탄성을 가져서 반도체 칩에 가해지는 충격을 완화하고 스크래치와 같은 불량을 방지할 수 있다.
도 6c를 참조하면, 본딩 패드(102a, 102b)를 노출시키도록 보호층(106)과 패시베이션층(104)을 식각한다. 이때 보호층(106)과 패시베이션층(104) 위에 포토레지스트 패턴(미도시)을 형성하고 이 포토레지스트 패턴(미도시)을 식각 마스크로 삼고 보호층(106)과 패시베이션층(104)을 동시에 식각하여 본딩 패드(102a, 102b)를 노출시키는 개구부(110a, 110b)를 형성할 수 있다.
이때 와이어 본딩이 이루어지도록 예정된 본딩 패드(102a)를 노출시키는 개구부(110a)는 이후 공정에서 본딩 와이어의 팁(도 6d의 120a)이 본딩 패드(102a) 위에 충분히 접촉하도록 본딩 와이어의 팁의 직경보다 크게 형성한다.
반면, 탐침에 의한 테스트만 이루어지고 와이어 본딩이 이루어지지 않도록 예정된 본딩 패드(102b)를 노출시키는 개구부(110b)는 테스트 탐침의 크기보다는 훨씬 크고 본딩 와이어의 팁(도 6d의 120a)의 직경보다 작게 형성한다. 도 2a, 2b, 3a 및 3b의 본딩 패드(102a, 102b)의 가운데 두개의 타원형 점으로 표시한 것이 테스트 탐침이 접촉하는 부분이다. 테스트 탐침은 본딩 와이어의 팁보다 크기가 훨씬 작다.
도 6d는 본딩 와이어(120)가 본딩 패드(102a, 102b) 위에 놓여진 상태를 도시한 도면이다. 와이어 본딩이 예정된 본딩 패드(102a)를 노출시키는 개구부(110a)는 본딩 와이어의 팁(120) 보다 크게 형성되어 있으므로 본딩 와이어의 팁(120)이 본딩 패드(102a) 위에 접촉하고 있다.
그러나 와이어 본딩이 예정되지 않은 본딩 패드(102b)를 노출시키는 개구부(110b)는 본딩 와이어의 팁(120) 보다 작게 형성되어 있으므로 본딩 와이어의 팁(120)이 개구부(110b)의 중간에 걸쳐지고 본딩 패드(102b) 위에 접촉하지 못한다. 따라서 와이어 본딩이 예정되지 않은 본딩 패드(102b) 위에 와이어 본딩이 이루어지는 것을 방지할 수 있다.
도 7a 내지 도 7d는 본 발명의 다른 일 실시예에 따른 본딩 패드를 구비한 반도체 장치의 형성방법을 순서대로 설명하기 위한 공정 단면도들이다. 본 실시예 는 개구부(206)를 형성하는 방법에서 도 6a 내지 도 6d 의 실시예와 차이가 있다.
도 7a 의 본딩 패드(202a, 202b)를 형성하는 과정은 도 6a 와 관련하여설명한 과정과 동일하므로 이에 관한 설명을 생략한다.
도 7b를 참조하면, 본딩 패드(102a, 102b)가 형성되어 있는 반도체 기판(100) 위에 패시베이션층(104)을 형성한다. 패시베이션층(104)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복합층으로 형성할 수 있다. 그리고 패시베이션층(204)을 패터닝하여 개구부(210a', 210b')를 형성한다. 패시베이션층(204)의 패터닝은 일반적인 사진 식각 공정에 의하여 수행할 수 있다.
이때 개구부(210a')는 와이어 본딩이 예정된 본딩 패드(202a)를 노출시키기 위한 것이므로 본딩 와이어의 팁보다 크게 형성된다. 개구부(210b')는 와이어 본딩되지 않을 것으로 예정된 본딩 패드(202b)를 노출시키기 위한 것이므로 본딩 와이어의 팁보다 작게 형성한다.
이어서 도 7c를 참조하면, 패시베이션층(204) 위의 보호층(206)을 형성하고 보호층(206)을 패터닝하여 개구부(210a, 210b)를 완성한다. 보호층(206)으로 감광성 폴리이미드(PSPI)를 사용한 경우에는 노광공정에 의하여 보호층(206)을 패터닝할 수 있다.
노광 공정은 감광성 폴리이미드의 베이크 공정을 포함한다. 개구부(210a, 210b)의 보호층(206) 안의 부분이 패시베이션층(204)의 안의 부분보다 더 크도록 개구부(210a, 210b)를 패터닝할 수 있다. 그러면 패시베이션층(204)의 측벽과 보호층(206)의 측벽은 동일한 면을 형성하지 않고 단차를 형성할 수 있다.
와이어 본딩이 되지 않을 것으로 예정된 본딩 패드(202b) 위에 형성된 개구부(210b)의 보호층(206) 안의 부분은 본딩 와이어의 팁(120) 보다 크게 형성되게 할 수도 있고, 본딩 와이어의 팁(120) 보다 작게 형성되게 할 수도 있다.
도 7d는 본딩 와이어(220)가 본딩 패드(202a, 202b) 위에 놓여진 상태를 도시한 도면이다. 와이어 본딩이 예정된 본딩 패드(202a)를 노출시키는 개구부(210a)는 본딩 와이어의 팁(220a) 보다 크게 형성되어 있으므로 본딩 와이어의 팁(220a)이 본딩 패드(202a) 위에 접촉하고 있다.
와이어 본딩이 되지 않을 것이 예정된 본딩 패드(202b) 위에 형성된 개구부(210b)의 보호층(206) 안의 부분이 본딩 와이어의 팁(120) 보다 크게 형성된 경우에는 본딩 와이어의 팁(120)이 패시베이션층(204)의 개구부(210b) 위에 걸처져서 본딩 와이어의 팁(220a)이 본딩 패드(202b) 위에 접촉하지 못한다.
와이어 본딩이 되지 않을 것으로 예정된 본딩 패드(202b) 위에 형성된 개구부(210b)의 보호층(206) 안의 부분이 본딩 와이어의 팁(120) 보다 작게 형성된 경우에는 본딩 와이어의 팁(120)이 보호층(206)의 개구부(210b) 위 또는 중간에 걸처져서 본딩 와이어의 팁(220a)이 본딩 패드(202b) 위에 접촉하지 못한다. 따라서 와이어 본딩이 예정되지 않은 본딩 패드(202b) 위에 와이어 본딩이 이루어지는 것을 방지할 수 있다.
도 8 및 도 9는 본 발명의 실시예들에 따른 반도체 칩이 실장되는 반도체 패키지를 도시한 단면도이다.
도 8의 반도체 패키지(300)에서는 패키지 기판(301) 위에 반도체 칩(310)이 놓여져서 본딩 와이어(320)에 의하여 와이어 본딩되어 있다. 반도체 칩(310)과 본딩 와이어(320)를 밀봉하도록 밀봉 수지(340)가 형성되어 있다.
본딩 패드(미도시)들이 반도체 칩(310)의 가운데 부분에 배열되어 있다. 패키지 기판(301)에 관통홀(303)이 형성되어 있어서, 상기 본딩 패드(미도시)들이 관통홀(303)을 통하여 노출된다. 패키지 기판(301)에는 외부와의 접속을 위한 외부 접속 단자(330)가 형성되어 있다.
도 9의 반도체 패키지(400)에서는 패키지 베이스 필름(401) 위에 반도체 칩(410)이 놓여져서 본딩 와이어(420)에 의하여 와이어 본딩되어 있다. 패키지 베이스 필름(401)은 플렉서블한 폴리이미드(polyimide)로 이루어질 수 있다. 반도체 칩(410)과 본딩 와이어(420)를 밀봉하도록 밀봉 수지(440)가 형성되어 있다. 반도체 칩(410)의 가운데 부분에 본딩 패드(미도시)들이 배열되어 있고, 패키지 베이스 필름(401)에 윈도우(403)가 형성되어 있어서, 상기 본딩 패드(미도시)들이 윈도우(403)를 통하여 노출된다. 패키지 베이스 필름(401)에는 외부와의 접속을 위한 외부 접속 단자(430)가 형성되어 있다.
도 8 및 도 9의 반도체 패키지의 반도체 칩의 상기 본딩 패드(미도시)들은 앞의 실시예들에서 설명한 바와 같이 형성되어 있다. 즉, 와이어 본딩이 예정된 본딩 패드(미도시)들은 본딩 와이어의 팁보다 큰 개구부에 의하여 노출되어 있고, 와이어 본딩이 예정되지 않은 본딩 패드(미도시)들은 본딩 와이어의 팁보다 작은 개구부에 의하여 노출되어 있다. 상기 본딩 패드(미도시)와 패키지 기판 또는 패키지 베이스 필름의 본딩 패드(미도시) 사이에 와이어 본딩이 이루어져 있다. 반도체 칩 의 본딩 패드(미도시) 중 와이어 본딩이 예정되지 않은 본딩 패드(미도시)에 와이어 본딩이 수행된 경우에는 본딩 패드(미도시)가 개구부에 의하여 충분히 노출되지 않으므로 본딩 와이어가 본딩 패드(미도시)에 접촉되지 않는다.
본 반도체 패키지에 관한 도 8 및 도 9의 실시예에서 본딩 패드들이 반도체 칩의 가운데에 배치되어 있지만, 이와 다르게 본딩 패드들이 배치되어 있을 수 있다. 예를 들면, 본딩 패드들이 반도체 칩의 가장자리에 형성될 수도 있다.
와이어 본딩이 예정되지 않은 본딩 패드(미도시)에 와이어 본딩이 수행된 경우 와이어 본딩 후 와이어 본딩이 제대로 이루어졌는지를 확인하기 위한 테스트에서 와이어 본딩이 수행된 상기 와이어 본딩이 예정되지 않은 본딩 패드(미도시)에서는 전기 신호가 측정되지 않으므로 와이어 본딩이 잘못 수행된 것을 알 수 있다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a는 와이어 본딩이 제대로 이루어져 있는 종래의 본딩 패드들을 도시하고 있고, 도 1b는 와이어 본딩이 잘못 이루어져 있는 종래의 본딩 패드들을 도시하고 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치에서 와이어 본딩이 이루어지는 것이 예정된 본딩 패드의 상면도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치에서 와이어 본딩이 이루어지지 않는 것이 예정된 본딩 패드의 본딩 패드의 상면도 및 단면도이다.
도 4a 및 도 4b는 본 발명의 다른 일 실시예에 따른 반도체 장치에서 와이어 본딩이 이루어지는 것이 예정된 본딩 패드의 상면도 및 단면도이다.
도 5a 및 도 5b는 본 발명의 다른 일 실시예에 따른 반도체 장치에서 와이어 본딩이 이루어지지 않는 것이 예정된 본딩 패드의 본딩 패드의 상면도 및 단면도이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 본딩 패드를 구비한 반도체 장치의 형성방법을 순서대로 설명하기 위한 공정 단면도들이다.
도 7a 내지 도 7d는 본 발명의 다른 일 실시예에 따른 본딩 패드를 구비한 반도체 장치의 형성방법을 순서대로 설명하기 위한 공정 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 칩이 실장되는 반도체 패키지를 도시한 단면도이다.
도 9는 본 발명의 다른 일 실시예에 따른 반도체 칩이 실장되는 반도체 패키 지를 도시한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200: 반도체 기판 102a, 102b, 202a, 202b: 본딩 패드
104: 204: 패시베이션층 106, 206: 보호층
110a, 110b, 220a, 220b: 개구부 120, 220, 320, 420: 본딩 와이어
301: 패키지 기판 401: 패키지 베이스 필름
303, 403: 개구부 310, 410: 반도체 칩
330, 430: 외부 접속 단자 340, 440: 밀봉 수지

Claims (10)

  1. 와이어 본딩이 예정된 제1 본딩 패드 및 와이어 본딩이 예정되지 않은 제2 본딩 패드; 및
    상기 제1 본딩 패드를 노출시키는 제1 개구부 및 상기 제2 본딩 패드를 노출시키는 제2 개구부를 갖는 패시베이션층; 을 포함하되,
    상기 제1 본딩 패드와 상기 제2 본딩 패드의 상부 표면들은 동일한 레벨을 갖고,
    상기 제1 개구부의 단면의 크기는 본딩 와이어의 팁의 직경보다 크고, 상기 제2 개구부의 단면의 크기는 본딩 와이어의 팁의 직경보다 작은 반도체 장치.
  2. 제1 항에 있어서, 상기 패시베이션층 위의 보호층을 더 포함하며, 상기 제1 개구부 및 상기 제2 개구부는 상기 보호층으로 신장되어 있는 반도체 장치.
  3. 제2 항에 있어서, 상기 제1 개구부 및 상기 제2 개구부에서의 상기 패시베이션층의 측벽과 상기 보호층의 측벽은 연결되어 있는 반도체 장치.
  4. 제2 항에 있어서, 상기 제1 개구부 및 상기 제2 개구부에서의 상기 패시베이션층의 상면의 일부가 노출되어 있는 반도체 장치.
  5. 제1 항에 있어서, 상기 제2 개구부는 테스트 탐침에 의하여 프로브될 수 있는 크기을 갖는 반도체 장치.
  6. 제1 항에 있어서, 상기 제1 본딩 패드 및 상기 제2 본딩 패드는 상기 반도체 장치의 가운데에 배열되어 있는 반도체 장치.
  7. 제1 항에 있어서, 상기 제1 본딩 패드 및 상기 제2 본딩 패드는 상기 반도체 장치의 에지에 배열되어 있는 반도체 장치.
  8. 반도체 기판 위의 와이어 본딩이 예정된 제1 본딩 패드 및 와이어 본딩이 예정되지 않은 제2 본딩 패드; 상기 제1 본딩 패드를 노출시키는 제1 개구부 및 상기 제2 본딩 패드를 노출시키는 제2 개구부를 갖는 패시베이션층 및 상기 패시베이션층 위의 보호층; 을 포함하되, 상기 제1 본딩 패드와 상기 제2 본딩 패드의 상부 표면들은 동일한 레벨을 갖고, 상기 제1 개구부의 직경은 본딩 와이어의 팁의 직경보다 크고 상기 제2 개구부의 직경은 본딩 와이어의 팁의 직경보다 작은 반도체 칩;
    상기 반도체 칩이 실장되어 상기 반도체 칩의 상기 제1 본딩 패드가 와이어 본딩되어 있는 패키지 기판; 및
    상기 패키지 기판 위에 실장된 상기 반도체 칩을 밀봉하는 밀봉수지; 를 포함하는 반도체 패키지.
  9. 제8 항에 있어서, 상기 패키지 기판은 PCB 기판 또는 플렉서블 필름을 포함하는 반도체 패키지.
  10. 제8 항에 있어서, 상기 패키지 기판은 외부와의 접속을 위한 외부 접속 단자를 더 포함하는 반도체 패키지.
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