KR100727490B1 - 본딩 영역과 프로빙 영역을 구분하기 위한 식별표시가구비된 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본딩 영역과 프로빙 영역을 구분하기 위한 식별표시가 구비된 반도체 장치 및 그 제조방법을 제공한다. 이 장치는 반도체 기판 상에 형성된 퓨즈 및 배선 패턴과, 상기 퓨즈 및 배선 패턴이 형성된 반도체 기판 상에 형성된 층간절연막을 포함하고, 상기 배선 패턴 상에서 상기 층간절연막을 관통하여 상기 배선 패턴에 연결된 본딩 패드가 형성된다. 또한, 이 장치는 상기 퓨즈 상의 층간절연막이 제거된 퓨즈 오프닝과, 상기 본딩 패드 부근의 층간절연막이 상기 퓨즈 오프닝 형성시 함께 제거된 식별 표시(visible indicator)를 포함한다. 상기 식별 표시는 상기 본딩 패드에 본딩 영역과 프로브 영역을 구분하는 것이다.
퓨즈, 패드, 프로빙, 본딩, 식별표시

Description

본딩 영역과 프로빙 영역을 구분하기 위한 식별표시가 구비된 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH VISIBLE INDICATOR FOR SEPARATING BONDING REGION AND PROBING REGION, AND METHOD OF FABRICATING THE SAME}
도 1은 본딩 영역과 프로빙 영역이 구분되지 않은 종래의 본딩 패드를 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 평면도.
도 3은 도 2의 I-I'를 따라 취해진 단면도.
도 4는 본 발명의 변형례에 따른 반도체 장치의 평면도.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 평면도.
도 6 및 도 7은 각각 본 발명이 적용된 반도체 칩을 나타낸 평면도.
도 8 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 더 구체적으로는 본딩 패드에 본딩 영역과 프로빙 영역을 구분하는 식별 표시가 구비된 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 외부 전원 또는 외부 신호의 입출력을 위한 본딩 패드를 구비 하고 있다. 상기 본딩 패드에는 범퍼 또는 와이어가 본딩되는데, 반도체 장치의 신뢰성 유지를 위해서 이들이 강하게 결속되는 것이 요구된다.
한편, 반도체 장치는 제조공정이 완료된 이후 테스트 단계를 거치게된다. 반도체 장치의 테스트 단계에서 본딩 패드 가운데 일부가 선택되어 프로빙되는데, 본딩 패드에서 탐침이 접촉된 부분은 금속막의 일부가 들뜨거나 밀리게되어 표면이 불량해질 수 있다. 특히, 여러가지 테스트가 진행되는 동안 수차례 프로빙되는 본딩 패드의 경우 패드의 손상이 더욱 심각해져서, 본딩 패드 상에 와이어 또는 범퍼의 접촉이 불량해지는 문제가 발생된다. 이러한 문제를 최소화하기 위해서 테스트 라인에서는 본딩 패드를 임의의 본딩 영역과 프로빙 영역으로 구분하여, 프로빙 영역에만 탐침이 접촉되도록 하여 와어이 또는 범퍼의 본딩 영역을 확보하려고 노력하고 있다.
도 1은 반도체 장치에 형성된 종래의 패드를 나타낸 평면도이다.
도 1을 참조하면, 종래의 본딩 패드 가운데 일부는 형성 공간이 허용되는 한도 내에서 장방형으로 형성되어 본딩 영역과 프로빙 영역의 구분이 용이한 구조를 가지고 있다. 이 때, 테스트 라인의 작업자는 스코프를 통해 육안으로 본딩 패드(10)의 일부를 본딩 영역(A)과 프로빙 영역(B)으로 임의로 지정하고, 탐침을 본딩 영역에 접촉시켜 반도체 장치를 테스트한다. 이 때, 탐침이 접촉되는 부위(14)는 대략 볼 또는 와이어(12)가 접촉되는 상기 본딩 영역(A)의 20% 정도 오버랩(16)이 허용된다. 그러나, 작업자에 따라 본딩 영역(A)와 프로빙 영역(B)의 설정이 달라질 수 있어 실제 탐침이 상기 본딩 영역(A)으로 더 깊게 밀리는 경우가 있을 수 있으며, 이 경우 후속 공정에서 와이어 또는 범퍼의 본딩이 불량해질 수 있다.
상술한 문제를 해결하기 위해서 종래에는 본딩 패드에 단차를 형성하거나, 본딩 패드 상에 절연막을 남겨 본딩 영역과 프로빙 영역을 구분하는 방법이 제안된 바 있으나, 이 경우, 테스트 단계에서 절연막 또는 본딩 패드의 금속막에 들떠 본딩 영역 상에 부착됨으로써 본딩 자체가 불가능해지는 심각한 문제가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 본딩 패드에 본딩 영역과 프로빙 영역이 작업자에 의해 임의로 지정되어 오차가 발생하는 종래기술의 문제점을 해결하기 위한 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 본딩 패드를 본딩 영역과 프로빙 영역으로 나누되, 프로빙에 의해 본딩 영역이 손상되는 것을 막을 수 있는 구조 및 방법을 제시하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 본딩 패드에 본딩 영역과 프로빙 영역을 구분함에 있어서, 반도체 장치의 다른 구성부분과 연계된 복합적인 구조 및 단순한 방법을 제시하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 본딩 패드의 본딩 영역 및 프로빙 영역을 구분하는 식별 표시가 퓨즈 오프닝과 함께 형성된 반도체 장치를 제공한다. 이 장치는 반도체 기판 상에 형성된 퓨즈 및 배선 패턴과, 상기 퓨즈 및 배선 패턴이 형성된 반도체 기판 상에 형성된 층간절연막을 포함하고, 상기 배선 패턴 상에서 상기 층간절연막을 관통하여 상기 배선 패턴에 연결된 본딩 패드가 형성된다. 또한, 이 장치는 상기 퓨즈 상의 층간절연막이 제거된 퓨즈 오프닝과, 상기 본딩 패드 부근의 층간절연막이 상기 퓨즈 오프닝 형성시 함께 제거된 식별 표시(visible indicator)를 포함한다. 상기 식별 표시는 상기 본딩 패드에 본딩 영역과 프로브 영역을 구분하는 것이다.
본 발명에서 상기 식별 표시는 상기 본딩 패드로 부터 소정 간격 이격된 위치에 형성되어 프로브가 식별 표시에 닿아 이물질이 패드 상에 부착되는 문제를 방지할 수 있다. 상기 식별 표시는 상기 본딩 패드의 일 방향 또는 양 방향에 배치될 수 있으며, 상기 본딩 패드를 가로지르는 가상선 상에 배치될 수 있다. 또한, 반도체 칩 상에 본딩 패드들이 일렬로 배치되는데, 상기 식별 표시는 상기 본딩 패드들의 배열 방향에 평행하게 상기 본딩 패드를 가로지르는 가상선 상에 형성되거나, 상기 본딩 패드들의 배열 방향에 수직으로 상기 본딩 패드를 가로지르는 가상선 상에 형성될 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 퓨즈 오프닝을 형성함과 동시에 본딩 패드을 본딩 영역과 프로빙 영역으로 나눌 수 있는 식별 표시를 형성하는 방법을 제공한다. 이 방법은 반도체 기판에 배선 패턴 및 퓨즈를 형성하고, 상기 배선 패턴 및 상기 퓨즈 패턴을 덮는 층간절연막을 형성하는 것을 포함한다. 상기 층간절연막을 패터닝하여 상기 배선 패턴의 일부를 노출시키고, 상기 노출된 배 선 패턴에 접속된 본딩 패드를 형성한다. 상기 퓨즈 패턴 상의 층간절연막을 제거하여 퓨즈 오프닝을 형성함과 동시에, 상기 본딩 패드 부근의 층간절연막을 제거하여 식별 표시를 형성한다.
상기 층간절연막을 형성하기 전에 상기 퓨즈 패턴을 덮는 퓨즈 보호막을 더 형성할 수 있고, 상기 퓨즈 보호막을 식각 정지층으로 하여 상기 퓨즈 보호막을 제거하여 상기 퓨즈 오프닝 및 상기 식별 표시를 동시에 형성할 수 있다. 또한, 상기 퓨즈 오프닝 및 상기 식별 표시가 형성된 기판의 전면에 상기 퓨즈 오프닝 및 상기 본딩 패드가 노출된 오프닝을 가지는 보호막을 더 형성할 수도 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 식별 표시가 형성된 반도체 장치의 일부를 나타낸 평면도들이고, 도 3은 도 3은 도 2의 I-I'를 따라 취해진 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 2 및 도 3을 참조하면, 반도체 기판(100)에는 복수개의 본딩 패드(50)가 형성되고, 또한 소정의 영역에 퓨즈 오프닝(54)이 형성되어 있다. 상기 퓨즈 오프닝(54)은 회로의 리페어를 위한 퓨즈의 절단 또는 부착을 위해 형성되는 부분으로서, 특히 메모리 장치의 불량 셀을 예비 셀로 대체하기 위해 사용된다. 최근에는 메모리 장치 뿐만 아니라 시스템 LSI와 메모리 장치가 복합된 하이브리드 반도체 장치에도 퓨즈 오프닝(54)이 형성된다.
상기 반도체 기판(100)에는 배선 패턴(102)과 퓨즈 패턴(104)이 형성되어 있고, 상기 배선 패턴(102) 및 상기 퓨즈 패턴(104)이 형성된 반도체 기판(100) 상에는 층간절연막(108)이 형성된다. 상기 퓨즈 오프닝(54)은 상기 퓨즈 패턴(104) 상의 층간절연막(108)이 제거되어 형성된 부분이다. 상기 층간절연막(108)에 대해 식각선택성을 가지는 퓨즈 보호막(106)이 상기 층간절연막(108) 하부에 형성될 수도 있다. 상기 퓨즈 오프닝(54)은 상기 퓨즈 보호막(106)을 식각정지층으로 하여 상기 층간절연막(108)이 제거되어 형성된다.
상기 배선 패턴(102) 상에는 상기 층간절연막(108)을 관통하여 상기 배선 패턴(102)에 접속된 본딩 패드(50)이 형성된다. 상기 본딩 패드(50)는 상기 배선 패턴(102) 상의 퓨즈 보호막(106)도 관통하여 상기 배선 패턴(102)에 접속될 수 있다. 상기 본딩 패드(50)의 일 방향 또는 양 방향의 기판에 상기 패드(50)를 본딩 영역과 프로빙 영역을 분할하는 식별 표시(52)가 형성된다. 상기 식별 표시(52)는 상기 퓨즈 오프닝(54)과 마찬가지로, 상기 층간절연막(108)이 제거되어 형성되며 상기 퓨즈 오프닝(54)과 동시에 형성되기 때문에 거의 동일한 깊이를 가질 수 있 다. 또한, 상기 층간절연막(108) 하부의 퓨즈 보호막(106)을 식각정지층으로 사용하여 상기 층간절연막(108)을 제거하여 형성함으로써, 상기 퓨즈 오프닝(54)과 함께 형성될 수 있다.상기 식별 표시(52)는 상기 본딩 패드(50)로부터 소정 간격 이격된 위치에 형성된다. 상기 식별 표시(52)는 도 2에 도시된 것과 같이 장축이 상기 본딩 패드(50)를 향하는 바 타입으로 형성될 수 있다. 이때, 본딩 영역과 프로빙 영역의 구분이 분명하도록 상기 식별 표시(52)는 상기 본딩 패드(50)의 소정 부분을 가로지르는 가상선 상에 위치하도록 형성되며, 상기 가상선에 의해 분할되는 영역이 각각 본딩 영역과 프로빙 영역이 된다. 상기 식별 표시(52)에 의해 분할되는 본딩 영역의 폭(w1)과 프로빙 영역의 폭(w2)에서, 상기 본딩 영역의 폭(w1)이 상기 프로빙 영역의 폭(w2)보다 넓은 것이 바람직하다. 즉, 상기 본딩 패드(50)에서 탐침이 첩촉되는 영역의 면적을 최소화하여 범퍼 또는 와이어가 본딩되는 영역을 원상 그대로 유지할 수 있다.
상기 식별 표시(52)는 도 4에 도시된 것과 같이 삼각형일 수 있으며, 꼭지점 가운데 하나가 상기 본딩 패드(50)을 향하여 상기 본딩 패드(50)에 본딩 영역과 프로빙 영역이 보다 명확하게 구분되도록 할 수 있다. 이 경우, 상기 본딩 패드들(50) 사이에 식별 표시(52)가 형성된 부분 이외의 공간을 다른 목적으로 활용할 수도 있다. 상기 식별 표시(52)의 평면 구조는 그 형태에 제한되지 않고, 상기 본딩 패드(50)에 퓨즈 영역과 본딩 영역의 구분을 작업자가 인식할 수 있는 형상으로 형성할 수 있다.
도 5를 참조하면, 본 발명에 따른 반도체 장치는 패드 오프닝(54) 및 식별 표시(52)가 형성된 기판의 전면을 덮는 보호막(110)을 더 포함할 수 있다. 상기 보호막(110)은 상기 식별 표시(52)가 식별될 수 있는 정도의 투명도를 가지는 물질로서 폴리머 계열의 절연막으로 형성될 수 있으며, 일반적으로 반도체 장치 제조 공정에서 외부 환경으로 부터 반도체 장치를 보호하는 목적으로 사용되고 있다. 상기 보호막(110)은 상기 퓨즈 오프닝(54) 및 상기 본딩 패드(50)가 각각 노출된 오프닝을 가진다.
도 6 및 도 7은 본 발명의 실시예들에 따른 반도체 칩을 나타낸 도면들이다.
도 6을 참조하면, 반도체 칩(200)에는 외부와 전원 및 신호 입출력을 위한 다수의 본딩 패드(210, 250)이 배치되어 있으며, 상기 본딩 패드들(210, 250)은 반도체 장치에 따라 배치 영역들이 디자인된다. 또한, 상기 본딩 패드들(210, 250) 모두에 패키징시 범퍼 또는 와이어가 본딩되는 것은 아니고, 제조공정 완료 후 테스트 과정에서 프로빙만 되는 패드들도 있다.
일반적으로 본딩 패드들은 정방형 구조(210)로 형성되며, 테스트 단계에서 프로빙이 빈번하게 이루어지는 패드는 장방형 구조(250)로 형성되는 경우가 있다. 상기 본딩 패드들(210, 250)은 일정한 규칙에 따라 일렬로 배열될 수 있다. 본 발명에 따른 식별 표시(252)는 상기 본딩 패드들, 특히 수차례의 프로빙이 이루어지는 패드의 일측 또는 양측에 형성될 수 있으며, 상기 본딩 패드들(250)의 배열 방향에 평행하게 상기 본딩 패드들(250)을 가로지르는 선을 가정하였을 때, 상기 식별 표시(252)는 상기 가상선(L1) 상에 대응되는 위치에 형성될 수 있다. 도면에서, 상기 식별 표시(252)는 상기 가상선(L1)과 평행한 장축을 가지는 바 타입으로 도시 되었으나, 그 형상은 다양하게 변형될 수 있다. 또한, 상기 반도체 칩(200)의 소정 영역에는 리페어를 위한 퓨즈 오프닝(254)가 다수 형성될 수 있으며, 상기 퓨즈 오프닝(254)와 상기 식별 표시(252)은 동시에 형성되어 거의 동일한 층 구조를 가질 수 있다.
도 6과 달리 도 7은 장방형의 본딩 패드들(250)이 장축 방향으로 일렬로 배열되어 있다. 이 구조에서 식별 표시(252)는 상기 본딩 패드들(250)의 배열방향에 수직으로 상기 본딩 패드들(250)을 가로지르는 가상선(L2)에 대응된 위치에 형성되며, 상기 본딩 패드들(250)의 일측 또는 양측에 형성될 수 있다.
도 6 및 도 7에서는 테스트 단계에서 수차례 프로빙되는 장방형 본딩 패드(250) 부근에 식별 표시(252)를 형성하였으나, 이와 마찬가지로 정방형의 본딩 패드(210) 부근에도 식별 표시(252)를 형성하여 프로빙 영역과 본딩 영역을 구분해 줄 수도 있다.
도 8 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 반도체 기판에 공지의 제조 공정을 이용하여 단위 소자 및 배선층을 형성한다. 다층 배선의 배선 패턴(102)을 형성하고 기판의 소정영역에 퓨즈 패턴(104)을 형성한다. 상기 퓨즈 패턴(104)은 상기 배선 패턴(102)와 동일한 물질 또는 상기 배선 패턴(102)을 구성하는 금속막의 일부로 형성될 수 있고, 그 밖에 반도체 장치를 구성하는 다른 구성의 일부로 형성될 수도 있다.
상기 배선 패턴(102) 및 상기 퓨즈 패턴(104)이 형성된 기판의 전면에 층간 절연막(108)을 형성한다. 상기 층간 절연막(108)을 형성하기 전에 상기 기판의 전면에 상기 층간 절연막(108)에 대한 식각선택성을 가지고, 이후에 상기 퓨즈 패턴(104)을 덮는 퓨즈 보호막(106)을 더 형성할 수도 있다.
상기 층간 절연막(108)과 상기 퓨즈 보호막(106)을 식각하여 상기 배선 패턴(102)의 일부를 노출시키고, 상기 배선 패턴(102) 상에 본딩 패드(50)을 형성한다. 상기 본딩 패드(50)는 상기 층간절연막(108)을 관통하여 상기 배선 패턴(102)에 연결된다.
도 9를 참조하면, 상기 층간절연막(108)을 식각하여 식별 표시(52) 및 퓨즈 오프닝(54)을 형성한다. 상기 식별 표시(52)와 상기 퓨즈 오프닝(54)은 동시에 형성되어 거의 동일한 깊이로 형성될 수 있다. 나아가서, 상기 퓨즈 보호막(106)을 식각정지층으로 사용하여 상기 층간절연막(108)을 식각하여 상기 식별 표시(52)와 상기 퓨즈 오프닝(54)을 식각할 수 있다. 식각정지층으로 사용된 퓨즈 보호막(106)은 일정한 두께로 상기 퓨즈 패턴(104)을 덮어 퓨즈 커팅 불량 또는 퓨즈 커팅으로 인한 오염을 막을 수 있다.
도 10을 참조하면, 상기 식별 표시(52) 및 상기 퓨즈 오프닝(54)이 형성된 기판의 전면에 보호막(110)을 형성하고, 상기 보호막(110)을 식각하여 상기 퓨즈 오프닝(54) 및 상기 본딩 패드(50)을 노출시키는 오프닝을 형성한다. 상기 보호막(110)은 공지의 반도체 제조 공정에서 사용하는 물질인 유기막으로 형성할 수 있다.
상술한 것과 같이 본 발명에 따르면 식별 표시를 본딩 패드 부근의 층간절연막에 형성하여 본딩 패드를 본딩 영역과 프로빙 영역으로 나눌 수 있다. 본 발명에 따르면 상기 식별 표시를 퓨즈 오프닝을 형성함과 동시에 형성하여 공정 단계를 줄일 수 있고, 식별 표시를 퓨즈 오프닝으로부터 소정 거리 이격된 층간절연막에 형성하여 프로빙에 의해 식별 표시를 이루는 물질이 본딩 영역을 오염시키는 것을 막을 수 있다.

Claims (26)

  1. 반도체 기판 상에 형성된 퓨즈 및 배선 패턴;
    상기 퓨즈 및 배선 패턴이 형성된 반도체 기판 상에 형성된 층간절연막;
    상기 배선 패턴 상에서 상기 층간절연막을 관통하여 상기 배선 패턴에 연결된 본딩 패드;
    상기 퓨즈 상의 층간절연막이 제거된 퓨즈 오프닝; 및
    상기 본딩 패드 부근의 층간절연막이 상기 퓨즈 오프닝 형성시 함께 제거된 식별 표시(visible indicator)를 포함하되, 상기 식별 표시는 상기 본딩 패드에 본딩 영역과 프로브 영역을 구분하는 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 식별 표시는 상기 본딩 패드와 이격된 위치에 형성된 것을 특징으로 하는 반도체 장치.
  3. 청구항 1에 있어서,
    상기 식별 표시는 상기 본딩 패드를 가로지르는 가상선 상에 형성된 것을 특징으로 하는 반도체 장치.
  4. 청구항 3에 있어서,
    일렬로 배열된 복수개의 상기 본딩 패드를 포함하되,
    상기 식별 표시는 상기 본딩 패드들의 배열 방향과 평행한 가상선 상에 형성된 것을 특징으로 하는 반도체 장치.
  5. 청구항 3에 있어서,
    일렬로 배열된 복수개의 상기 본딩 패드를 포함하되,
    상기 식별 표시는 상기 본딩 패드들의 배열 방향에 수직한 가상선 상에 형성된 것을 특징으로 하는 반도체 장치.
  6. 청구항 1에 있어서,
    상기 본딩 패드는 장방형이고,
    상기 식별 표시는 상기 본딩 패드의 단축에 평행한 가상선 상에 형성되고,
    상기 본딩 영역과 상기 프로브 영역은 상기 가상선을 기준으로 구분되는 것을 특징으로 하는 반도체 장치.
  7. 청구항 6에 있어서,
    일렬로 배열된 복수개의 상기 본딩 패드를 포함하되,
    상기 식별 표시는 상기 본딩 패드들의 배열 방향과 평행한 가상선 상에 형성된 것을 특징으로 하는 반도체 장치.
  8. 청구항 6에 있어서,
    일렬로 배열된 복수개의 상기 본딩 패드를 포함하되,
    상기 식별 표시는 상기 본딩 패드들의 배열 방향에 수직한 가상선 상에 형성된 것을 특징으로 하는 반도체 장치.
  9. 청구항 1에 있어서,
    상기 식별 표시는 장축이 상기 본딩 패드를 향하는 바 형태인 것을 특징으로 하는 반도체 장치.
  10. 청구항 1에 있어서,
    상기 식별 표시는 꼭지점이 상기 본딩 패드를 향하는 삼각형인 것을 특징으로 하는 반도체 장치.
  11. 청구항 1에 있어서,
    상기 기판의 전면을 덮되, 상기 퓨즈 오프닝 및 상기 본딩 패드가 노출된 오프닝을 가지는 보호막을 더 포함하는 반도체 장치.
  12. 청구항 1에 있어서,
    상기 식별 표시는 상기 본딩 패드의 일 방향 또는 양 방향에 형성된 것을 특징으로 하는 반도체 장치.
  13. 청구항 1에 있어서,
    상기 층간절연막 하부에 형성된 퓨즈 보호막을 더 포함하되,
    상기 퓨즈 오프닝 및 상기 식별표시는 상기 퓨즈 보호막을 식각정지층으로 하여 상기 층간절연막이 제거된 것임을 특징으로 하는 반도체 장치.
  14. 반도체 기판에 배선 패턴 및 퓨즈를 형성하는 단계;
    상기 배선 패턴 및 상기 퓨즈 패턴을 덮는 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 배선 패턴의 일부를 노출시키는 단계;
    상기 노출된 배선 패턴에 접속된 본딩 패드를 형성하는 단계; 및
    상기 퓨즈 패턴 상의 층간절연막을 제거하여 퓨즈 오프닝을 형성함과 동시에, 상기 본딩 패드 부근의 층간절연막을 제거하여 식별 표시를 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  15. 청구항 14에 있어서,
    상기 식별 표시는 상기 본딩 패드에서 이격된 부분의 층간절연막을 제거하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 청구항 15에 있어서,
    상기 식별 표시는 상기 본딩 패드의 일측 또는 양측에 형성하는 것을 특징으 로 하는 반도체 장치의 제조방법.
  17. 청구항 14에 있어서,
    상기 층간절연막을 형성하기 전에,
    상기 퓨즈 패턴 및 상기 배선 패턴을 덮는 퓨즈 보호막을 형성하는 단계를 더 포함하되,
    상기 퓨즈 오프닝 및 상기 식별 표시를 형성하는 단계에서, 상기 퓨즈 보호막을 식각정지층으로 사용하여 상기 층간절연막을 제거하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 청구항 14에 있어서,
    상기 퓨즈 오프닝이 형성된 기판의 전면에 상기 퓨즈 오프닝 및 상기 본딩 패드가 노출된 오프닝을 가지는 보호막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  19. 반도체 기판 상에 일렬로 배열된 복수개의 본딩 패드; 및
    상기 본딩 패드들을 가로지르는 가상선 상에 상기 본딩 패드들과 교대로 배치된 식별표시들을 포함하되,
    상기 식별 표시는 상기 본딩 패드에 본딩 영역과 프로브 영역을 구분하는 것을 특징으로 하는 반도체 장치.
  20. 청구항 19에 있어서,
    상기 본딩 패드들은 장방형이고, 상기 본딩 패드들은 단축 방향으로 배열되어, 상기 가상선을 기준으로 상기 본딩 영역과 상기 프로빙 영역이 구분된 것을 특징으로 하는 반도체 장치.
  21. 청구항 19에 있어서,
    상기 식별 표시는 장축이 상기 본딩 패드를 향하는 바 형태인 것을 특징으로 하는 반도체 장치.
  22. 청구항 19에 있어서,
    상기 식별 표시는 꼭지점이 상기 본딩 패드를 향하는 삼각형인 것을 특징으로 하는 반도체 장치.
  23. 반도체 기판 상에 일렬로 배열된 복수개의 본딩 패드; 및
    상기 본딩 패드들의 배열방향에 수직한 가상선 상에 배치되어 각각의 본딩 패드들의 일측 또는 양측에 배치된 식별표시들을 포함하되,
    상기 식별 표시는 상기 본딩 패드에 본딩 영역과 프로브 영역을 구분하는 것을 특징으로 하는 반도체 장치.
  24. 청구항 23에 있어서,
    상기 본딩 패드들은 장방형이고, 상기 본딩 패드들은 장축 방향으로 배열되어, 상기 가상선을 기준으로 상기 본딩 영역과 상기 프로빙 영역이 구분된 것을 특징으로 하는 반도체 장치.
  25. 청구항 23에 있어서,
    상기 식별 표시는 장축이 상기 본딩 패드를 향하는 바 형태인 것을 특징으로 하는 반도체 장치.
  26. 청구항 23에 있어서,
    상기 식별 표시는 꼭지점이 상기 본딩 패드를 향하는 삼각형인 것을 특징으로 하는 반도체 장치.
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