KR20060050691A - 반도체 장치, 이를 테스트하는 방법과 장치, 및 반도체장치를 제조하는 방법 - Google Patents

반도체 장치, 이를 테스트하는 방법과 장치, 및 반도체장치를 제조하는 방법 Download PDF

Info

Publication number
KR20060050691A
KR20060050691A KR1020050078679A KR20050078679A KR20060050691A KR 20060050691 A KR20060050691 A KR 20060050691A KR 1020050078679 A KR1020050078679 A KR 1020050078679A KR 20050078679 A KR20050078679 A KR 20050078679A KR 20060050691 A KR20060050691 A KR 20060050691A
Authority
KR
South Korea
Prior art keywords
probe
region
electrode pad
test
bonding
Prior art date
Application number
KR1020050078679A
Other languages
English (en)
Other versions
KR100721739B1 (ko
Inventor
준이치 지미
Original Assignee
엔이씨 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔이씨 일렉트로닉스 가부시키가이샤 filed Critical 엔이씨 일렉트로닉스 가부시키가이샤
Publication of KR20060050691A publication Critical patent/KR20060050691A/ko
Application granted granted Critical
Publication of KR100721739B1 publication Critical patent/KR100721739B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Abstract

본 발명의 일 양태에 따른 반도체 장치는, 프로브 테스트를 수행하기 위해 테스트 프로브와 접촉하는 전극 패드, 전극 패드 상에서 와이어 본딩을 수행하는 본딩 영역을 정의하는 본딩 영역 마크, 및 전극 패드용 테스트 프로브를 수리하거나 교체하는 프로브 수리 영역을 정의하는 프로브 영역 마크를 갖는 반도체 장치이다.
테스트 프로브, 전극 패드, 본딩 영역 마크, 프로브 영역 마크

Description

반도체 장치, 이를 테스트하는 방법과 장치, 및 반도체 장치를 제조하는 방법{SEMICONDUCTOR DEVICE, METHOD AND APPARATUS FOR TESTING SAME, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1 은 본 발명에 따른 반도체 장치에 장착되는 반도체 웨이퍼의 구성을 나타내는 개략 상면도.
도 2 는 도 1 에 나타낸 반도체 웨이퍼 상에 제공된 반도체 칩의 구성을 나타내는 개략 상면도.
도 3 은 본 발명에 따른 반도체 칩을 스크라이빙하기 전의 구성을 나타내는 도면.
도 4 는 본 발명에 따른 반도체 웨이퍼에 영역 마크를 갖는 전극 패드의 구성을 나타내는 도면.
도 5a 및 도 5b 는 테스트시와 본딩시의 전극 패드의 구성을 나타내는 상면도.
도 6a 및 도 6b 는 전극 패드의 구성을 나타내는 개략도.
도 7 은 본 발명에 따른 반도체의 테스트 방법을 나타내는 순서도.
도 8 은 본 발명에 따른 반도체의 테스트 장치의 구성을 나타내는 블록선도.
도 9 는 본 발명에 따른 반도체 웨이퍼 내 영역 마크와 전극 패드의 다른 구 성을 나타내는 도면.
※도면의 주요부분에 대한 부호의 설명
1: 반도체 칩 4: 전극 패드
5a: 본딩 영역 5b: 프로브 영역
5c: 프로브 수리 영역 7a: 프로브 영역 마크
7b: 본딩 영역 마크 8: 가상 라인
21: 테스트 프로브 23: 프로브 손상
100: 반도체 웨이퍼
본 발명은 외부 연결용 전극 패드 (이하, "전극 패드" 라 함) 를 포함하는 반도체 장치, 반도체 장치를 테스트하는 방법과 장치, 및 반도체 장치를 제조하는 방법에 관한 것이다. 특히, 본 발명은 전기적 특성 테스트를 위해 테스트 프로브와 접촉하는 전극 패드 포함하는 반도체 장치, 반도체 장치를 테스트하는 방법과 장치, 및 반도체 장치를 제조하는 방법에 관한 것이다.
반도체 기판 상에 형성된 칩 형태의 반도체 장치에서, 반도체 칩을 반도체 장치 상에 장착하기 전에, 전기적 특성 테스트 장치의 테스트 프로브를 반도체 장치에 제공된 전극 패드에 접촉시켜, "프로빙" 이라고 하는 전기적 특성 테스트를 수행하여, 테스트 프로브를 통해 반도체 장치를 대전시킨다. 이러한 반도체 장 치에서, 프로빙 수행 시, 테스트 프로브를 전극 패드의 표면과 접촉시키는 경우, "프로브 손상" 이라고 하는 접촉 손상이 전극 패드의 표면 상에 발생한다.
최근, 반도체 장치의 집적도를 개선하기 위하여, 전극 패드의 영역을 상당히 작게 만들고 있다. 프로브 손상이 형성되어 있는 작은 영역을 갖는 전극 패드를 외부 전극에 연결시키는 소위 본딩을 수행하는 경우, 프로브 손상으로 인해 전극 표면 상에 요철이 형성되기 때문에, 외부 전극과 전극 패드 사이의 접촉 영역이 감소한다. 따라서, 문제는 본딩의 신뢰도가 감소한다는 것이었다. 특히, 알루미늄 전극 패드와 금 와이어를 초음파 본딩으로 연결하는 경우, 이 본딩이 전극 패드의 표면 상에 알루미늄과 금의 합금을 형성하여 수행되기 때문에, 프로브 손상에 의해 본딩된 표면이 감소되고, 따라서 골드 와이어와 전극 패드 사이의 본딩 강도가 감소되는 문제가 발생한다.
일본국 공개특허공보 제 2002-329742호는 상기 문제점을 해결하기 위한 반도체 장치를 개시한다. 이 반도체에서는, 테스트 프로브 상에 접하여 있는 테스트용 테스트 패드 및 본딩에 이용되는 본딩용 패드가 형성되어 있다.
또한, 일본국 공개특허공보 평 7-147304호는 반도체 장치 상에서 테스트를 수행하는 테스트 방법을 개시한다. 본 테스트 방법으로, 프로브 손상을 광학적으로 검출하여, 프로브 손상이 허용 가능한 범위에서 벗어났는지의 여부를 테스트한다. 프로브 손상이 허용 가능한 범위를 벗어난 경우, 테스트의 진행을 중단한다.
그러나, 종래의 테스트에는 하기 문제점들이 존재한다. 예를 들어, 테스 트용 패드와 본딩용 패드를 포함하는 반도체 장치에서, 반도체 칩 상의 전극 패드가 차지하는 영역이 크다. 이 경우, 전극 패드는 반도체의 고집적화를 실현하는데 방해가 된다. 특히, 최근 다기능 반도체에서, 전극 패드의 개수가 증가하고 있어, 반도체 장치의 다기능화와 고집적화를 성취하기 어렵다.
프로브 손상이 광학적으로 검출되어 프로브 손상이 허용 가능한 범위를 벗어나는지의 여부를 테스트하는 테스트 방법에서, 프로브 손상이 잘못 검출되기도 한다. 또한, 프로브 카드를 이용하여 테스트를 반복적으로 수행하면, 전극 패드에 대한 프로브 단부의 접촉 위치가 점차 이동한다. 상세하게는, 웨이퍼 표면 상에 형성된 전극 패드에 프로브를 접촉시킬 때의 위치 정확성이, 프로브의 물리적 강도 저하로 인해 감소한다. 또한, 반도체 테스트는 일반적으로 반도체 칩 주변으로 반도체 웨이퍼를 스크라이빙 하기 전에 수행된다. 이 경우, 프로브가 저하된 상태로 테스트를 실행한 후, 프로브 손상이 검출 프로세스에서 검출된다. 웨이퍼 상의 특정 칩에서, 검출 프로세스에서 검출된 전극 패드의 프로브 손상이 불량으로 결정된 경우, 프로브 손상이 허용 가능한 범위로부터 벗어났는지의 여부를 판단하는 하기 테스트에 따라 프로브와 접촉하는 칩 전체가 불량이 된다. 따라서, 수율이 개선되지 않아, 생산성을 개선하기 어렵다는 문제가 발생한다.
따라서, 종래의 반도체 장치 테스트 방법으로는 테스트를 정확하게 수행할 수 없어, 생산성을 개선하기 어렵다는 것이 밝혀졌다.
본 발명의 일 양태에 따르면, 테스트 프로브를 전극 패드에 접촉시키기 위해 프로브 영역을 정의하는 프로브 영역 마크를 포함하는 반도체 장치가 제공되고, 여기서 프로브 영역 마크는 전극 패드로부터 이격되어 배치되어 있다. 본 발명의 반도체 장치에 의해, 프로브 영역 (마크) 를 쉽게 인식할 수 있고, 테스트를 정확하게 수행할 수 있다.
본 발명의 다른 양태에 따르면, 프로브 테스트를 수행하기 위해 테스트 프로브와 접촉하는 전극 패드, 전극 패드 상에서 와이어 본딩을 수행하는 본딩 영역을 정의하는 본딩 영역 마크, 및 전극 패드용 테스트 프로브를 수리하거나 교체하는 프로브 수리 영역을 정의하는 프로브 영역 마크를 포함하는 반도체 장치가 제공된다. 반도체 장치에 의해, 불량품의 발생이 방지되고, 생산성이 개선된다.
본 발명의 다른 양태에 따르면, 테스트 프로브를 반도체 장치에 제공된 전극 패드에 접촉시켜, 반도체 장치 상에서 전기적 테스트를 수행하고, 전극 패드로부터 이격되어 제공된 프로브 영역 마크를 인식하는 단계와 프로브 영역 마크에 의해 정의된 프로브 영역으로 테스트 프로브의 위치를 결정하는 단계를 포함하는 반도체 장치의 테스트 방법이 제공된다. 본 발명의 테스트 방법에 의해, 위치 지정을 정확하게 수행할 수 있고, 또한 정확한 테스트를 수행할 수 있다.
본 발명의 다른 양태에 따르면, 테스트 프로브를 반도체 장치에 제공된 전극 패드에 접촉시켜, 반도체 장치 상에서 전기적 테스트를 수행하는 단계, 전극 패드에 제공된 테스트 프로브의 프로브 손상이 프로브 수리 영역 내에 존재하는지의 여부를 결정하는 단계, 프로브 손상이 프로브 수리 영역 내에 존재하는 것으로 결정된 경우, 테스트 프로브를 수리하거나 교체하는 단계, 프로브 손상이 프로브 수리 영역 내에 존재하는 것으로 결정된 전극 패드에서, 프로브 손상이 본딩 영역 내에 존재하는지의 여부를 결정하는 단계, 및 프로브 손상이 본딩 영역 내에 존재하는 것으로 결정된 전극 패드를 갖는 반도체 장치를 불량품으로 판단하는 단계를 포함하는 반도체 장치의 테스트 방법이 제공된다. 테스트 방법에 의해, 불량품이 생산되기 전에 테스트 프로브를 수리하거나 교체할 수 있어, 불량품의 발생을 최소화할 수 있다.
본 발명의 다른 양태에 따르면, 테스트 프로브를 반도체 장치에 제공된 전극 패드에 접촉시켜, 반도체 장치 상에서 전기적 테스트를 수행하는 프로브 테스트 실행부, 전극 패드 상에 형성된 테스트 프로브의 프로브 손상이 프로브 수리 영역 내에 존재하는지의 여부를 결정하는 프로브 수리 결정부, 및 프로브 손상이 프로브 수리 영역 내에 존재하는 것으로 결정된 전극 패드에서, 프로브 손상이 본딩 영역 내에 존재하는지의 여부에 기초하여, 반도체 장치가 불량품인지의 여부를 결정하는 불량품 결정부를 포함하는, 반도체 장치의 테스트 장치가 제공된다. 본 발명의 테스트 장치에 의해, 불량품이 생산되기 전에 테스트 프로브를 수리하거나 교체할 수 있어, 불량품의 발생을 최소화할 수 있다.
본 발명의 다른 양태에 따르면, 테스트 프로브를 반도체 장치에 제공된 전극 패드에 접촉시켜, 반도체 장치 상에서 전기적 테스트를 수행하는 단계, 전극 패드에 제공된 테스트 프로브의 프로브 손상이 프로브 수리 영역 내에 존재하는지의 여부에 기초하여 테스트 프로브를 수리하거나 교체하는 단계, 프로브 손상이 프로브 수리 영역에 존재하는 것으로 결정된 전극 패드에서, 프로브 손상이 본딩 영역에 존재하는지의 여부에 기초하여, 반도체 장치가 양품인지의 여부를 판단하는 단계, 및 양품인 것으로 판단된 반도체 장치에서, 외부 전극을 전극 패드의 본딩 영역에 본딩하는 단계를 포함하는, 반도체 장치를 제조하는 방법이 제공된다. 본 발명의 제조 방법에 의해, 불량품이 생산되기 전에 테스트 프로브를 수리하거나 교체할 수 있어, 생산성을 개선할 수 있다.
실시형태를 참조하여 본 발명을 설명한다. 본 발명의 특징들을 이용하여 다양한 실시형태를 성취할 수 있고, 본 발명은 예로서 나타낸 실시형태에 제한되지 않음을 당업자는 이해한다.
본 발명에 관련된 반도체 장치의 구성을 이하에 설명한다. 본 발명의 일 양태에 따라, 반도체 장치는 테스트 프로브와 정확하게 접촉하는 전극 패드를 갖는다. 또한, 반도체 장치는 프로브 영역 마크를 갖는다. 프로브 영역 마크는 테스트 프로브와 전극 패드가 접촉하는 프로브 영역을 정의한다. 바람직하게는, 프로브 영역 마크가 전극 패드로부터 이격되어 배치된다. 본 발명의 다른 양태에 따른 반도체 장치는, 프로브 테스트를 수행하기 위하여 테스트 프로브와 접촉하는 전극 패드를 갖는다. 또한, 반도체 장치는 본딩 영역 마크와 프로브 영역 마크를 갖는다. 바람직하게는, 본딩 영역 마크는 전극 패드 상에서 본딩을 수행하는 본딩 영역을 정의한다. 프로브 영역 마크는 전극 패드용 테스트 프로브를 수리하거나 교체하는 프로브 수리 영역을 정의한다.
본 발명에 관련된 반도체 장치의 구체적인 구성을 이하에 설명한다. 본 발명에 관련된 반도체 장치를 도 1 및 도 2 를 이용하여 설명한다. 도 1 은 본 발명에 따른 반도체 장치에 장착된 반도체 웨이퍼의 구성을 나타내는 개략 상면도이다. 도 2 는 도 1 에 나타낸 반도체 웨이퍼 상에 제공된 반도체 칩의 구성을 나타내는 개략 상면도이다.
도 1 에 나타낸 바와 같이, 복수의 반도체 칩 (1) 을 반도체 웨이퍼 (100) 상에 형성한다. 반도체 칩 (1) 을 분리하는 스크라이브 라인 (11) 이 각 반도체 칩 (1) 사이에 제공되어 있다. 상세하게는, 스크라이브 라인으로 반도체 웨이퍼 (100) 를 커팅한 경우, 반도체 웨이퍼가 각각 반도체 칩 (1) 으로 나누어진다. 획득된 반도체 칩 (1) 의 구성을 도 2 에 나타낸다.
도 2 에 나타낸 바와 같이, 반도체 칩 (1) 의 중앙에, 메모리 회로, 로직 회로 등으로 구성된 내부 회로 (2) 가 배치되어 있다. 복수의 I/O 회로 영역 (3) 은 반도체 칩 (1) 의 주변을 따라 테두리 상에 형성되어, 내부 회로 (2) 를 둘러싼다. 상세하게는, I/O 회로 영역 (3) 이 반도체 칩 (1) 의 외부 주변 부근의 4 개의 변을 따라 배치되어 있다. 전극 패드 (4) 는 각각 I/O 회로 영역에 배치되어 있다. I/O 회로 영역 (3) 에 형성된 각각의 I/O 회로는 각각의 전극 패드 (4) 에 전기적으로 연결되어 있다.
다음으로, 반도체 칩 (1) 을 스크라이빙하기 전, 반도체 웨이퍼 (100) 상의 스크라이브 라인 (11) 주변의 구성을 도 3 을 이용하여 설명한다. 도 3 은 스크라이브 라인 (11) 의 교차점 주변 상의 반도체 웨이퍼 (100) 의 확대된 구성을 나타내는 상면도이다. 여기서, X 방향과 Y 방향은 스크라이브 라인 (11) 에 제 공되어 있는방향이다. 상세하게는, 반도체 웨이퍼 (100) 를 X 방향과 Y 방향에 대하여 평행한 방향으로 스크라이빙하고, 각각의 반도체 칩 (1) 으로 나눈다.
반도체 칩 (1) 은 X 방향과 Y 방향을 따르는 스크라이브 라인 (11) 의 양측 상에 배치되어 있다. 도 3 은 반도체 칩 (1) 의 각 코너 주변의 확대된 구성을 나타낸다. 상세하게는, 도 3 은 각 코너 주변의 구성, 즉 각각 4 개의 반도체 칩 (1) 의 바닥부 우측, 바닥부 좌측, 상부 우측, 및 상부 좌측의 구성을 나타낸, 4 개의 반도체 칩 (1) 을 나타낸다. 전극 패드 (4) 를 반도체 칩 (1) 에 형성한다. 도 3 은 2 개의 전극 패드 (4) 가 각 반도체 칩 (1) 의 코너 가장자리에 배치되어 있는 영역을 나타낸다. 따라서, 총 8 개의 전극 패드를 도 3 에 나타낸다. 도 2 에 나타낸 바와 같이, 실제로 복수의 전극 패드 (4) 를 수직 및 수평으로 배열한다. 이러한 이유로, 도 3 에 나타낸 영역의 외측에서, 복수의 전극 패드 (4a) 를 X 방향을 따라 배열하고, 복수의 전극 패드 (4b) 를 Y 방향을 따라 배열한다. 또한, 반도체 칩 (1) 에 배치된 복수의 전극 패드 (4) 중, 도 3 에 나타낸 전극 패드 (4) 를 최외각 (스크라이브 라인 측 상) 에 배열한다.
전극 패드 (4a) 및 전극 패드 (4b) 는 크기가 동일하고, 90 도를 이룬다. 전극 패드 (4) 를, 예를 들어 108 ㎛ × 60 ㎛ 의 크기로 형성한다. 따라서, Y 방향과 X 방향으로 108 ㎛ × 60 ㎛ 의 크기를 갖는 전극 패드 (4a) 가 제공되고, X 방향과 Y 방향으로 108 ㎛ × 60 ㎛ 의 크기를 갖는 전극 패드 (4b) 가 제공된다.
또한, 스크라이브 라인 (11) 이 인접한 반도체 칩 (1) 사이에 제공된다. 스크라이브 라인 (11) 은, 폭이 대략 100 ㎛ 이고, X 방향 또는 Y 방향에 대하여 평행하게 형성된다. 영역 마크 (6) 는 스크라이브 라인 (11) 상에 제공된다. 영역 마크 (6) 는 스크라이브 라인의 중앙 라인 (12) 에 대칭으로 제공된다. 여기서, 전극 패드 (4a) 의 영역을 정의하는 영역 마크 (6a) 와 전극 패드 (4b) 의 영역을 정의하는 영역 마크 (6b) 가 제공된다. 상세하게는, 영역 마크 (6a) 가 전극 패드 (4a) 에 대응하고, 영역 마크 (6b) 가 전극 패드 (4b) 에 대응하며, 이들은 각 전극 패드 (4) 의 영역을 정의한다. 또한, 영역 마크 (6a) 는 X 방향으로 배열된 복수의 전극 패드 (4a) (도 3에 미도시) 의 영역을 정의하고, 영역 마크 (6b) 는 Y 방향으로 배열된 복수의 전극 패드 (4b) (도 3에 미도시) 의 영역을 정의한다. 상기 설명은 바닥부 좌측 코너 주변의 구성을 나타낸 상부 우측 반도체 칩 (1) 을 설명하는 것이지만, 본 설명을 다른 반도체 칩 (1) 에도 적용할 수 있다.
다음으로, 도 4 를 이용하여 영역 마크 (6) 를 가진 전극 패드 (4) 의 구성을 설명한다. 도 4 는 영역 마크 (6) 으로 정의된 전극 패드 (4) 의 영역을 개략적으로 나타내는 확대도이다. X 방향으로 배열된 복수의 전극 패드 (4a) 중 하나의 전극 패드와 영역 마크 (6a) 에 대응하는 부분을 설명한다. 영역 마크 (6a) 는 전극 패드 (4) 내 3 개의 영역을 정의하기 위해, 2 개의 마크를 갖는다. 2 개의 마크 중, 하부 마크는 본딩 영역 마크 (7a) 이고, 상부 마크는 프로브 영역 마크 (7b) 이다. 본딩 영역 마크 (7a) 와 프로브 영역 마크 (7b) 는 Y 방향으로 10 ㎛ 의 간격으로 배치된다. 본딩 영역 마크 (7a) 와 프로브 영역 마크 (7b) 는 직사각형 형상이고, 본딩 영역 마크 (7a) 와 프로브 영역 마크 (7b) 의 각 측이 X 또는 Y 방향에 평행하도록 제공되어 있다.
전극 패드 (4) 는, 본딩 영역 마크 (7a) 와 프로브 영역 마크 (7b) 로 정의된 3 개의 영역을 포함한다. 제 1 영역은, 본딩 영역 마크 (7a) 로부터 X 방향으로 연장하는 가상 라인 (8a) 과 전극 패드 (4) 의 하부 단부 사이의 영역인 본딩 영역 (5a) 이다. 외부 전극에 연결된 골드볼 (gold ball) 이 본딩 영역 (5a) 에 형성된다. 제 2 영역은, 전극 패드 (4) 의 상부 단부와 프로브 영역 마크 (7b) 로부터 X 방향으로 연장하는 가상 라인 (8b) 사이의 영역인 프로브 영역 (5b) 이다. 이 프로브 영역 (5b) 에서, 일반적으로 프로브 테스트를 수행한다. 제 3 영역은, 전극 패드 (4) 의 하부 단부와 프로브 영역 마크 (7b) 로부터 X 방향으로 연장하는 가상 라인 (8b) 사이의 영역인 프로브 수리 영역 (5c) 이다. 본딩 영역 (5a) 은 반도체 칩 (1) 의 외부 주변 측 상에, 즉 X 방향에 평행한 스크라이브 라인 측 상에 배치되어 있다. 상세하게는, 스크라이브 라인이 X 방향에서 전극 패드 (4) 의 하부 측 (-Y 방향) 에 배치되어 있다. 전극 패드 (4) 에서, 본딩 영역 (5a) 및 프로브 수리 영역 (5c) 은 반도체 칩 (1) 의 스크라이브 라인 측 상에 배치되어 있고, 프로브 영역 (5b) 은 반도체 칩 (1) 의 내부 회로 측 상에 배치되어 있다. 또한, 명확한 설명을 위하여, 프로브 수리 영역 (5c) 으로부터 본딩 영역 (5a) 을 제거하여 획득된 영역, 즉 전극 패드 (4) 의 가상 라인 (8a) 과 가상 라인 (8b) 사이의 영역이, 영역 (5d) 이다.
여기서, 전극 패드 (4) 의 크기가 108 ㎛ × 60 ㎛ 인 경우, 전극 패드 (4) 의 하부 단부로부터 34 ㎛ 가 본딩 영역 (5a) 의 길이이다. 프로브 수리 영역 (5c) 은 본딩 영역 (5a) 보다 Y 방향으로 10 ㎛ 넓은 영역이다. 이 영역은, 프로브 영역 마크 (7b) 와 본딩 영역 마크 (7a) 사이의 간격인 영역 (5d) 의 폭에 대응한다. 또한, 전극 패드 (4) 의 상부 단부로부터 64 ㎛ 가 프로브 영역 (5b) 이다. 따라서, 전극 패드 (4) 는 프로브 영역 (5b) 과 프로브 수리 영역 (5c) 으로 나누어지고, 본딩 영역 (5a) 이 프로브 수리 영역 (5c) 에 함유되도록 구성된다. 각 영역에서, X 방향의 폭은 60 ㎛ 이고, 이는 전극 패드 (4) 의 폭과 동일하다. 본딩 영역 (5a) 의 크기는, 와이어 본딩 장치의 본딩 정확도에 따라 결정할 수 있다. 상세하게는, 본딩 영역 (5a) 의 크기를, 본딩된 와이어가 본딩 영역 (5a) 위로 돌출하지 않도록 설정한다.
상기한 바와 같이 구성된 전극 패드의 전기 테스트 방법과 제조 방법을 설명한다. 우선, 전기 테스트 장치의 테스트 프로브 (21) 를 도 5a 에 나타낸 바와 같이 이동시키고, 전극 패드 (4) 의 표면에 대하여 인접하게 한다. 테스트 프로브 (21) 의 단부가 전극 패드의 표면을 누른 상태로 테스트를 수행한다. 따라서, 전극 패드 (4) 와 테스트 프로브 (21) 를 전기적으로 서로 접촉하고, 반도체 칩 (1) 의 내부 회로는 테스트 프로브 (21) 와 전극 패드 (4) 를 통해 대전된다. 도 1 에 나타낸 바와 같이, 반도체 칩 (1) 주변으로 반도체 웨이퍼 (100) 를 스크라이빙하기 전에 테스트를 수행해야 한다.
프로빙을 수행할 때, 테스트 프로브 (21) 와 전극 패드 (4) 의 표면을 접촉시킨 경우, 도 5b 에 나타낸 바와 같이, 전극 패드 (4) 의 표면 상에 "프로브 손 상" (23) 이라고 하는 접촉 손상이 발생한다. 프로브 손상 (23) 이 형성된 영역에서, 외부 전극과 이 영역을 전기적으로 연결하기 위한 본딩을 수행하는 경우, 본딩의 신뢰도가 감소된다. 상세하게는, 프로브 손상 (23) 으로 인해, 전극 패드 (4) 표면의 평탄도가 감소되어, 전극 패드 (4) 상에 형성된 골드볼과 전극 패드 (4) 사이의 기계적 연결 강도가 감소된다.
이러한 프로브 손상 위에 골드볼이 형성되는 것을 방지하기 위하여, 프로브 영역 마크 (7b) 가 광학적으로 검출된다. 그런 다음, 프로브 영역 마크 (7b) 에 의해 정의된 프로브 영역 (5b) 으로 위치를 구체화하고, 테스트 프로브 (21) 의 단부와 전극 패드 (4) 를 접촉시킨다. 그 결과, 프로브 손상 (23) 은 프로브 영역 (5b) 에 정의된다. 테스트를 완료한 후, 도 5b 에 나타낸 바와 같이 본딩 영역 (5a) 상에서 본딩을 수행한다. 상세하게는, 본딩 영역 마크 (7a) 에 의해 정의된 본딩 영역 (5a) 에서, 골드 와이어를 본딩하여 골드볼을 형성한다.
그러나, 대량 생산 라인에서 수많은 반도체 칩의 전기적 특성 테스트를 동일한 테스트 프로브 (21) 를 이용하여 반복적으로 수행할 경우, 테스트 프로브 (21) 의 위치 정확도가 일시적으로 저하된다. 상세하게는, 위치를 프로브 영역 (5b) 으로 구체화하여도, 테스트 프로브 (21) 를 이동시키면, 테스트 프로브 (21) 의 이동 간격으로 설정된 설정 간격이 테스트 프로브 (21) 가 실제 이동하는 실제 이동 간격으로부터 점차 차이가 난다. 그 결과, 전극 패드 (4) 에 대한 테스트 프로브 (21) 의 단부의 접촉 위치가 점차 이동된다. 이 경우, 프로브 손상 (23) 이 프로브 영역 (5b) 으로부터 돌출하는 방식으로 형성될 수 있다. 프로브 손상 (23) 이 본딩 영역 (5a) 내에 형성된 경우, 반도체 칩과 본딩 프로세스 후에 획득된 본딩 와이어 사이의 연결 강도와 관련된 신뢰도가 감소된다.
상기한 바와 같이, 테스트 프로브 (21) 위치의 정확도가 일시적으로 저하되는 경우, 프로브 손상 (23) 이 프로브 영역 (5b) 으로부터 영역 (5d) 으로 이동하여, 본딩 영역 (5a) 에서 최종적으로 형성된다. 프로브 손상 (23) 이 본딩 영역 (5a) 에 형성된 경우, 반도체 칩 (1) 의 본딩 신뢰도가 저하된다.
본 발명에서, 프로브 손상 (23) 이 본딩 영역 (5a) 에 형성되는지의 여부를 결정한다. 프로브 손상 (23) 이 본딩 영역 (5a) 내에 존재하지 않는 경우, 반도체 웨이퍼를 양품 (良品) 으로 판단한다. 반대로, 프로브 손상 (23) 이 본딩 영역 (5a) 내에 존재하는 경우, 반도체 웨이퍼를 불량품으로 판단한다. 그 결과, 후속 프로세스를 수행하여 불량품을 방지하고, 생산성을 개선할 수 있다 .
또한, 본 발명에서, 프로브 손상 (23) 이 본딩 영역 (5a) 내에 존재하는 불량품의 발생을 방지하기 위하여, 프로브 수리 영역 (5c) 내에 프로브 손상 (23) 이 존재하는지의 여부를 결정한다. 프로브 손상 (23) 이 프로브 수리 영역 (5c) 내에 존재하지 않는 경우, 즉, 프로브 손상 (23) 이 전극 패드 (4) 의 하부 단부로부터 가상 라인 (8b) 의 영역에 존재하지 않는 경우, 테스트를 수행한다. 반대로, 프로브 손상 (23) 이 프로브 수리 영역 (5c) 에 존재하는 경우, 테스트 프로브 (21) 를 갖는 프로브 카드를 수리하거나 교체하여, 저하되지 않은 상태를 유지한다. 상세하게는, 특정 개수의 반도체 웨이퍼까지 프로브 손상 (23) 이 프로브 영역 (5b) 에 형성된다. 테스트 프로브 (21) 의 저하가 특정 정도 이상인 경 우, 저하된 테스트 프로브 (21) 를 이용하여 테스트 된 반도체 웨이퍼 상에 형성된 프로브 손상 (23) 이, 프로브 영역 (5b) 으로부터 돌출하는 방식으로 형성된다. 이 때, 프로브 손상 (23) 이 프로브 영역 (5b) 에 근접한 프로브 수리 영역 (5c) 에 형성된다. 즉, 프로브 손상 (23) 이 영역 (5d) 에 형성된다. 그런 다음, 동일한 프로브 카드를 이용하여 테스트를 계속하는 경우, 전극 패드 (4) 내 테스트 프로브 (21) 의 접촉 위치가 점차 이동하여, 프로브 손상 (23) 이 본딩 영역 (5a) 에 형성된다.
프로브 수리 영역 (5c) 이 본딩 영역 (5a) 보다 크게 설정되기 때문에, 프로브 손상 (23) 은 본딩 영역 (5a) 에 형성되기 전에 프로브 수리 영역 (5c) 에 형성된다. 프로브 손상 (23) 이 프로브 수리 영역 (5c) 에 존재하는 것으로 결정된 경우, 프로브 카드를 수리하거나 교체한다. 프로브 카드를 수리하거나 프로브 손상 (23) 이 영역 (5d) 에만 형성된 스테이지에서 다른 단계를 수행하여, 프로브 손상 (23) 이 본딩 영역 (5a) 에 형성되는 것을 방지할 수 있다. 상세하게는, 본딩 신뢰도가 저하되는 것을 방지할 수 있다. 본딩 단계에서, 골드볼이 영역 (5d) 에 형성되지 않는다. 따라서, 프로브 손상 (23) 이 프로브 수리 영역 (5c) 으로부터 본딩 영역 (5a) 을 제외하는 영역 (5d) 에 존재하는 스테이지에서, 프로브 카드를 수리하거나 교체하여, 본딩 영역 (5a) 내 프로브 손상의 발생을 방지할 수 있다. 반도체 칩과 본딩 프로세스 후에 획득된 본딩 와이어 사이의 연결 강도가 충족된다. 따라서, 불량 반도체 웨이퍼의 발생을 방지할 수 있고, 생산성을 개선할 수 있다.
상기한 바와 같이, 반도체 웨이퍼의 다음 테스트에서, 프로브 수리 영역 (5c) 으로부터 본딩 영역 (5a) 을 제외하는 영역 (5d), 즉 도 4 에 나타낸 가상 라인 (8a) 과 가상 라인 (8b) 사이에 10 ㎛ 의 폭을 갖는 영역 (5d) 에서 프로브 손상 (23) 이 검출된 경우, 본딩 영역 (5a) 내 프로브 손상 (23) 의 형성을 방지할 수 있다. 따라서, 불량품의 발생을 방지하고, 생산성을 개선할 수 있다.
또한, 테스트 프로브 (21) 가 전극 패드 (4) 의 표면 상으로 이동한 경우, 프로브 손상 (23) 이 전개되어, 도 5b 에 나타낸 바와 같이 선형 프로브 손상 (23) 이 발생한다. 또한, 프로빙을 반복적으로 수행할 경우, 복수의 프로브 손상 (23) 이 발생한다. 이 경우, 도 5b 에 나타낸 바와 같이, 복수의 선형 프로브 손상 (23) 이 전극 패드 (4) 의 표면 상에 발생한다.
이 때, 테스트 프로브 (21) 가 전극 패드 (4) 의 표면 상에서 움직이는 방향이 도 5a 에서 화살표 (+Y 방향) 로 나타낸 방향인 것이 바람직하다. 상세하게는, 전극 패드 (4) 의 표면 주변에서, 테스트 프로브 (21) 가 이동 방향으로 미끄러지는 방식으로 이동하여, 본딩 영역 (5a) 으로부터 분리되는 것이 바람직하다. 따라서, 테스트 프로브 (21) 가 테스트 프로브의 이동 정확도가 시간에 따라 저하될 때 설정된 이동 간격 보다 긴 간격으로 이동한 경우에도, 프로브 손상 (23) 이 프로브 영역 (5b) 내로 정의된다.
각 영역은 전극 패드 (4) 의 표면 상의 이동 방향에 대하여 수직한 방향으로 개별적으로 정의된다. 상세하게는, 프로브 영역 (5b) 과 프로브 수리 영역 (5c) 이 프로브 영역 마크 (7b) 로부터 X 방향으로 연장하는 가상 라인 (8b) 에 의 해 나누어지고, 프로브 수리 영역 (5c) 내 본딩 영역 (5a) 의 위치가 본딩 영역 마크 (7a) 로부터 X 방향으로 연장하는 가상 라인 (8a) 에 의해 결정된다. 가상 라인 (8a) 과 가상 라인 (8b) 는 전극 패드 (4) 의 표면 상의 테스트 프로브 (21) 의 이동 방향에 대하여 수직이다. 즉, 가상 라인 (8a) 과 가상 라인 (8b) 이 X 방향인 경우, 전극 패드 (4) 의 표면 상에서 테스트 프로브 (21) 의 이동 방향은 일반적으로 Y 방향이다. 이러한 방향은 수직 방향일 뿐만 아니라 경사진 방향 일 수도 있다. 또한, 전극 패드 (4) 의 표면 상에서 테스트 프로브 (21) 의 이동 방향은, 테스트 프로브 (21) 가 본딩 영역 (5a) 으로부터 분리되는 방향이다.
이제, 도 6 을 이용하여 영역 마크 (6) 를 형성하는 바람직한 위치를 설명한다. 도 6a 는 전극 패드 (4) 의 구성을 나타내는 평면도이고, 도 6b 는 전극 패드 (4) 의 구성을 나타내는 단면도이다. 일반적으로, 전극 패드 (4) 는 알루미늄과 같은 금속층으로 형성되고, 전극 패드 (4) 의 외부 주변을 커버하기 위하여 절연 필름 (9) 이 형성된다. 상세하게는, 전극 패드 (4) 를 노축하기 위하여, 개구부가 알루미늄 층 상의 절연 필름 (9) 에 제공된다. 여기서, 절연 필름 (9) 은 전극 패드 (4) 가 제공되지 않은 위치로부터 전극 패드 (4) 위로 절연 필름 (9) 이 형성된다. 이러한 이유로, 전극 패드 (4) 의 외부 주변 상의 절연 필름 (9) 에 스테이지 (10) 가 형성된다. 영역 마크 (6) 가 전극 패드 (4) 의 외부 주변 근처에 형성된 경우, 스테이지 (10) 때문에 영역 마크 (6) 가 검출되지 않는다. 즉, 영역 마크 (6) 를 광학적으로 검출하려 해도, 영역 마크 (6) 가 스테이지부 (1) 뒤에 가려져 있어, 영역 마크 (6) 는 보다 인식되기 힘들다. 특히, 절연 필름 (9) 이 폴리이미드와 같은 수지로 형성된 경우, 영역 마크 (6) 가 더 인식되지 않을 수 있다. 상세하게는, 수지 필름이 일반적으로 SiN 과 같은 무기 필름 보다 더 두껍게 형성되기 때문에, 높은 스테이지가 형성되고, 따라서 광학적 검출이 어려워진다. 따라서, 영역 마크 (6) 는 전극 패드 (4) 로부터 이격되어 형성되는 것이 바람직하고, 폴리이미드와 같은 수지 필름이 전극 패드 (4) 의 상부층 상에 형성된 반도체 장치가 특히 바람직하다.
전극 패드 (4) 와 같은 최상부층인 금속층을 패터닝하거나, 다른 금속층을 패터닝하여 영역 마크 (6) 를 제공할 수 있다. 예를 들어, 반도체 칩의 내부 회로 (2) 내 와이어링층과 같은 금속층을 이용할 수 있다. 이러한 금속층을 패터닝하여, 영역 마크 (6) 를 형성하고, 제조 프로세스의 증가를 방지할 수 있다. 또한, 영역 마크 (6) 는 광학적으로 식별 가능한 한, 임의의 타입의 마크일 수 있다. 영역 마크 (6) 를 보호하기 위하여, 영역 마크 (6) 전체를 폴리이미드와 같은 투명 절연 필름으로 커버할 수 있다. 이 경우, 영역 마크 (6) 를 금속 패턴이 절연 필름의 스테이지 뒤에 가려지지 않게 배치하여, 영역 마크 (6) 가 더 이상 광학적으로 검출되지 않는 것을 방지한다.
영역 마크 (6) 의 형태는 특별히 제한되지 않는다. 직사각형 금속 패턴을 형성할 수 있고, 전극 패드 (4) 내 각 영역은 금속 패턴의 패턴 가장자리로부터 연장하는 가상 라인 (8) 에 의해 정의할 수 있다. 물론, 마크가 각 영역을 정의할 수 있는 한, 형태는 삼각형, 사다리꼴 등의 형태가 될 수 있다. 이 패턴은 포토리소그래피 프로세스에서 높은 정확도로 형성될 수 있다. 영역 마크 (6) 는 스크라이브 라인 (11) 상에 배치되는 것이 바람직하다. 이는 영역 마크 (6) 를 형성하기 위한 여분의 공간이 스크라이브 라인 (11) 상에 존재하기 때문이다. 또한, 다른 와이어링층이나 절연 필름층이 형성되어 있지 않기 때문에, 광학적 검출을 쉽게 수행할 수 있다. 또한, 스크라이브 라인 (11) 이 임의의 타입의 반도체 웨이퍼에 제공되기 때문에, 영역 마크 (6) 는 반도체 웨이퍼에 형성된 와이어링 구조에 상관 없이 쉽게 식별할 수 있다.
다음으로, 도 7 을 이용하여 이러한 반도체 웨이퍼의 테스트 프로세스를 설명한다. 도 7 은 반도체 웨이퍼의 테스트 프로세스를 나타내는 순서도이다. 우선, 프로브 카드를 세팅한다 (단계 S101). 여기서, 표준 프로브 카드를 세팅한다. 다음으로, 웨이퍼 카세트 내에 저장된 복수의 반도체 웨이퍼 중 하나의 반도체 웨이퍼를 테스트를 수행하기 위해 꺼내고, 테스트 장치의 일 스테이지에 세팅한다 (단계 S102). 그런 다음, 반도체 웨이퍼의 배향을 수행한다 (단계 S103). 상세하게는, 도 3 에 나타낸 바와 같이 직각을 이루는 2 개의 스크라이브 라인 (11) 을 반도체의 배향 평면에 기초하여 X 및 Y 방향과 일치시킨다. 이 때, 예를 들어 배향을 수행하기 위하여, 테스트 장치의 스테이지를 활성화한다.
그 후, 반도체 웨이퍼 상에 제공된 각 반도체 칩 (1) 마다 프로브 테스트를 수행한다 (단계 S104). 상세하게는, 테스트 프로브 (21) 의 단부를 각 반도체 칩 (1) 의 전극 패드 (4) 에 근접하게 하고, 전기적 신호를 테스트기 (미도시) 로부터 출력한다. 전기적 신호에 기초하여 반도체 칩으로부터 출력 신호를 검출하여, 반도체 칩 (1) 의 전기적 특성 분석 테스트를 수행한다. 본 프로브 테스 트에 의해, 반도체 칩의 양품/불량품 결정을 수행한다. 본 테스트를 웨이퍼 내 테스트되는 모든 반도체 칩 (1) 에 대하여 수행한다. 테스트를 수행할 때, 프로브 영역 마크 (7b) 를 인식하여, 테스트 프로브 (21) 가 프로브 영역 (5b) 에 근접하게 한다. 상세하게는, 프로브 영역 마크 (7b) 에 의해 정의된 프로브 영역 (5b) 을 인식하고, 테스트 프로브 (21) 의 위치를 이 프로브 영역 (5b) 으로 구체화한다. 테스트 장치는 전극 패드 (4) 로부터 이격되어 배치된 프로브 영역 마크 (7b) 를 인식하고, 테스트 프로브 (21) 의 위치를 프로브 영역 마크 (7b) 에 의해 정의된 프로브 영역 (5b) 으로 결정한다. 이 위치에서, 테스트 프로브 (21) 를 전극 패드 (4) 의 표면에 접촉시켜, 프로빙을 수행한다. 테스트 장치는 테스트 프로브 (21) 를 반도체 장치에 제공된 전극 패드 (4) 에 접촉시켜, 반도체 장치 상에서 전기적 테스트를 수행한다. 따라서, 본딩 신뢰도를 개선할 수 있다.
다음으로, 반도체 웨이퍼의 프로브 손상 (23) 이 존재하고 프로브 테스트가 수행되는 영역에 기초하여, 프로브 수리 결정을 수행한다 (단계 S105). 상세하게는, 각 전극 패드 (4) 에 제공된 프로브 손상 (23) 을 광학적으로 검출한다. 그런 다음, 프로브 영역 마크 (7b) 에 기초하여, 프로브 수리 영역 (5c) 내에 프로브 손상 (23) 이 존재하는지의 여부를 결정하여, 수리나 교체가 필요한지를 판단한다. 테스트 장치는, 전극 패드 (4) 에 제공된 테스트 프로브 (21) 의 프로브 손상 (23) 이 프로브 수리 영역 (5c) 내에 존재하는지의 여부를 결정한다. 여기서, 프로브 수리 영역 (5c) 은 상기한 바와 같이, 전극 패드 (4) 의 하부 단부로부터 가상 라인 (8b) 까지의 영역이다. 프로브 손상 (23) 이 프로브 수리 영역 (5c) 내에 존재하지 않는 경우, 반도체 칩은 어셈블링 프로세스로 진행한다 (단계 S109). 프로브 손상 (23) 이 프로브 수리 영역 (5c) 내에 존재하는 경우, 프로브 카드를 교체하거나 수리한다 (단계 S106). 그 결과, 그 다음 및 후속하는 반도체 웨이퍼 상에서 표준 프로브 카드를 이용하여 테스트를 수행한다.
프로브 수리 영역 (5c) 내에 프로브 손상 (23) 이 존재하는 전극 패드 (4) 상에서 불량품 결정을 수행한다 (단계 S107). 상세하게는, 본딩 영역 마크 (7a) 에 기초하여, 단계 S105 에서 검출된 프로브 손상 (23) 본딩 영역 (5a) 내에 존재하는지의 여부를 결정한다. 프로브 손상 (23) 이 본딩 영역 (5a) 내에 존재하지 않는 경우, 반도체 칩은 어셈블링 프로세스로 진행한다 (단계 S109). 상세하게는, 프로브 손상 (23) 이 본딩 영역 (5a) 내에 존재하지 않는 반도체 칩이 와이어 본딩에 영향을 받지 않기 때문에, 반도체 칩을 양품으로 판단한다. 와이어 본딩을 수행하여, 양품으로 판단된 반도체 칩의 전극 패드 (4) 를 외부 전극에 본딩한다. 반대로, 프로브 손상 (23) 이 본딩 영역 (5a) 내에 존재하는 경우, 반도체 칩을 불량품으로 판단한다 (단계 S108). 프로브 손상 (23) 이 본딩 영역 (5a) 내에 존재하는 것으로 결정된 전극 패드 (4) 를 갖는 반도체 칩을 불량품을 판단한다.
단계 S104 및 단계 S108 에서, 양품/불량품 결정을 수행한 반도체 칩을 각각 상이한 마크를 적용하여 구별한다. 그런 다음, 반도체 칩 (1) 을 스크라이브 라인 (11) 을 따라 커팅하여, 불량 반도체 칩을 폐기한다. 양호한 반도체 칩 (1) 을 어셈블링 프로세스로 진행하고 (단계 S109), 다이 본딩, 와이어 본딩 등의 단계를 수행한다. 또한, 단계 S108 에서 불량품으로 판단된 반도체 칩에서, 프로브 손상 (23) 을 상세하게 테스트할 수 있다. 상세한 테스트에 의해 프로브 손상 (23) 이 본딩에 영향을 주지 않는 것으로 판단된 경우, 반도체 칩 (1) 을 어셈블링 프로세스로 송출할 수 있다 (단계 S109).
하나의 반도체 웨이퍼 (100) 상에서 테스트를 수행한 다음, 반도체 카세트에서 다음 반도체 웨이퍼를 꺼낸다 (단계 S110). 그런 다음, 상기한 바와 같이, 동일한 프로세스를 통해 테스트를 수행한다. 상세하게는, N 번째 반도체 웨이퍼 (100) 를 테스트한 후, (N+1) 번째 반도체 웨이퍼를 테스트한다. N 번째 반도체 웨이퍼를 테스트한 후, 임시적으로 저하된 테스트 프로브를 수리하거나 교체하여, (N+1) 번째 반도체 웨이퍼에서 불량 반도체 칩 (1) 이 발생하는 것을 방지할 수 있다. 그 결과, 생산성이 개선된다.
다음으로 도 8 을 이용하여, 상기 프로세스를 통해 프로브 테스트를 수행하는 테스트 장치의 구성을 설명한다. 도 8 은 테스트 장치의 구성을 나타내는 블록선도이다. 테스트 장치 (30) 는 프로브 테스트 유닛 (40) 과 프로브 손상 검출 유닛 (50) 을 포함한다. 프로브 테스트 유닛 (40) 은 프로브 카드 (41), 웨이퍼 세팅부 (42), 배향부 (43), 및 프로브 테스트 실행부 (44) 를 포함한다. 프로브 손상 검출부 (50) 는 표시부 (51), 검출부 (52), 프로브 수리 결정부 (53), 불량품 결정부 (54), 및 영역 세팅부 (55) 를 포함한다.
프로브 테스트 유닛 (40) 에 제공된 프로브 카드 (41) 는 복수의 프로브 침을 포함한다. 복수의 프로브 침을 프로브 카드 (41) 에 접착하여, 테스트 대상 인 반도체 칩 (1) 의 전극 패드 (4) 의 배열에 대응시킨다. 웨이퍼 세팅부 (42) 는 반도체 웨이퍼 (100) 가 장착되어 있는 스테이지와 웨이퍼 카세트로부터 반도체 웨이퍼를 하나씩 꺼내어 스테이지 상에 장착하는 로더를 포함한다. 웨이퍼 세팅부 (42) 는, 예를 들어 25 개의 반도체 웨이퍼가 저장되어 있는 웨이퍼 카세트로부터 하나의 반도체 웨이퍼를 꺼내어 스테이지 상에 장착한다. 스테이지는 X 또는 Y 방향으로 이동 가능하고 θ 방향으로 회전 가능하도록 제공된다.
배향부 (43) 는 반도체 웨이퍼의 배향 평면에 기초하여 배향을 수행한다. 예를 들어, 반도체 웨이퍼의 배향 평면의 단부의 화상을 소정의 위치에 배치되어 있는 CCD 카메라로 촬영한다. 그런 다음, 스테이지를 배향 평면의 방향이 CCD 카메라의 화상 소자 내 소정의 방향 (X 방향 또는 Y 방향) 이 되도록 회전시키고, 스테이지를 배향 평면의 단부의 위치가 소정의 위치가 되도록 X 또는 Y 방향으로 더 이동시킨다. 따라서, 스테이지 상의 반도체 웨이퍼를 배향할 수 있다.
프로브 테스트 실행부 (44) 는 배향된 반도체 웨이퍼 상에서 프로브 테스트를 실행한다. 프로브 테스트 실행부 (44) 는 테스트 프로브 (21) 를 반도체 칩에 제공된 전극 패드 (4) 에 접촉시켜, 반도체 칩 상에서 전기적 테스트를 수행한다. 예를 들어, 프로브 침을 구비한 프로브 카드 (41) 를 테스트 프로브 (21) 의 단부가 반도체 웨이퍼 (100) 에 제공된 전극 패드 (4) 에 근접하도록 이동시킨다. 상세하게는, 프로브 침을 구비한 프로브 카드 (41) 를 제조하여, 반도체 웨이퍼 (100) 에 제공된 반도체 칩 상의 전극 패드 (4) 에 대응시키고, 테스트 장치에 세팅한다. 프로브 카드 (41) 를 프로브 침의 단부가 전극 패드 (4) 에 근 접하도록 이동시킨다. 테스트용 전기적 신호를 테스트기로부터 전극 패드 (4) 로 출력하고, 동시에 반도체 칩 (1) 으로부터의 출력 신호를 프로브 카드 (41) 를 통해 출력한다. 그런 다음, 테스트기는 출력 신호에 기초하여 반도체 칩 (1) 상에서 전기적 특성 테스트를 수행한다. 이 때, 전극 패드 (4) 의 표면 상의 테스트 프로브 (21) 의 이동 방향은 X 또는 Y 방향이거나, 테스트 프로브 (21) 가 본딩 영역 (5a) 으로부터 분리하는 방향 및 가상 라인 (8) 에 수직한 방향이다.
프로브 테스트가 실행되는 반도체 웨이퍼에서, 프로브 손상 (23) 은 프로브 손상 검출 유닛 (50) 으로 검출한다. 프로브 손상 검출 유닛 (50) 에 제공된 검출부 (52) 는 조도를 반사하는 광 소스, 반도체 웨이퍼 상에서 반사된 광원으로부터 광을 검출하는 CCD 카메라와 같은 광 검출기, 및 광 소스로부터 반도체 웨이퍼로 그리고 반도체 웨이퍼로부터 광 검출기로 광을 투과하는 광학 시스템을 포함한다. 예를 들어, 반도체 웨이퍼가 장착되어 있는 스테이지를 주사하여, 반도체 웨이퍼 전면의 화상을 촬영한다. 반도체 웨이퍼의 전면의 화상을 촬영하여 획득된 데이터를 화상 데이터로 메모리에 저장한다. 이 때, 주사 방향을 스크라이브 라인 (11) 의 방향과 일치시키는 것이 바람직하다. 상세하게는, 반도체 웨이퍼 주사 방향은 X 또는 Y 방향이다.
검출부 (52) 는 스크라이브 라인 (11) 상에 배치된 영역 마크 (6) 를 검출한다. 상세하게는, 검출부 (52) 는 마크의 형태와 반도체 웨이퍼의 화상의 형태를 미리 영역 마크 (6) 로서 저장하고, 상기 마크와 일치하는 마크를 영역 마크 (6) 로서 인식한다. 영역 마크 (6) 에 있어서, 상이한 형태를 갖는 마크를 프 로브 영역 마크 (7b) 와 본딩 영역 마크 (7a) 에 적용할 수 있다. 따라서, 프로브 영역 마크 (7b) 와 본딩 영역 마크 (7a) 를 확실히 인식할 수 있다.
영역 세팅부 (55) 는 영역 마크 (6) 에 기초하여, 전극 패드 (4) 에 본딩 영역 (5a), 프로브 영역 (5b), 및 프로브 수리 영역 (5c) 을 세팅한다. 예를 들어, 영역 세팅부 (55) 는 프로브 영역 (5b) 과 프로브 수리 영역 (5c) 을 프로브 영역 마크 (7b) 의 패턴 가장자리를 스크라이브 라인 (11) 에 평행한 방향으로 연장하여 획득된 가상 라인 (8b) 으로 세팅한다. 영역 세팅부 (55) 는 본딩 영역 (5a) 을 본딩 영역 마크 (7a) 의 패턴 가장자리를 스크라이브 라인 (11) 에 평행한 방향으로 연장하여 획득된 가상 라인 (8a) 으로 더 세팅한다.
상세하게는, 검출부 (52) 의 광 방사가, 예를 들어 2 차원 배열 CCD 카메라로 촬영된 경우, CCD 카메라의 화상 소자의 배열이 X 방향 및 Y 방향과 일치한다. 즉, CCD 카메라를 CCD 카메라의 화상 소자가 X 방향과 Y 방향으로 배열되도록 세팅한다. 그런 다음, 스테이지를 X 방향과 Y 방향으로 주사하여, 반도체 웨이퍼의 전면의 화상을 촬영한다. 그 후, 영역 마크 (6) 의 패턴 가장자리를 반도체 웨이퍼의 화상에 기초하여 검출한다. 이 영역 마크 (6) 의 패턴 가장자리로부터 X 방향 또는 Y 방향으로 연장하는 라인은 가상 라인 (8) 이다. 각 영역을 화상 데이터 내 패턴 가장자리의 화상 소자에 기초하여 세팅한다. 상세하게는, 패턴 가장자리를 촬영된 화상인 화상 데이터로부터 검출하고, 패턴 가장자리의 화상 소자를 구체화한다. 화상 소자로부터 X 방향 또는 Y 방향으로 연장하는 라인이 가상 라인 (8) 이기 때문에, 각 영역은 화상 소자를 포함하는 X 방향 내 화상 소자 의 하나의 열 또는 Y 방향 내 화상 소자의 하나의 열에 의해 정의된다.
또한, 검출부 (52) 는 상이한 반사율에 기초하여, 전극 패드 (4) 또는 전극 패드 (4) 상에 제공된 프로브 손상 (23) 을 검출할 수 있다. 상세하게는, 전극 패드 (4) 의 표면 상에서 금속이 노출되기 때문에, 전극 패드 (4) 상의 반사율이 절연 필름, Si 기판 등과 같은 다른 부분의 반사율 보다 높다. 또한, 표면 상에 요철이 형성되어, 프로브 손상 (23) 에 대한 반사율이 프로브 손상 (23) 이 존재하지 않는 전극 패드 (4) 의 표면 보다 낮다. 따라서, 반도체 웨이퍼 (100) 의 표면 상에서 반사된 광을 검출하여, 상이한 반사율에 기초하여 전극 패드 (4) 와 프로브 손상 (23) 의 위치를 구체화할 수 있다. 따라서, 전극 패드 (4), 프로브 손상 (23), 및 영역 마크 (16) 의 화상 소자가 검출된다.
예를 들어, 도 4 에 나타낸 구성에서, 본딩 영역 마크 (7a) 의 상부측에서 패턴 가장자리의 화상 소자가 검출된다. 전극 패드 (4) 에 대응하는 화상 소자 중, 상기 패턴 가장자리의 화상 소자를 포함하고, X 방향으로 검출된 화상 소자의 열 아래인 화상 소자가 본딩 영역 (5a) 이다. 또한, 프로브 영역 마크 (7b) 의 하부측 상의 패턴 가장자리의 화상 소자가 검출된다. 전극 패드 (4) 에 대응하는 화상 소자 중, 상기 패턴 가장자리의 화상 소자를 포함하고 X 방향으로 검출된 화상 소자의 열 아래인 화상 소자가 프로브 영역 (5b) 이고, 상기 패턴 가장자리의 화상 소자를 포함하고 X 방향으로 검출된 화상 소자의 열 아래인 화상 소자가 프로브 수리 영역 (5c) 이다. 각 영역의 화상 소자를 상기 프로세스를 수행하여 쉽게 세팅할 수 있다. 화상 소자의 배열과 스크라이브 라인 (11) 의 방향을 일치 시켜, 각 영역을 쉽게 정의할 수 있다.
표시부 (51) 는 LCD 나 CRT 와 같은 표시 장치를 포함하고, 반도체 웨이퍼의 촬영된 화상을 표시한다. 일반적으로, 반도체 웨이퍼의 화상은 확대되고 표시된다. 이 때, X 방향 또는 Y 방향을 따라 배치된 가상 라인 (8) 은 화면 상에 표시될 수 있다.
프로브 수리 결정부 (53) 는 상기한 바와 같이 정의된 프로브 수리 영역 (5c) 에 기초하여, 프로브 카드 (41) 를 수리할지 또는 교체할지를 결정한다. 프로브 수리 결정부 (53) 는 전극 패드 (4) 상에 형성된 테스트 프로브의 프로브 손상이 프로브 수리 영역 (5c) 내에 존재하는지의 여부를 결정한다. 상세하게는, 프로브 수리 결정부 (53) 는 각 전극 패드에 제공된 프로브 손상 (23) 을 검출한다. 즉, 프로브 수리 결정부 (53) 는 전극 패드 (4) 내 프로브 손상 (23) 의 화상 소자를 구체화한다. 그런 다음, 프로브 수리 결정부 (53) 는 프로브 손상 (23) 의 화상 소자가 프로브 수리 영역 (5c) 에 포함되어 있는지의 여부에 기초하여, 프로브 카드 (41) 를 수리할지 교체할지를 결정한다. 상세하게는, 프로브 손상 (23) 의 화상 소자가 프로브 수리 영역 (5c) 의 화상 소자에 포함되는 경우, 프로브 수리 결정부 (53) 는 프로브 카드 (41) 의 수리 또는 교체를 판단한다. 따라서, 표준 프로브 카드 (41) 를 이용하여 다음 및 후속하는 반도체 웨이퍼의 테스트를 수행할 수 있다. 프로브 손상 (23) 의 화상 소자가 프로브 수리 영역 (5c) 의 화상 소자에 포함되는 경우, 즉, 프로브 손상 (23) 이 오직 프로브 영역 (5b) 에만 존재하는 경우, 프로브 수리 결정부 (53) 는 프로브 카드 (41) 의 수리 또는 교체를 판단한다.
불량품 결정부 (54) 는 상기한 바와 같이 정의된 본딩 영역 (5a) 에 기초하여, 불량품 결정을 수행한다. 불량품 결정부 (54) 는 프로브 손상이 프로브 수리 영역에 존재하는 것으로 결정된 전극 패드 (4) 에서, 프로브 손상 (23) 이 본딩 영역 (5a) 내에 존재하는지의 여부에 기초하여 반도체 칩이 불량품인지의 여부를 결정한다. 상세하게는, 불량품 결정부 (54) 는 상기한 바와 같이 프로브 손상 (23) 으로 검출된 화상 소자가 본딩 영역 (5a) 에 포함되는지의 여부에 기초하여 불량품 결정을 수행한다. 프로브 손상 (23) 으로 검출된 화상 소자가 본딩 영역 (5a) 의 화상 소자에 포함된 경우, 반도체 웨이퍼를 불량으로 판단한다. 프로브 손상의 화상 소자가 본딩 영역 (5a) 의 화상 소자에 포함되지 않은 경우, 반도체 웨이퍼를 양호로 판단한다. 반도체 웨이퍼가 불량인지 양호인지를 이러한 방식으로 판단한다.
불량품 결정 또는 프로브 수리 결정은 수동으로 수행할 수 있다. 이 경우, 표시부 (51) 가 표시된 각 영역을 정의하는 가상 라인 (8) 을 표시하여, 프로브 손상이 존재하는지를 시각적으로 확인한다. 따라서, 쉽게 결정을 수행할 수 있다.
도 9 에 나타낸 바와 같이, 반도체 칩 (1) 의 양 단부 상에 영역 마크가 제공되어, 상기 영역 마크와 연결되는 가상 라인 (8a 및 8b) 에 의해 프로브 영역, 본딩 영역, 및 프로브 수리 영역을 정의한다. 여기서, 도 9 는 반도체 칩 (1) 의 하부 단부의 구성을 나타낸다. 상세하게는, 본딩 영역 마크 (7a) 와 프로브 영역 마크 (7b) 가 스크라이브 라인 (11) 상의 반도체 칩 (1) 의 양 단부 상에 제공된다. 본딩 영역 마크 (7a) 를 연결하는 라인은 가상 라인 (8a) 이고, 프로브 영역 마크 (7b) 를 연결하는 라인은 가상 라인 (8b) 이다.
프로브 영역 마크 (7b) 및 본딩 영역 마크 (7a) 는 물리적으로 동일할 수 있다. 이 경우, 예를 들어, 본딩 영역 (5a) 은 영역 마크 (6) 의 패턴 가장자리로부터 연장하는 가상 라인에 의해 정의될 수 있고, 프로브 영역 (5b) 은 반대측 가장자리로부터 연장하는 가상 라인에 의해 정의될 수 있다. 상세하게는, 도 4 에 나타낸 구성에서, 영역 마크의 상부 단부가 가상 라인 (8b) 과 일치하고, 그의 하부 단부가 가상 라인 (8a) 과 일치한다. 다르게는, 프로브 영역 (5b) 이나 본딩 영역 (5a) 이 영역 마크의 가장자리에 기초하여 정의될 수 있고, 다른 영역은 가장자리로부터 소정의 개수의 화상 소자로 분리되는 화상 소자에 기초하여 정의될 수 있다. 상세하게는, 하나의 화상 소자에 대응하는 간격을 화상 데이터로부터 계산할 수 있다. 가장자리로부터 프로브 영역 (5b) 과 프로브 수리 영역 (5c) 사이의 차이에 대응하는 간격에 의해 분리되는 화상 소자를 갖는 일렬의 화상 소자를 가상 라인 (8) 으로 세팅할 수 있다.
본 발명은 상기 실시형태에 제한되지 않고, 본 발명의 정신을 벗어나지 않는 범위 내에서 변형 및 변경이 가능하다.
본 발명에 의하면, 테스트 프로브를 전극 패드에 접촉시키기 위해 프로브 영역을 정의하는 프로브 영역 마크를 포함하고 전극 패드로부터 이격되어 배치되어 있는 프로브 영역 마크를 포함하는 반도체 장치가 제공되어, 프로브 영역 (마크) 를 쉽게 인식할 수 있고, 테스트를 정확하게 수행할 수 있다.

Claims (24)

  1. 전극 패드, 및 상기 전극 패드에 테스트 프로브를 접촉시키기 위해 프로브 영역을 정의하는 프로브 영역 마크를 포함하고,
    상기 프로브 영역 마크가 상기 전극 패드로부터 이격되어 배치되어 있는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 전극 패드의 외부 주변을 커버하기 위하여 제공된 절연 필름을 더 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 프로브 영역 마크는 스크라이브 (scribe) 라인 상에 제공되어 있는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 전극 패드 상에서 본딩을 수행하는 본딩 영역을 정의하는 본딩 영역 마크를 더 포함하고,
    상기 프로브 영역 마크는 상기 전극 패드용 테스트 프로브를 수리하거나 교체하는 프로브 수리 영역을 정의하는, 반도체 장치.
  5. 테스트 프로브를 수행하기 위해 테스트 프로브와 접촉하는 전극 패드;
    상기 전극 패드 상에서 본딩을 수행하는 본딩 영역을 정의하는 본딩 영역 마크; 및
    상기 전극 패드용 테스트 프로브를 수리하거나 교체하는 프로브 수리 영역을 정의하는 프로브 영역 마크를 포함하는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 테스트 프로브와 접촉하는 상기 프로브 영역이 상기 프로브 영역 마크에 기초하여 정의되는, 반도체 장치.
  7. 제 5 항에 있어서,
    상기 전극 패드의 외부 주변을 커버하도록 제공된 절연 필름을 더 포함하고,
    상기 프로브 영역 마크와 상기 본딩 영역 마크는 상기 전극 패드로부터 이격되어 제공된, 반도체 장치.
  8. 제 5 항에 있어서,
    상기 전극 패드의 프로브 수리 영역이 상기 프로브 영역 마크로부터 스크라이브 라인에 평행 방향으로 연장하는 가상 라인에 따라 정의되고,
    상기 전극 패드의 본딩 영역은 상기 본딩 영역 마크로부터 상기 스크라이브 라인에 평행한 방향으로 연장하는 가상 라인에 기초하여 정의되는, 반도체 장치.
  9. 제 5 항에 있어서,
    상기 프로브 영역 마크와 상기 본딩 영역 마크는 각각 반도체 장치에 제공된 반도체 칩의 각각의 양 단부 상에 형성되고,
    상기 프로브 수리 영역은 상기 각 양 단부 상에 형성된 상기 프로브 영역 마크와 연결된 가상 라인에 기초하여 정의되며,
    상기 본딩 영역은 상기 각각의 양 단부 상에 형성된 상기 본딩 영역 마크와 연결된 가상 라인에 기초하여 정의되는, 반도체 장치.
  10. 제 8 항에 있어서,
    상기 전극 패드에, 상기 테스트 프로브의 프로브 손상이 상기 가상 라인으로부터 경사진 방향으로 형성되어 있는, 반도체 장치.
  11. 제 10 항에 있어서,
    반도체 칩의 내부 회로 측 상의 상기 전극 패드의 단부로부터 상기 프로브 영역 마크 내 가상 라인까지의 영역은 프로브 수리 영역으로서 정의되는, 반도체 장치.
  12. 반도체 장치에 제공된 전극 패드에 테스트 프로브를 접촉시켜, 상기 반도체 장치 상에서 전기적 테스트를 수행하는 반도체 장치의 테스트 방법으로서,
    상기 전극 패드로부터 이격되어 제공된 프로브 영역 마크를 인식하는 단계; 및
    상기 프로브 영역 마크에 의해 정의된 프로브 영역으로 상기 테스트 프로브의 위치를 결정하는 단계를 포함하는, 반도체 장치의 테스트 방법.
  13. 제 12 항에 있어서,
    상기 반도체 장치에 제공된 상기 전극 패드에 상기 테스트 프로브를 접촉시켜, 상기 반도체 장치 상에서 전기적 테스트를 수행하는 단계;
    상기 전극 패드에 제공된 상기 테스트 프로브의 프로브 손상이 상기 프로브 수리 영역 내에 존재하는지의 여부를 결정하는 단계;
    프로브 손상이 상기 프로브 수리 영역 내에 존재하는 것으로 결정된 경우, 상기 테스트 프로브를 수리하거나 교체하는 단계;
    프로브 손상이 상기 프로브 수리 영역 내에 존재하는 것으로 결정된 전극 패드에서, 프로브 손상이 상기 본딩 영역 내에 존재하는지의 여부를 결정하는 단계; 및
    프로브 손상이 상기 본딩 영역 내에 존재하는 것으로 결정된 상기 전극 패드를 갖는 상기 반도체 장치를 불량품으로 판단하는 단계를 더 포함하는, 반도체 장치의 테스트 방법.
  14. 테스트 프로브를 반도체 장치에 제공된 전극 패드에 접촉시켜, 상기 반도체 장치 상에서 전기적 테스트를 수행하는 단계;
    상기 전극 패드에 제공된 테스트 프로브의 프로브 손상이 프로브 수리 영역 내에 존재하는지의 여부를 결정하는 단계;
    프로브 손상이 상기 프로브 수리 영역 내에 존재하는 것으로 결정된 경우, 상기 테스트 프로브를 수리하거나 교체하는 단계;
    프로브 손상이 상기 프로브 수리 영역 내에 존재하는 것으로 결정된 전극 패드에서, 프로브 손상이 상기 본딩 영역 내에 존재하는지의 여부를 결정하는 단계; 및
    프로브 손상이 상기 본딩 영역 내에 존재하는 것으로 결정된 상기 전극 패드를 갖는 상기 반도체 장치를 불량품으로 판단하는 단계를 더 포함하는, 반도체 장치의 테스트 방법.
  15. 제 14 항에 있어서,
    상기 반도체 장치에 제공된 프로브 영역 마크에 기초하여 상기 프로브 수리 영역을 정의하는 단계; 및
    상기 반도체 장치에 제공된 상기 본딩 영역 마크에 기초하여 상기 본딩 영역을 정의하는 단계를 더 포함하는, 반도체 장치의 테스트 방법.
  16. 제 15 항에 있어서,
    상기 본딩 영역은 상기 프로브 수리 영역 내에 포함되도록 정의되는, 반도체 장치의 테스트 방법.
  17. 제 15 항에 있어서,
    상기 테스트 프로브와 접촉하는 상기 프로브 영역이 상기 프로브 영역 마크에 기초하여 정의되고,
    상기 테스트 프로브의 위치는 상기 프로브 영역으로 구체화되어, 상기 반도체 장치 상에서 전기적 테스트를 수행하는, 반도체 장치의 테스트 방법.
  18. 제 15 항에 있어서,
    상기 프로브 영역 마크와 상기 본딩 영역 마크가 스크라이브 라인 상에 제공되어 있는, 반도체 장치의 테스트 방법.
  19. 제 15 항에 있어서,
    상기 프로브 수리 영역이 상기 프로브 영역 마크로부터 스크라이브 라인에 평행한 방향으로 연장하는 가상 라인에 의해 정의되고,
    상기 본딩 영역이 상기 본딩 영역 마크로부터 상기 스크라이브 라인에 평행한 방향으로 연장하는 가상 라인에 의해 정의되는, 반도체 장치의 테스트 방법.
  20. 제 19 항에 있어서,
    상기 전극 패드의 표면 상에서, 상기 테스트 프로브가 상기 가상 라인으로부터 경사진 방향으로 이동하는, 반도체 장치의 테스트 방법.
  21. 반도체 장치에 제공된 전극 패드에 테스트 프로브를 접촉시켜, 상기 반도체 장치 상에서 전기적 테스트를 수행하는 프로브 테스트 실행부;
    상기 전극 패드 상에 형성된 상기 테스트 프로브의 프로브 손상이 프로브 수리 영역 내에 존재하는지의 여부를 결정하는 프로브 수리 결정부; 및
    프로브 손상이 상기 프로브 수리 영역 내에 존재하는 것으로 결정된 상기 전극 패드에서, 프로브 손상이 상기 본딩 영역 내에 존재하는지의 여부에 기초하여, 상기 반도체 장치가 불량품인지의 여부를 결정하는 불량품 결정부를 포함하는, 반도체 장치의 테스트 장치.
  22. 제 21 항에 있어서,
    상기 반도체 장치에 제공된 상기 프로브 영역 마크에 기초하여 상기 프로브 수리 영역을 정의하고, 상기 반도체 장치에 제공된 상기 본딩 영역 마크에 기초하여 상기 본딩 영역을 정의하는 영역 세팅부를 더 포함하는, 반도체 장치의 테스트 장치.
  23. 제 22 항에 있어서,
    프로브 손상을 광학적으로 검출하는 검출부를 더 포함하는, 반도체 장치의 테스트 장치.
  24. 반도체 장치에 제공된 전극 패드에 테스트 프로브를 접촉시켜, 상기 반도체 장치 상에서 전기적 테스트를 수행하는 단계;
    상기 전극 패드에 제공된 테스트 프로브의 프로브 손상이 프로브 수리 영역 내에 존재하는지의 여부에 기초하여 상기 테스트 프로브를 수리하거나 교체하는 단계;
    프로브 손상이 상기 프로브 수리 영역에 존재하는 것으로 결정된 상기 전극 패드에서, 프로브 손상이 본딩 영역에 존재하는지의 여부에 기초하여, 반도체 장치가 양품인지의 여부를 판단하는 단계; 및
    양품인 것으로 판단된 반도체 장치에서, 외부 전극을 상기 전극 패드의 본딩 영역에 본딩하는 단계를 포함하는, 반도체 장치를 제조하는 방법.
KR1020050078679A 2004-08-26 2005-08-26 반도체 장치, 이를 테스트하는 방법과 장치, 및 반도체장치를 제조하는 방법 KR100721739B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004246141A JP4519571B2 (ja) 2004-08-26 2004-08-26 半導体装置及びその検査方法と検査装置並びに半導体装置の製造方法
JPJP-P-2004-00246141 2004-08-26

Publications (2)

Publication Number Publication Date
KR20060050691A true KR20060050691A (ko) 2006-05-19
KR100721739B1 KR100721739B1 (ko) 2007-05-25

Family

ID=35942198

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050078679A KR100721739B1 (ko) 2004-08-26 2005-08-26 반도체 장치, 이를 테스트하는 방법과 장치, 및 반도체장치를 제조하는 방법

Country Status (5)

Country Link
US (2) US7394270B2 (ko)
JP (1) JP4519571B2 (ko)
KR (1) KR100721739B1 (ko)
CN (2) CN100483660C (ko)
TW (1) TWI267934B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100727490B1 (ko) * 2005-12-08 2007-06-13 삼성전자주식회사 본딩 영역과 프로빙 영역을 구분하기 위한 식별표시가구비된 반도체 장치 및 그 제조방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4519571B2 (ja) * 2004-08-26 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置及びその検査方法と検査装置並びに半導体装置の製造方法
US7782073B2 (en) * 2007-03-30 2010-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. High accuracy and universal on-chip switch matrix testline
US20080244475A1 (en) * 2007-03-30 2008-10-02 Tseng Chin Lo Network based integrated circuit testline generator
US7825678B2 (en) * 2008-08-22 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Test pad design for reducing the effect of contact resistances
JP5443827B2 (ja) * 2009-05-20 2014-03-19 ルネサスエレクトロニクス株式会社 半導体装置
IT1395368B1 (it) * 2009-08-28 2012-09-14 St Microelectronics Srl Schermatura elettromagnetica per il collaudo di circuiti integrati
CN102385028B (zh) * 2010-09-01 2014-01-22 无锡华润上华半导体有限公司 半导体装置缺陷点定位方法
FR2973935A1 (fr) * 2011-04-11 2012-10-12 St Microelectronics Rousset Procede pour evaluer un processus de decoupe de wafer semi-conducteur
JP5500316B2 (ja) * 2012-01-30 2014-05-21 株式会社村田製作所 電子部品の製造方法
CN102830342B (zh) * 2012-08-29 2017-05-10 上海华虹宏力半导体制造有限公司 芯片测试方法以及芯片制造方法
US10141202B2 (en) * 2013-05-20 2018-11-27 Qualcomm Incorporated Semiconductor device comprising mold for top side and sidewall protection
CN105374700B (zh) * 2015-11-26 2018-01-16 北京时代民芯科技有限公司 一种高密度集成电路键合精度控制方法
KR102438682B1 (ko) * 2018-07-12 2022-08-31 삼성전자주식회사 커버 보호층을 가지는 반도체 칩
CN109920799B (zh) * 2019-02-13 2021-03-05 上海奕瑞光电子科技股份有限公司 Tft面板及测试方法
CN110767561B (zh) * 2019-09-09 2021-09-17 长江存储科技有限责任公司 堆叠封装结构的失效分析方法及结构
CN112635339B (zh) * 2019-09-24 2023-02-28 成都辰显光电有限公司 Micro-LED的测试电路、装置和方法
US11521904B2 (en) * 2020-03-11 2022-12-06 Texas Instruments Incorporated Wire bond damage detector including a detection bond pad over a first and a second connected structures
CN112366131B (zh) * 2020-10-21 2023-01-03 武汉新芯集成电路制造有限公司 一种半导体器件的制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386623A (en) * 1990-11-15 1995-02-07 Hitachi, Ltd. Process for manufacturing a multi-chip module
JP2570585B2 (ja) * 1993-07-22 1997-01-08 日本電気株式会社 プローブ装置
JPH07147304A (ja) 1993-11-24 1995-06-06 Tokyo Electron Ltd オートセットアップ式プローブ検査方法
JPH09260443A (ja) * 1996-03-19 1997-10-03 Sharp Corp 半導体装置及びそのテスト方法
US6022807A (en) * 1996-04-24 2000-02-08 Micro Processing Technology, Inc. Method for fabricating an integrated circuit
JP3022819B2 (ja) * 1997-08-27 2000-03-21 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
KR20000061769A (ko) * 1999-03-30 2000-10-25 윤종용 반도체 소자의 전기적 특성을 테스트하기 위한 장치
US6400173B1 (en) * 1999-11-19 2002-06-04 Hitachi, Ltd. Test system and manufacturing of semiconductor device
IT250084Y1 (it) * 2000-05-05 2003-07-07 Whirlpool Co Frigorifero per la conservazione di alimenti con organo di chiusuraportante intefaccia per il comando del suo funzionamento
JP4467176B2 (ja) * 2000-12-22 2010-05-26 株式会社新川 ボンディングデータ設定装置および方法
JP2002329742A (ja) 2001-05-07 2002-11-15 Mitsubishi Electric Corp 半導体装置
US6765228B2 (en) * 2002-10-11 2004-07-20 Taiwan Semiconductor Maunfacturing Co., Ltd. Bonding pad with separate bonding and probing areas
US7026832B2 (en) * 2002-10-28 2006-04-11 Dainippon Screen Mfg. Co., Ltd. Probe mark reading device and probe mark reading method
JP4241302B2 (ja) * 2003-09-30 2009-03-18 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2005116724A (ja) * 2003-10-07 2005-04-28 Renesas Technology Corp 半導体装置及びその製造方法
JP4803966B2 (ja) * 2004-03-31 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
JP4519571B2 (ja) * 2004-08-26 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置及びその検査方法と検査装置並びに半導体装置の製造方法
JP2006210631A (ja) * 2005-01-28 2006-08-10 Nec Electronics Corp 半導体装置
JP4717523B2 (ja) * 2005-06-13 2011-07-06 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP4877471B2 (ja) * 2005-10-25 2012-02-15 富士ゼロックス株式会社 面発光半導体レーザの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100727490B1 (ko) * 2005-12-08 2007-06-13 삼성전자주식회사 본딩 영역과 프로빙 영역을 구분하기 위한 식별표시가구비된 반도체 장치 및 그 제조방법

Also Published As

Publication number Publication date
US20060043992A1 (en) 2006-03-02
CN101425504A (zh) 2009-05-06
CN101425504B (zh) 2011-05-25
TWI267934B (en) 2006-12-01
TW200614407A (en) 2006-05-01
US7394270B2 (en) 2008-07-01
KR100721739B1 (ko) 2007-05-25
CN100483660C (zh) 2009-04-29
JP2006066561A (ja) 2006-03-09
US20080149927A1 (en) 2008-06-26
US7573280B2 (en) 2009-08-11
CN1741260A (zh) 2006-03-01
JP4519571B2 (ja) 2010-08-04

Similar Documents

Publication Publication Date Title
KR100721739B1 (ko) 반도체 장치, 이를 테스트하는 방법과 장치, 및 반도체장치를 제조하는 방법
JP4187718B2 (ja) プローブカード
JP4585327B2 (ja) 半導体装置およびその製造方法
JP4324081B2 (ja) 光学デバイス
JP2008053624A (ja) アライメント装置
JP2005333128A (ja) プローブパッド、半導体素子の搭載された基板、半導体素子検査方法及び半導体素子テスター
US7649370B2 (en) Evaluation method of probe mark of probe needle of probe card using imaginary electrode pad and designated determination frame
US20080251950A1 (en) Semiconductor device and processing method of the same
KR20080072388A (ko) 식별 영역을 이용하여 정상 다이를 선별하는 방법
JP2007010671A (ja) 被験体を電気的に検査する方法および装置ならびに検査時に使用される接触装置の製造方法
US7262512B2 (en) Surface mount chip package
US20120043983A1 (en) Inspection device of semiconductor integrated circuit, inspection method of semiconductor integrated circuit, and control program of inspection device of semiconductor integrated circuit
CN107507783B (zh) 用于重组晶圆的测试系统及其方法
JP2661540B2 (ja) 半導体チップ、ｔａｂテープ及びインナーリードボンダー並びに半導体装置の製造方法
JP2009152450A (ja) 半導体装置の製造方法
JPH07312382A (ja) プローブ装置
JP2006318965A (ja) 半導体デバイスの検査方法および半導体デバイス検査装置
JP7202550B1 (ja) プローブカード
US20240096716A1 (en) Alignment method and alignment device
JP2008192809A (ja) 半導体基板の検査方法
JP2002005957A (ja) コンタクトピン
KR20040013255A (ko) 반도체 칩의 전기적 특성 검사 방법
JPH07175522A (ja) 位置合せ装置と位置合せ方法及びベアボ−ドテスタ
KR20230044303A (ko) 프로브 카드용 얼라이먼트 칩, 프로브 카드 및 프로브 카드 보수 방법
JPH06216214A (ja) パッケージ試験方法、パッケージ位置合せ方法、プローブ接触状態判別装置及びロウ付け装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130502

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140418

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160418

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170421

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180510

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee