KR20080072388A - 식별 영역을 이용하여 정상 다이를 선별하는 방법 - Google Patents

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    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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Abstract

식별 영역을 이용하여 정상 다이를 선별하는 방법을 제공한다. 이 방법은 복수개의 다이들이 배치되는 칩 영역 및 적어도 하나의 식별 영역이 배치되는 에지 영역을 포함하는 웨이퍼를 준비하고, 다이들을 테스트하여 웨이퍼 맵을 준비하고, 웨이퍼 맵에 의해 정의되는 다이들을 웨이퍼의 다이들에 대응시킨 후, 식별 영역이 웨이퍼 맵에 의해 정의되는 다이들에 포함되는지를 검사함으로써 웨이퍼와 웨이퍼 맵 사이의 대응 정확성을 확인하는 단계를 포함한다.

Description

식별 영역을 이용하여 정상 다이를 선별하는 방법{Method Of Sorting Good Dies Using Discrimination Region}
도 1은 웨이퍼 맵과 실제 웨이퍼의 부정확한 대응의 일 예를 설명하기 위한 도면이다.
도 2는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 순서도이다.
도 3은 본 발명에 따른 정상 다이를 선별하는 방법을 설명하기 위한 공정 순서도이다.
도 4 내지 도 7은 본 발명의 실시예들에 따른 기준 다이들 및 검사 다이들의 선택 방법 그리고 선택 영역의 형성 방법을 설명하기 위한 도면들이다.
도 8은 본 발명에 따른 선택 영역의 일 예를 설명하기 위한 도면이다.
도 9는 본 발명에 따른 검사 다이의 선택 방법을 설명하기 위한 도면이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 구체적으로는 식별 영역을 이용하여 정상 다이를 선별하는 방법에 관한 것이다.
반도체 장치는 복수개의 다이들(die)을 갖는 웨이퍼를 이용하여 제작된다. 상기 다이들 각각은 웨이퍼 소잉 공정(wafer sawing process)을 통해 분리된 후, 패키징 공정(packaging process)을 통해 독립된 반도체 칩들로 제작된다. 이때, 제조 공정에서의 편차(variation)에 의해 모든 다이들이 정상적으로 동작하지는 않기 때문에, 정상적으로 동작하는 다이들(이하, 정상 다이(good die))을 선별(sort)하는 것이 필요하다. 이러한 정상 다이의 선별 과정은 소정의 전기적 테스트를 통해 이루어지며, 이러한 전기적 테스트를 통과한 정상 다이들 만이 상기 패키징 공정을 통해 반도체 칩으로 제작된다. 즉, 상기 전기적 테스트에서 정상적으로 동작하지 않는 것으로 판정된 다이(이하, 불량 다이(bad die))들은 폐기된다.
한편, 상기 선별 작업이 올바르게 이루어지지 않을 경우, 불량 다이가 패키징되고 정상 다이가 폐기될 수 있다. 이 경우, 제품 수율 및 제조 회사에 대한 고객들의 신뢰도는 크게 감소되기 때문에, 정상 다이들을 정확하게 선별하여 패키징하는 것이 필요하다. 종래에는, 다이의 상부면에 잉크로 제품 불량을 표시하는 잉킹 방법(inking method)이 이러한 목적을 위해 사용되었다. 하지만, 최근 사용되는 큰 면적 및 얇은 두께의 웨이퍼에서는, 이러한 잉킹 방법은 웨이퍼를 파손시키는 문제를 유발할 수 있기 때문에, 최근에는 잉크없는 선별 방법(inkless sorting method)이 사용되고 있다.
최근의 패키징 공정에서 사용되는 잉크없는 선별 방법은 정상 다이들과 불량 다이들의 좌표를 정의하는 웨이퍼 맵과 실제 웨이퍼를 대응시키는 단계를 포함한다. 이때, 상기 웨이퍼 맵(즉, 정상 다이들과 불량 다이들의 좌표)는 상기 전기 적 테스트를 통해 얻어진다. 하지만, 상기 패키징 공정은 상기 전기적 테스트와는 다른 시간(즉, 다른 단계) 및 다른 장소 (즉, 다른 장비)에서 이루어지기 때문에, 하나의 웨이퍼 상에 만들어지는 다이들이 많을 경우, 작업자의 혼동에 의해, 도 1에 도시된 것처럼, 상기 웨이퍼 맵(20)과 실제 웨이퍼(10)가 정확하게 대응되지 않을 가능성이 여전히 존재한다. 부정확한 대응에 따른 수율 감소 및 고객 신뢰도 감소를 예방하기 위해서는, 웨이퍼 맵과 실제 웨이퍼를 효율적이면서 정확하게 대응시킬 수 있는 방법이 요구된다.
본 발명이 이루고자 하는 일 기술적 과제는 웨이퍼 맵과 실제 웨이퍼를 정확하게 대응시킬 수 있는 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 효율적으로 웨이퍼 맵과 실제 웨이퍼를 대응시킬 수 있는 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 식별 영역을 이용하여 웨이퍼 맵과 실제 웨이퍼를 정확하게 대응시키는 방법을 제공한다. 이 방법은 복수개의 다이들이 배치되는 칩 영역 및 적어도 하나의 식별 영역이 배치되는 에지 영역을 포함하는 웨이퍼를 준비하는 단계, 상기 다이들을 테스트하여, 정상 다이들과 불량 다이들의 좌표들을 정의하는, 웨이퍼 맵을 준비하는 단계, 상기 웨이퍼 맵에 의해 정의되는 다이들을 상기 웨이퍼의 다이들에 대응시키는 단계 및 상기 식별 영역이 상기 웨이퍼 맵에 의해 정의되는 다이들에 포함되는지를 검사함으로써 상기 웨이퍼와 상기 웨이퍼 맵 사이의 대응 정확성을 확인하는 단계를 포함한다.
본 발명에 따르면, 상기 웨이퍼 맵에 의해 정의되는 다이들을 상기 웨이퍼의 다이들에 대응시키는 단계는 상기 웨이퍼 맵에 의해 정의되는 다이들 중에서 맵 기준 다이를 선택하는 단계 및 상기 웨이퍼의 다이들 중에서 상기 맵 기준 다이에 대응되는 웨이퍼 기준 다이를 선택하는 단계를 포함할 수 있다.
또한, 상기 웨이퍼와 상기 웨이퍼 맵 사이의 대응 정확성을 확인하는 단계는 상기 웨이퍼 맵에 의해 정의되는 다이들 중에서 적어도 하나의 검사 다이를 선택하는 단계, 상기 적어도 하나의 검사 다이가 상기 식별 영역과 일치하는지를 검사하는 단계, 상기 검사 다이가 상기 식별 영역과 일치하는 경우 상기 대응 정확성이 없는 것으로 판단하고, 상기 검사 다이가 상기 식별 영역과 불일치하는 경우 상기 대응 정확성이 있는 것으로 판단하는 단계를 포함한다. 이때, 상기 대응 정확성이 없는 것으로 판단될 경우, 상기 웨이퍼의 다이들 중에서 상기 맵 기준 다이에 대응되는 새로운 웨이퍼 기준 다이를 선택한 후, 상기 웨이퍼와 상기 웨이퍼 맵 사이의 대응 정확성을 다시 확인할 수 있다.
상기 새로운 웨이퍼 기준 다이를 선택하는 단계는 상기 검사 다이와 상기 식별 영역의 좌표들을 고려하여 오정렬의 거리를 계산한 후, 상기 계산된 오정렬의 거리를 고려하여 상기 웨이퍼 기준 다이를 대신하는 상기 새로운 웨이퍼 기준 다이를 선택하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 칩 영역에 형성되는 다이들은 금속 패턴들을 갖고, 상기 식별 영역은 상기 금속 패턴과 광학적으로 구별될 수 있도록 상 기 식별 영역의 전체 영역을 실질적으로 덮는 금속막을 구비한다. 이때, 상기 적어도 하나의 검사 다이가 상기 식별 영역과 일치하는지를 검사하는 단계는 상기 검사 다이의 좌표에서 측정된 광학적 특성을 분석하는 단계를 포함할 수 있다.
본 발명에 따르면, 상기 웨이퍼는 그 방향을 표시하는 방향 표시부를 갖고, 상기 다이들은 x 및 y 좌표에 의해 이들의 위치를 정의할 수 있도록 상기 칩 영역 내에 2차원적으로 배열된다. 이 경우, 상기 다이들의 좌표는 상기 방향 표시부를 기준으로 정의된다. 또한, 상기 맵 기준 다이는 상기 방향 표시부에 인접하면서 상기 식별 영역에 인접한 다이들 중에서 선택되는 것이 바람직하다.
상기 검사 다이는 상기 칩 영역의 가장자리의 다이들 중에서 선택될 수 있다. 구체적으로, 상기 검사 다이는 가장 작은 x 좌표를 갖는 다이들, 가장 큰 x 좌표를 갖는 다이들, 가장 큰 y 좌표를 갖는 다이들, 및 가장 작은 y 좌표를 갖는 다이들 중에서 선택되는 적어도 하나를 포함할 수 있다. 더 구체적으로, 상기 검사 다이는 가장 작은 x 좌표를 갖는 다이들 중에서 가장 큰 y 좌표를 갖는 다이, 가장 작은 x 좌표를 갖는 다이들 중에서 가장 작은 y 좌표를 갖는 다이, 가장 큰 x 좌표를 갖는 다이들 중에서 가장 큰 y 좌표를 갖는 다이, 가장 큰 x 좌표를 갖는 다이들 중에서 가장 작은 y 좌표를 갖는 다이, 가장 큰 y 좌표를 갖는 다이들 중에서 가장 작은 x 좌표를 갖는 다이, 가장 큰 y 좌표를 갖는 다이들 중에서 가장 큰 x 좌표를 갖는 다이, 가장 작은 y 좌표를 갖는 다이들 중에서 가장 작은 x 좌표를 갖는 다이, 및 가장 작은 y 좌표를 갖는 다이들 중에서 가장 큰 x 좌표를 갖는 다이 중에서 선택되는 적어도 하나를 포함할 수 있다.
본 발명에 따르면, 상기 식별 영역은 상기 검사 다이에 인접한 에지 영역에 형성될 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 2는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 순서도이다.
도 2를 참조하면, 복수개의 다이들을 갖는 웨이퍼 상에 반도체 회로가 집적된다(S10). 상기 웨이퍼는 상기 다이들이 배치되는 칩 영역 및 상기 칩 영역의 둘레에 배치되는 에지 영역을 포함한다. 상기 에지 영역에는 적어도 한 개의 식별 영역이 배치된다.
상기 다이들은 xy 평면에 놓인 웨이퍼 상에 2차원적으로 배열되며, 이들의 xy-좌표는 다이 맵(M1)의 형태로 저장된다. 이어서, 상기 다이 맵(M1)에 의해 정의되는 다이들 각각에 대해 전기적 테스트를 실시하여, 테스트된 결과를 웨이퍼 맵(M2)에 저장한다(S12). 이때, 상기 웨이퍼 맵(M2)은 테스트된 웨이퍼의 아이디, 각 다이들의 좌표 및 불량 유무에 대한 정보를 포함하도록 준비된다.
이후, 상기 웨이퍼의 두께를 감소시키기 위한 웨이퍼 후면 연마를 실시한다(S14). 상기 웨이퍼 후면 연마에 의해, 상기 웨이퍼의 다이들은 패키징되기에 적절한 두께로 얇아진다. 이후, 상기 다이들을 분리하기 위해, 상기 다이들 사이의 스크라이브 레인(scribe lane)을 따라 상기 웨이퍼를 소잉(sawing)하고(S16), 상기 웨이퍼에 대응되는 웨이퍼 맵(M2)을 선택하기 위해 상기 웨이퍼의 아이디를 읽는다(S18). 상기 웨이퍼를 (정상 다이들을 선별하기 위한) 선별기(sorter) 내로 로딩한 후, 웨이퍼가 선별 작업에 적합한 위치 및 방향을 갖도록, 상기 로딩된 웨이퍼를 정렬한다(S20). 본 발명의 변형된 실시예들에 따르면, 상기 웨이퍼 후면 연마 단계(S14), 상기 소잉 단계(S16), 상기 웨이퍼 아이디 읽기 단계(S18) 및 상기 웨이퍼 정렬 단계(S20)들의 작업 순서는 다양하게 변화될 수 있다. 예를 들면, 상기 웨이퍼 정렬 단계(S20)를 실시한 후, 상기 웨이퍼 아이디 읽기 단계(S18)를 실시할 수 있다.
이후, 상기 로딩된 웨이퍼와 (이 웨이퍼에 대한 테스트 결과를 포함하는) 상기 웨이퍼 맵을 대응시킨다. (이때, 상기 웨이퍼는 현실의 물건이고, 상기 웨이퍼 맵은 가상의 정보이기 때문에, 이들은 물리적으로 연결될 수 없으며 단지 이들의 좌표들 사이의 관계를 설정하는 것만이 가능하다. 본 발명에서, "웨이퍼와 웨이퍼 맵을 대응시킨다"은 표현은 이러한 좌표들 사이의 관계를 설정하는 과정을 의미한다.) 본 발명에 따르면, 상기 웨이퍼와 상기 웨이퍼 맵을 대응시키는 단계는 상기 웨이퍼 맵에 의해 규정되는 다이들 중에서 선택된 소정의 기준 다이(이하, 맵 기준 다이)와 이에 대응되는 좌표를 갖는 상기 웨이퍼의 다이(이하, 웨이퍼 기준 다이)를 대응시키는 단계(S22)를 포함한다. 상기 맵 기준 다이 또는 상기 웨이퍼 기준 다이를 선택하는 방법은 이후 도 4 내지 도 7를 참조하여 다시 설명될 것이다.
한편, 종래 기술에서 설명한 것처럼, 작업자의 혼동(operator's confusion) 또는 장비의 오차(error of equipment)에 의해, 이러한 맵 기준 다이와 웨이퍼 기준 다이 사이의 대응은 임시적일 수 있다. 즉, 상기 선택된 웨이퍼 기준 다이는 상기 맵 기준 다이에 의해 정의되는 다이가 아닐 수 있다. 따라서, 이러한 잘못된 대응이 발생하였는지를 확인하기 위한, 오정렬 검사를 상기 기준 다이들의 정렬 단계(S22) 이후에 실시한다(S24). 상기 오정렬 검사(S24)의 방법은 아래에서 도 3 을 참조하여 더 구체적으로 설명될 것이다.
본 발명에 따르면, 상기 웨이퍼 맵과 상기 웨이퍼 사이에 오정렬이 발생하지 않았음이 확인될 때까지, 상기 기준 다이들의 정렬 단계(S22) 및 상기 오정렬 검사 단계(step of misalignment check)(S24)를 반복한다(S26). 이후, 상기 웨이퍼 맵과 상기 웨이퍼 사이에 오정렬이 발생하지 않았음이 확인되면, 다이 부착 공정(S28)을 실시한다. 상기 다이 부착 공정(S28)은 상기 웨이퍼 맵(M2)에 의해 정상 다이로 기록된 좌표에 위치하는 상기 웨이퍼의 다이들에 대해 선택적으로 실시된다. 상기 다이 부착 공정(S28)은 이렇게 선택된 다이들을 패키징 공정이 수행될 장비로 이송하는 단계를 포함할 수 있다.
도 3은 본 발명에 따른 정상 다이를 선별하는 방법을 보다 구체적으로 설명하기 위한 공정 순서도이다. 도 4 내지 도 7은 본 발명의 실시예들에 따른 기준 다이들 및 검사 다이들의 선택 방법 그리고 선택 영역의 형성 방법을 설명하기 위한 도면들이다.
알려진 것처럼, 웨이퍼는 그 방향을 표시하기 위한 방향 표시부를 갖는다. 예를 들면, 상기 방향 표시부는 도 4 내지 도 6에 도시된 것처럼 웨이퍼의 가장자리에 형성되는 V자형 새김(99)(이하, 노치(notch)) 또는 도 7에 도시된 것처럼 플랫존(flat zone, 98)일 수 있다.
도 3을 참조하면, 도 2에서 설명한 것처럼, 선택된 맵 기준 다이에 대응되는 웨이퍼 기준 다이를 웨이퍼의 다이들 중에서 선택한다(S22). 본 발명에 따르면, 상기 맵 기준 다이 및 웨이퍼 기준 다이는 상기 방향 표시부 근방에서 선택될 수 있다. 예를 들면, 도 4 내지 도 6에 도시된 것처럼, 상기 맵 기준 다이 및 웨이퍼 기준 다이는 상기 노치(99)에 인접하는 다이 중의 하나로 선택될 수 있다. 이에 더하여, 본 발명에 따르면, 이러한 기준 선택 과정에서 혼동의 문제를 줄이기 위해, 상기 노치(99)의 근방에 기준 식별 영역(201)을 형성할 수 있다. 상기 기준 다이들은 상기 기준 식별 영역(201)에 가장 인접하는 칩 영역의 다이로 선택될 수 있다.
한편, 상기 맵 기준 다이 및 웨이퍼 기준 다이는 웨이퍼와 웨이퍼 맵을 정확하게 대응시키기 위한 기준을 제공하기 위한 목적에서 선택된다. 따라서, 상기 맵 기준 다이 및 웨이퍼 기준 다이는 다양한 방식으로 선택될 수 있다. 예를 들면, 도 4 내지 도 5를 참조하여 설명된 실시예와 달리, 도 6에 도시된 것처럼, 상기 노치(99)로부터 이격된 다이로 선택될 수도 있다. 어떠한 방식으로 선택되는 가에 상관없이, 상기 맵 기준 다이 및 웨이퍼 기준 다이는 웨이퍼와 웨이퍼 맵을 정확하게 대응시키는 데 이용될 수 있다. 하지만, 작업자의 혼동의 문제를 최소화하기 위해서는, 이들 기준 다이들은, 용이하게 식별가능한, 웨이퍼의 방향 표시부를 기준으로 선택되는 것이 바람직하다.
본 발명에 따르면, 상술한 것처럼, 적어도 한 개의 식별 영역(202, 203)이 상기 에지 영역에 배치된다. 본 발명에 따르면, 상기 식별 영역(202, 203)은 상기 에지 영역의 다른 부분들 또는 상기 칩 영역의 다이들과 광학적으로 구별될 수 있도록 형성된다. 예를 들면, 도 8에 도시된 것처럼, 상기 식별 영역(202, 203)의 전면에는, 반도체기판(500)의 상부에 배치되는 금속막(510)이 형성되고, 상기 다이들은 상기 금속막과 실질적으로 동일한 높이에 형성되는 금속 패턴들을 포함한다. 상 기 식별 영역(202, 203)과 상기 다이들 사이의 이러한 차이는 작업자 또는 장비에 의해 인지될 수 있는 광학적 특성의 차이를 생성한다. 이러한 차이를 만들기 위해서는, 상기 식별 영역의 전면을 덮도록 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 사용하여 상기 다이들의 금속 패턴을 형성하기 위한 패터닝 공정을 진행할 수 있다. 이처럼, 상기 식별 영역(202, 203)의 전면에 금속막이 형성될 경우, 거울처럼 높은 반사율을 갖기 때문에, 이러한 방법을 통해 형성되는 식별 영역은 미러 영역으로 불리기도 한다. 하지만, 본 발명에 따른 식별 영역은 이러한 미러 영역에 한정되는 것은 아니며 광학적으로 구별 가능한 특징을 제공하는 다른 구조일 수도 있다.
한편, 상기 에지 영역은 상술한 것처럼 상기 다이들이 배치되는 칩 영역의 외부 영역이고 상기 웨이퍼 맵(M2)은 상기 칩 영역의 다이들에 대한 정보를 포함하므로, 상기 식별 영역(202, 203)은 상기 웨이퍼 맵(M2)에 포함되지 않는다. 따라서, 상기 식별 영역(202, 203)에 인접하는 다이를 검사 다이로 선택한 후, 상기 웨이퍼 맵의 검사 다이의 위치에 상기 식별 영역(202, 203)이 포함되었는지를 확인하면, 상기 맵 기준 다이와 상기 웨이퍼 기준 다이 사이의 대응의 정확성을 확인할 수 있다.
보다 구체적으로, 다시 도 3을 참조하면, 적어도 한 개의 검사 다이(301, 302, 303)를 선택한 후, 상기 검사 다이가 이에 인접하는 식별 영역과 일치하는지를 확인한다(S32). 이때, 상기 검사 다이로 선택되는 다이들의 수는 필요에 따라 변경될 수 있으며, 바람직하게는 2 내지 4일 수 있다. (도 3의 n은 오정렬 검사 단 계의 순서를 표현하는 반복 변수(iteration variable)이고, m은 검사 다이로 선택되는 다이들의 수를 나타낸다.)
상술한 것처럼, 상기 식별 영역(202, 203)은 에지 영역의 일부이므로, 상기 맵 기준 다이와 상기 웨이퍼 기준 다이 사이의 대응이 정확하다면, 상기 검사 다이가 식별 영역(202, 203)과 일치하지 않는다는 측정 결과를 얻어야 한다. 따라서, 상기 검사 다이(301, 302, 303)가 식별 영역(202, 203)과 일치하는 것으로 판정되면, 상기 기준 다이 설정 단계(S22)가 잘못되었다고 판단할 수 있다. 이 경우, 새로운 웨이퍼 기준 다이가 선택될 수 있도록, 상기 기준 다이 설정 단계(S22)를 다시 실시한다. 상기 새로운 웨이퍼 기준 다이를 선택하는 단계는 상기 검사 다이와 상기 식별 영역의 좌표를 고려하여 이들 좌표의 차이(즉, 오정렬의 거리)를 계산한 후, 상기 오정렬 거리를 고려하여 웨이퍼와 웨이퍼 맵 사이의 정확한 대응을 위한 새로운 좌표의 다이를 상기 새로운 웨이퍼 기준 다이로 선택하는 단계를 포함한다. 이어서, 모든 검사 다이들에 대해, 인접하는 식별 영역과 불일치하는지 확인한다(S34). 이러한 불일치가 확인되면, 상기 다이 부착 공정(S28)을 실시한다.
한편, 상기 기준 다이의 선택과 유사하게, 상기 검사 다이들은 자유롭게 선택될 수 있다. 하지만, 이 과정의 효율성을 향상시키기 위해서는, 검사 다이들의 수를 최소화하면서, 검사의 정확적을 증가시킬 수 있는 방법이 요구된다.
본 발명에 따르면, 상기 검사 다이는 상기 칩 영역의 가장자리에 배치된 다이들 중에서 선택될 수 있다. 즉, 상기 검사 다이는 상기 에지 영역에 접하는 다이들 중에서 선택될 수 있으며, 바람직하게는, 도 4 내지 도 7에 도시된 것처럼, 상 기 식별 영역에 접하는 다이들 중에서 선택되는 것이 바람직하다. 대부분의 오정렬의 거리는 크지 않으므로, 이처럼 상기 에지 영역에 접하는 다이들 중에서 상기 검사 다이를 선택할 경우, 오정렬 검사의 효율성이 증대될 수 있다.
도 9는 본 발명에 따른 검사 다이의 선택 방법을 설명하기 위한 도면이다.
도 9를 참조하면, 상술한 것처럼, 상기 다이들은 xy 평면에 놓인 웨이퍼 상에 2차원적으로 배열되며, 이들의 xy-좌표는 다이 맵(M1)의 형태로 저장된다. 이때, 상기 다이들의 좌표는 상기 방향 표시부를 기준으로 정의될 수 있다. 이 경우, 상기 검사 다이는 가장 작은 x 좌표를 갖는 다이들(141), 가장 큰 x 좌표를 갖는 다이들(142), 가장 큰 y 좌표를 갖는 다이들(143) 및 가장 큰 y 좌표를 갖는 다이들(144) 중에서 선택되는 적어도 하나일 수 있다. 이러한 위치들에서 상기 검사 다이를 선택할 경우, 상기 검사 다이의 위치를 용이하게 확인할 수 있기 때문에, 혼동의 우려를 줄일 수 있고 오정렬 검사의 효율성을 증대시킬 수 있다.
더 바람직하게는, 상기 검사 다이는 가장 작은 x 좌표를 갖는 다이들(141) 중에서 가장 큰 y 좌표를 갖는 다이(151), 가장 작은 x 좌표를 갖는 다이들(141) 중에서 가장 작은 y 좌표를 갖는 다이(152), 가장 큰 x 좌표를 갖는 다이들(142) 중에서 가장 큰 y 좌표를 갖는 다이(153), 가장 큰 x 좌표를 갖는 다이들(142) 중에서 가장 작은 y 좌표를 갖는 다이(154), 가장 큰 y 좌표를 갖는 다이들(143) 중에서 가장 작은 x 좌표를 갖는 다이(155), 가장 큰 y 좌표를 갖는 다이들(143) 중에서 가장 큰 x 좌표를 갖는 다이(156), 가장 작은 y 좌표를 갖는 다이들(144) 중에서 가장 작은 x 좌표를 갖는 다이(157), 가장 작은 y 좌표를 갖는 다이들(144) 중에서 가장 큰 x 좌표를 갖는 다이(158) 중에서 선택되는 적어도 하나일 수 있다.
본 발명에 따르면, 상기 식별 영역들은 상술한 방법을 통해 형성된 검사 다이들에 인접한 에지 영역에 형성될 수 있다. 이 경우, 도 4 내지 도 7에 도시된 것처럼, 상술한 방법을 통해 선택된 제 1 검사 다이(예를 들면, 301) 주변에는, 상기 식별 영역(202)에 인접하는 제 2 검사 다이(302)가 더 선택될 수 있다. 도 4 내지 도 7을 참조하면, 상기 제 1 검사 다이(301)은 상기 웨이퍼 맵이 상기 웨이퍼에 대해 + y 방향으로 오정렬되는 경우를 확인하는데 이용되고, 상기 제 2 검사 다이(302)는 상기 웨이퍼 맵이 상기 웨이퍼에 대해 - x 방향으로 오정렬되는 경우를 확인하는데 이용될 수 있다.
본 발명의 다른 실시예에 따르면, 도 5에 도시된 것처럼, 상기 웨이퍼(100)의 우측 상부에는 제 3 식별 영역(203)이 형성될 수 있고, 상기 웨이퍼 맵이 상기 웨이퍼(100)에 대해 + x 방향으로 오정렬되는 경우를 확인하는데 이용되는 제 3 검사 다이(303)가 및 상기 제 3 식별 영역(203)의 좌측에 배치되는 형성될 수 있다.
본 발명의 또다른 실시예에 따르면, 도 4 및 도 5에 도시된 것처럼, 상기 기준 식별 영역(201)의 상부에 형성된 상기 웨이퍼 기준 다이(300)는 상기 웨이퍼 맵이 상기 웨이퍼(100)에 대해 - y 방향으로 오정렬되는 경우를 확인하는데 이용될 수 있다. 또한, 도 7에 도시된 것처럼, 상기 기준 식별 영역(201) 및 상기 웨이퍼 기준 다이(300)는 상기 웨이퍼 맵이 상기 웨이퍼(100)에 대해 +x 방향으로 오정렬되는 경우를 확인하는데 이용될 수 있다. 한편, 도 4 내지 도 7은 식별 영역들 및 검사 다이들은 본 발명의 기술적 사상을 예시적으로 설명하기 위해 제공되었을 뿐 이며, 본 발명의 기술적 사상은 다양하게 변형될 수 있다.
본 발명에 따르면, 식별 영역을 이용하여 웨이퍼와 웨이퍼 맵의 대응 정확성을 용이하게 효과적으로 판단한다. 이에 따라, 웨이퍼와 웨이퍼 맵 사이의 부정확한 대응에 따른 수율 감소 및 고객 신뢰도 감소의 문제를 줄일 수 있다.

Claims (12)

  1. 복수개의 다이들이 배치되는 칩 영역 및 적어도 하나의 식별 영역이 배치되는 에지 영역을 포함하는 웨이퍼를 준비하는 단계;
    상기 다이들을 테스트하여, 정상 다이들과 불량 다이들의 좌표들을 정의하는, 웨이퍼 맵을 준비하는 단계;
    상기 웨이퍼 맵에 의해 정의되는 다이들을 상기 웨이퍼의 다이들에 대응시키는 단계; 및
    상기 식별 영역이 상기 웨이퍼 맵에 의해 정의되는 다이들에 포함되는지를 검사함으로써, 상기 웨이퍼와 상기 웨이퍼 맵 사이의 대응 정확성을 확인하는 단계를 포함하는 것을 특징으로 하는 정상 다이를 선별하는 방법.
  2. 제 1 항에 있어서,
    상기 웨이퍼 맵에 의해 정의되는 다이들을 상기 웨이퍼의 다이들에 대응시키는 단계는
    상기 웨이퍼 맵에 의해 정의되는 다이들 중에서 맵 기준 다이를 선택하는 단계; 및
    상기 웨이퍼의 다이들 중에서 상기 맵 기준 다이에 대응되는 웨이퍼 기준 다이를 선택하는 단계를 포함하는 것을 특징으로 하는 정상 다이를 선별하는 방법.
  3. 제 2 항에 있어서,
    상기 웨이퍼와 상기 웨이퍼 맵 사이의 대응 정확성을 확인하는 단계는
    상기 웨이퍼 맵에 의해 정의되는 다이들 중에서 적어도 하나의 검사 다이를 선택하는 단계;
    상기 적어도 하나의 검사 다이가 상기 식별 영역과 일치하는지를 검사하는 단계;
    상기 검사 다이가 상기 식별 영역과 일치하는 경우, 상기 대응 정확성이 없는 것으로 판단하고,
    상기 검사 다이가 상기 식별 영역과 불일치하는 경우, 상기 대응 정확성이 있는 것으로 판단하는 단계를 포함하는 것을 특징으로 하는 정상 다이를 선별하는 방법.
  4. 제 3 항에 있어서,
    상기 대응 정확성이 없는 것으로 판단될 경우, 상기 웨이퍼의 다이들 중에서 상기 맵 기준 다이에 대응되는 새로운 웨이퍼 기준 다이를 선택하는 단계; 및
    상기 웨이퍼와 상기 웨이퍼 맵 사이의 대응 정확성을 다시 확인하는 단계를 더 포함하는 정상 다이를 선별하는 방법.
  5. 제 3 항에 있어서,
    상기 새로운 웨이퍼 기준 다이를 선택하는 단계는
    상기 검사 다이와 상기 식별 영역의 좌표들을 고려하여, 오정렬의 거리를 계산하는 단계; 및
    상기 계산된 오정렬의 거리를 고려하여, 상기 웨이퍼 기준 다이를 대신하는, 상기 새로운 웨이퍼 기준 다이를 선택하는 단계를 포함하는 것을 특징으로 하는 정상 다이를 선별하는 방법.
  6. 제 3 항에 있어서,
    상기 칩 영역에 형성되는 다이들은 금속 패턴들을 갖고, 상기 식별 영역은 상기 금속 패턴과 광학적으로 구별될 수 있도록 상기 식별 영역의 전체 영역을 실질적으로 덮는 금속막을 구비하되,
    상기 적어도 하나의 검사 다이가 상기 식별 영역과 일치하는지를 검사하는 단계는 상기 검사 다이의 좌표에서 측정된 광학적 특성을 분석하는 단계를 포함하는 것을 특징으로 하는 정상 다이를 선별하는 방법.
  7. 제 3 항에 있어서,
    상기 웨이퍼는 그 방향을 표시하는 방향 표시부를 갖고,
    상기 다이들은, x 및 y 좌표에 의해 이들의 위치를 정의할 수 있도록, 상기 칩 영역 내에 2차원적으로 배열되되,
    상기 다이들의 좌표는 상기 방향 표시부를 기준으로 정의되는 것을 특징으로 하는 정상 다이를 선별하는 방법.
  8. 제 7 항에 있어서,
    상기 맵 기준 다이는 상기 방향 표시부에 인접하면서 상기 식별 영역에 인접한 다이들 중에서 선택되는 것을 특징으로 하는 정상 다이를 선별하는 방법.
  9. 제 7 항에 있어서,
    상기 검사 다이는 상기 칩 영역의 가장자리의 다이들 중에서 선택되는 것을 특징으로 하는 정상 다이를 선별하는 방법.
  10. 제 9 항에 있어서,
    상기 검사 다이는 가장 작은 x 좌표를 갖는 다이들, 가장 큰 x 좌표를 갖는 다이들, 가장 큰 y 좌표를 갖는 다이들, 및 가장 작은 y 좌표를 갖는 다이들 중에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 정상 다이를 선별하는 방법.
  11. 제 10 항에 있어서,
    상기 검사 다이는 가장 작은 x 좌표를 갖는 다이들 중에서 가장 큰 y 좌표를 갖는 다이, 가장 작은 x 좌표를 갖는 다이들 중에서 가장 작은 y 좌표를 갖는 다이, 가장 큰 x 좌표를 갖는 다이들 중에서 가장 큰 y 좌표를 갖는 다이, 가장 큰 x 좌표를 갖는 다이들 중에서 가장 작은 y 좌표를 갖는 다이, 가장 큰 y 좌표를 갖 는 다이들 중에서 가장 작은 x 좌표를 갖는 다이, 가장 큰 y 좌표를 갖는 다이들 중에서 가장 큰 x 좌표를 갖는 다이, 가장 작은 y 좌표를 갖는 다이들 중에서 가장 작은 x 좌표를 갖는 다이, 및 가장 작은 y 좌표를 갖는 다이들 중에서 가장 큰 x 좌표를 갖는 다이 중에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 정상 다이를 선별하는 방법.
  12. 제 10 항에 있어서,
    상기 식별 영역은 상기 검사 다이에 인접한 에지 영역에 형성되는 것을 특징으로 하는 정상 다이를 선별하는 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160066421A (ko) * 2014-12-02 2016-06-10 세메스 주식회사 웨이퍼 검사 방법
TWI731671B (zh) * 2020-05-07 2021-06-21 美商矽成積體電路股份有限公司 異常晶片檢測方法與異常晶片檢測系統
US11175535B2 (en) 2018-04-10 2021-11-16 Huizhou China Star Optoelectronics Technology Co., Ltd. Backlight module, liquid crystal display, and spliced display device
KR20220089172A (ko) * 2020-12-21 2022-06-28 주식회사 에타맥스 실리콘 카바이드 웨이퍼의 결함을 회피하는 다이 구획방법 및 검사장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102931114B (zh) * 2011-08-11 2016-07-06 无锡华润上华科技有限公司 一种晶圆测试方法
CN103344896B (zh) * 2013-06-03 2016-01-20 杭州士兰微电子股份有限公司 测试路径选择方法及相应的晶片测试方法
CN108695182B (zh) * 2017-04-05 2020-11-03 中芯国际集成电路制造(上海)有限公司 缺陷检测机台检测精度的校验方法及产品晶圆
CN113625149A (zh) * 2020-05-07 2021-11-09 美商矽成积体电路股份有限公司 异常芯片检测方法与异常芯片检测系统
US11569105B2 (en) * 2020-06-15 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-flip semiconductor die sorter tool
CN113270342B (zh) * 2021-04-20 2021-12-28 深圳米飞泰克科技有限公司 晶圆测试错位的监控方法、装置、设备及存储介质

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3079504B2 (ja) * 1995-10-23 2000-08-21 株式会社新川 ウェーハのダイピックアップ方法
US6476913B1 (en) * 1998-11-30 2002-11-05 Hitachi, Ltd. Inspection method, apparatus and system for circuit pattern
KR100297732B1 (ko) * 1999-06-21 2001-11-01 윤종용 반도체 소자의 소정 물질층의 패턴밀도를 구하는 방법 및 이를 이용한 화학기계적 연마의 시뮬레이션 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160066421A (ko) * 2014-12-02 2016-06-10 세메스 주식회사 웨이퍼 검사 방법
US11175535B2 (en) 2018-04-10 2021-11-16 Huizhou China Star Optoelectronics Technology Co., Ltd. Backlight module, liquid crystal display, and spliced display device
TWI731671B (zh) * 2020-05-07 2021-06-21 美商矽成積體電路股份有限公司 異常晶片檢測方法與異常晶片檢測系統
KR20220089172A (ko) * 2020-12-21 2022-06-28 주식회사 에타맥스 실리콘 카바이드 웨이퍼의 결함을 회피하는 다이 구획방법 및 검사장치

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