KR101071074B1 - 반도체 디바이스 제조 방법 - Google Patents

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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 디바이스를 제조하는 방법은: 기판 위에 제 1 패드 및 제 2 패드를 형성하는 단계; 제 1 패드 위에 제 1 절연막을 형성하지 않고 제 2 패드 위에 제 1 절연막을 형성하는 단계; 제 1 패드 및 제 2 패드 위에 금속막을 형성하는 단계; 금속막이 제 1 패드와 전극 사이에 개재되도록 하여 제 1 패드 위에 전극을 형성하는 단계; 제 2 패드 위의 금속막을 선택적으로 제거하는 단계; 및 제 2 패드 위의 제 1 절연막을 제거하는 단계를 포함한다.
반도체 디바이스, 테스트 패드, 범프 전극, 프로브

Description

반도체 디바이스 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 출원은 일본 특허출원 제 2008-333051 호에 기초하고, 그 내용은 참조에 의해 본원에 통합된다.
본 발명은 반도체 디바이스의 제조 방법에 관한 것이다.
테스트 패드 및 범프 전극이 위에 형성된 범프 전극 패드가 기판 상에 형성된 반도체 디바이스가 제안되었다 (일본 공개특허공보 제 2001-127256 호, 제 2002-90422 호, 제 2006-210438 호, 및 평7-201886 호).
반도체 디바이스에서, 반도체 디바이스의 특성을 측정하기 위해 테스트 디바이스의 프로브를 테스트 패드에 접촉시킬 수 있다. 프로브가 범프 전극과 직접 접촉하게 되는 경우, 범프 전극이 변형되고, 이는 다른 전자 장치에 대한 접속 에러를 야기한다. 테스트 패드가 형성되는 경우, 상기 문제점을 해결하는 것이 가능하게 된다.
도 8 내지 도 10 에 도시된 바와 같이, 반도체 디바이스는, 예를 들어, 다음과 같은 방법에 의해 제조된다.
도 8 에 도시된 바와 같이, 최상위 상호연결 레이어 (103) 가 기판 (100) 상 에 형성되고, 제 1 보호막 (passivation film) (101) 이 최상위 상호연결 레이어 (103) 상에 형성된다. 그 다음, 제 1 보호막 (101) 에 개구가 형성된다. 최상위 상호연결 레이어 (103) 의 일부분 (프로브 접촉 영역 및 본딩 영역) 이 개구를 통해 노출된다.
그 다음, 도 9 에 도시된 바와 같이, 장벽 (barrier) 금속막 (102) 이 형성되고, 본딩 영역 상에 범프 (105) 를 형성하기 위해 레지스트 (104) 가 제공된다.
그 다음, 도 10 에 도시된 바와 같이, 프로브 접촉 영역 상의 장벽 금속막 (102) 이 제거된다 (일본 공개특허공보 제 2006-210438 호 참조).
또한, 다음과 같은 제조 방법이 제안되었다. 제조 방법을 도 11 내지 도 14 를 참조하여 설명할 것이다.
최상위 상호연결 레이어 (103) 가 기판 (100) 상에 형성되고, 제 1 보호막 (101) 이 최상위 상호연결 레이어 (103) 상에 형성된다. 그 다음, 개구가 제 1 보호막 (101) 내에 형성된다 (도 11 참조).
그 다음, 테스트를 수행하기 위해 프로브가, 제 1 보호막 (101) 의 개구를 통해 노출된 최상위 상호연결 레이어 (103) 의 프로브 접촉 영역 (103A) 과 접촉하게 된다. 이 경우, 프로브 접촉 마크 (H) 가 프로브 접촉 영역 (103A) 에 형성된다.
그 다음, 도 13 에 도시된 바와 같이, 제 2 보호막 (106) 이 형성되고, 본딩 영역 (103B) 상의 제 2 보호막 (106) 이 제거된다. 그 다음, 도 14 에 나타낸 바와 같이, 장벽 금속 (107) 이 형성되고, 본딩 영역 (103B) 이외의 영역들의 장벽 금속 (107) 은 제거된다. 그 다음, 범프 (108) 가 본딩 영역 (103B) 상에 형성된다 (일본 공개특허공보 제 2006-210438 호 참조).
본 발명자는 다음과 같이 인식하였다. 일본 공개특허공보 제 2006-210438 호에 개시된 방법에서, 최상위 상호연결 레이어 (103) 의 프로브 접촉 영역 (103A) 상의 장벽 금속막 (102) 이 완전히 제거될 때, 최상위 상호연결 레이어 (103) 또한 에칭되고, 이는 테스트를 정상적으로 수행하는 것을 어렵게 만든다.
일본 공개특허공보 제 2006-210438 호에 개시된 방법에서, 마지막으로 프로브 접촉 영역 (103A) 이 제 2 보호막 (106) 으로 덮인다. 따라서, 제 2 보호막 (106) 이 형성되기 전에만 테스트가 수행될 수 있다. 하지만, 반도체 디바이스가 제조된 후에는 테스트를 수행하기가 어렵다. 일본 공개특허공보 제 2006-210438 호에 개시된 반도체 디바이스에서, 본질적인 구조는 프로브 접촉 영역 (103A) 을 제 2 보호막 (106) 으로 덮는 것이다.
일 실시형태에서, 반도체 디바이스를 제조하는 방법이 제공된다. 이 방법은: 기판 위에 제 1 패드 및 제 2 패드를 형성하는 단계; 제 1 패드 위에 제 1 절연막을 형성하지 않고 제 2 패드 위에 제 1 절연막을 형성하는 단계; 제 1 패드 및 제 2 패드 위에 금속막을 형성하는 단계; 금속막이 제 1 패드와 전극 사이에 개재되도록 하여 제 1 패드 위에 전극을 형성하는 단계; 제 2 패드 위의 금속막을 선택적으로 제거하는 단계; 및 제 2 패드 위의 제 1 절연막을 제거하는 단계를 포함한다.
본 발명의 상기 실시형태에 따르면, 제 1 절연막이 제 2 패드 상에 형성된 상태에서, 제 1 패드 및 제 2 패드 위에 금속막이 형성된다.
그 다음, 제 2 패드 위의 금속막이 제거된다. 금속막의 제거 동안, 금속막과 제 2 패드 사이에 제 1 절연막이 존재하기 때문에, 제 2 패드가 보호된다. 따라서, 제 2 패드는 금속막의 제거에 의해 영향받지 않는다. 이러한 방식으로, 반도체 디바이스를 안정적으로 테스트하는 것이 가능하고, 따라서, 높은 신뢰도를 갖는 반도체 디바이스를 얻을 수 있다.
또한, 금속막의 제거 동안, 전극이 제 1 패드 위에 형성되기 때문에, 제 1 패드는 금속막의 제거에 의해 영향받지 않는다. 이러한 방식으로, 반도체 디바이스의 신뢰도를 향상시킬 수 있다.
본 발명의 상기 실시형태에서, 제 2 패드 상의 제 1 절연막이 제거되기 때문에, 반도체 디바이스가 조립된 후에도 제 2 패드를 이용하여 반도체 디바이스의 특성을 안정적으로 테스트하는 것이 가능하다.
본 발명의 상기 실시형태에 따르면, 전극이 형성된 후에도 안정적으로 테스트될 수 있고, 높은 신뢰도를 갖는 반도체 디바이스를 제조하는 방법을 제공할 수 있다.
본 발명을 통해, 전극이 형성된 후에도 안정적으로 테스트될 수 있고, 높은 신뢰도를 갖는 반도체 디바이스를 제조하는 방법을 제공할 수 있다.
본 발명의 상기 및 다른 목적들, 이점들 및 특징들은, 첨부 도면과 함께 취해진 소정의 바람직한 실시형태들의 이하의 설명으로부터 더욱 명백해질 것이다.
이제 예시적인 실시형태들을 참조하여 본 발명을 본원에서 설명할 것이다. 당업자라면, 본 발명의 교시를 이용하여 많은 대안적인 실시형태들이 달성될 수 있고, 본 발명은 예시의 목적으로 나타낸 실시형태들에 한정되지 않는다는 것을 인식할 것이다.
이하, 본 발명의 예시적인 실시형태들을 첨부 도면들을 참조하여 설명할 것이다.
본 발명의 일 실시형태를 도 1 내지 도 7 을 참조하여 설명할 것이다.
우선, 이 실시형태의 개략을 설명할 것이다.
이 실시형태에 따른 반도체 디바이스를 제조하는 방법은: 기판 (11) 위에 제 1 패드 (12) 및 제 2 패드 (13) 를 형성하는 단계; 제 1 패드 (12) 위에는 제 1 절연막 (15) 을 형성하지 않고 제 2 패드 (13) 위에 제 1 절연막 (15) 을 형성하는 단계; 제 1 패드 (12) 및 제 2 패드 (13) 위에 금속막 (16) 을 형성하는 단계; 제 1 패드 (12) 와 전극 (17) 사이에 금속막 (16) 을 개재시켜 제 1 패드 (12) 위에 전극 (17) 을 형성하는 단계; 제 2 패드 (13) 위의 금속막 (16) 을 선택적으로 제거하는 단계; 및 제 2 패드 (13) 위의 제 1 절연막 (15) 을 제거하는 단계를 포함한다.
다음으로, 이 실시형태에 따른 반도체 디바이스 (1) 를 제조하는 방법을 도 1 내지 도 7 을 참조하여 상세하게 설명할 것이다.
우선, 도 1 에 도시된 바와 같이, 기판 (11) 이 준비된다. 도면에는 도시하지 않았지만, 기판 (11) 은, 베이스로서 기능하는 반도체 기판, 그 반도체 기판 상에 형성된 절연 레이어, 그 절연 레이어에 형성된 상호연결부를 포함한다.
제 1 패드 (12) 및 제 2 패드 (13) 가 기판 (11) 상에 형성된다. 구체적으로, 도면에는 도시하지 않았지만, 금속 레이어가 기판 (11) 의 표면을 덮도록 형성되고, 제 1 패드 (12) 및 제 2 패드 (13) 를 위한 영역들 이외의 영역들이 개방된 마스크가 금속 레이어 상에 형성된다. 그 다음, 마스크의 개구들을 통해 노출된 금속 레이어를 선택적으로 제거하기 위해 플라즈마 에칭이 수행된다. 그 다음, 마스크가 제거된다.
제 1 패드 (12) 및 제 2 패드 (13) 양자 모두는 금속 재료로 이루어진다 (예를 들어, 알루미늄 막).
그 다음, 절연막 (제 2 절연막 (14)) 이 기판 (11) 상에 형성된다. 절연막 (14) 은 SiN 막 또는 폴리이미드 막과 같은 보호막이다. 그 다음, 제 1 패드 (12) 의 표면 및 제 2 패드 (13) 의 표면을 노출시키기 위해 절연막 (14) 에 개구가 형성된다 (도 1 참조).
그 다음, 도 2 에 도시된 바와 같이, 절연막 (제 1 절연막) (15) 이 기판 (11) 위에 형성된다. 절연막 (15) 은, 절연막 (14), 절연막 (14) 으로부터 노출된 제 1 패드 (12) 의 표면, 절연막 (14) 으로부터 노출된 제 2 패드 (13) 의 표면을 덮는다. 절연막 (15) 의 플라즈마 에칭 (후술함) 의 에칭 레이트는 절연막 (14) 의 플라즈마 에칭의 에칭 레이트보다 더 높고, 절연막 (14) 의 플라즈마 에칭의 에칭 레이트와 크게 상이한 것이 바람직하다. 예를 들어, SiO2 막이 절연막 (15) 으로서 사용될 수도 있다.
절연막 (15) 은 제 1 패드 (12) 의 표면 및 제 2 패드 (13) 의 표면과 직접 접촉하게 된다.
그 다음, 도 3 에 도시된 바와 같이, 마스크 (M1) 가 절연막 (15) 상에 형성된다. 마스크 (M1) 는 포토레지스트 막이며, 제 1 패드 (12) 의 표면에 대응하는 위치에 개구를 갖는다. 제 1 패드 (12) 의 표면을 노출시키기 위해, 마스크 (M1) 의 개구로부터 노출된 절연막 (15) 이 선택적으로 제거된다. 이 경우, 예를 들어, 절연막 (15) 을 선택적으로 제거하기 위해 플라즈마 에칭이 수행된다. 이 실시형태에서, 절연막 (14) 에 형성된 개구의 내측을 덮는 절연막 (15) 의 일부분은, 제 1 패드 (12) 의 표면 및 개구의 에지에 배치된 절연막 (15) 의 또다른 부분을 노출시키도록 선택적으로 제거된다. 또한, 절연막 (15) 은 제 2 패드 (13) 상에 남는다.
그 다음, 도 4 에 도시된 바와 같이 마스크 (M1) 가 제거되고, 금속막 (16) 이 형성된다. 금속막 (16) 은 스퍼터링 방법에 의해 형성되며, 절연막 (15) 의 표면, 제 1 패드 (12) 의 표면, 및 제 1 패드 (12) 가 그것을 통해 노출되는 절연막 (15) 의 개구의 내측 표면을 덮는다. 금속막 (16) 은, 예를 들어, 장벽 막, 및 범프 (17) 를 형성하기 위해 장벽 막 상에 형성된 시드 막 (seed film) 을 포함한다. 예를 들어, Ti 막 또는 TiN 막과 같은 금속막이 장벽 막으로서 사용된 다. 시드 막은 범프 (17) 를 형성하는 것과 동일한 금속 재료로 이루어진다. 예를 들어, 시드 막은 금으로 만들어진다.
그 다음, 도 5 에서 도시된 바와 같이, 마스크 (M2) 가 금속막 (16) 상에 형성된다. 마스크 (M2) 는 포토레지스트이다. 마스크 (M2) 는, 제 1 패드 (12), 및 개구의 에지를 덮는 금속막 (16) 의 또다른 부분을 노출키기 위해, 절연막 (14) 에 형성된 개구의 내측을 덮는 금속막 (16) 의 일부분을 노출시키고, 금속막의 다른 부분들은 덮도록 형성된다.
그 다음, 돌출 전극으로서 기능하는 범프 (17) 가 마스크 (M2) 의 개구에, 즉 제 1 패드 (12) 위에 형성된다. 범프 (17) 는, 예를 들어, 도금 방법에 의해 형성될 수도 있고, 범프 (17) 는 예를 들어 솔더, 구리, 또는 금으로 만들어진다. 범프 (17) 는, 제 1 패드 (12) 를 노출시키기 위해 절연막 (14) 에 형성된 개구를 채우고, 개구로부터 돌출된 개구의 에지를 덮는다.
그 다음, 도 6 에 도시된 바와 같이, 마스크 (M2) 가 제거된다. 범프 (17) 가 위에 형성된 영역 이외의 영역들의 금속막 (16), 구체적으로 절연막 (15) 및 제 2 패드 (13) 상의 금속막 (16) 은 에칭에 의해 선택적으로 제거된다.
습식 에칭이 금속막 (16) 의 제거 방법으로서 수행된다. 이 경우, 범프 (17) 가 제 1 패드 (12) 위에 형성되기 때문에, 제 1 패드 (12) 가 에칭되는 것을 방지할 수 있다. 또한, 절연막 (15) 이 제 2 패드 (13) 상에 형성되기 때문에, 제 2 패드 (13) 가 에칭되는 것을 방지할 수 있다.
그 다음, 도 7 에 도시된 바와 같이, 제 2 패드 (13) 상의 절연막 (15) 이 제거된다. 이 경우, 절연막 (15) 은 이방성 에칭, 예를 들어, 플라즈마 에칭 방법에 의해 제거된다.
이러한 방식으로, 반도체 디바이스 (1) 가 얻어진다.
그 다음, 반도체 디바이스 (1) 가 테스트된다. 반도체 디바이스 (1) 의 특성을 테스트하기 위해, 테스트 디바이스의 프로브가 제 2 패드 (13) 와 접촉하게 된다. 제 2 패드 (13) 는 테스트 패드이다. 이 실시형태에서, 반도체 디바이스 (1) 의 특성을 테스트하기 위해 테스트 디바이스의 프로브를 제 2 패드 (13) 와 접촉시키는 테스트 동작은, 절역막 (15) 이 형성되기 전에는 수행되지 않는다.
다음으로, 이 실시형태의 효과 및 동작을 설명할 것이다.
이 실시형태에서, 절연막 (15) 이 제 2 패드 (13) 상에 남아 있는 상태에서, 금속막 (16) 이 제 1 패드 (12) 및 제 2 패드 (13) 위에 형성된다.
그 다음, 제 2 패드 (13) 위의 금속막 (16) 이 제거된다. 금속막 (16) 의 제거 동안, 금속막 (16) 과 제 2 패드 (13) 사이에 절연막 (15) 이 존재하기 때문에, 제 2 패드 (13) 가 보호된다. 따라서, 제 2 패드 (13) 는 금속막의 제거에 의해 영향을 받지 않는다. 이러한 방식으로, 반도체 디바이스 (1) 를 안정적으로 테스트할 수 있고, 따라서, 높은 신뢰도를 갖는 반도체 디바이스 (1) 를 획득할 수 있다.
또한, 금속막 (16) 의 제거 동안, 범프 (17) 가 제 1 패드 (12) 위에 형성되기 때문에, 제 1 패드 (12) 는 금속막 (16) 의 제거에 의해 영향을 받지 않는다. 이러한 방식으로, 반도체 디바이스 (1) 의 신뢰도를 향상시킬 수 있다.
이 실시형태에서, 제 2 패드 (13) 상의 절연막 (15) 이 제거되기 때문에, 반도체 디바이스 (1) 가 조립된 후에 제 2 패드 (13) 를 이용하여 반도체 디바이스 (1) 의 특성을 안정적으로 테스트할 수 있다.
이 실시형태에서, 절연막 (15) 은 플라즈마 에칭에 의해 제거된다. 플라즈마 에칭은 이방성 에칭이기 때문에, 범프 (17) 바로 아래의 절연막 (14) 이 제거되는 것을 방지할 수 있다.
전술한 바와 같이, 일본 공개특허공보 제 2006-210438 호는, 보호막 (106) 이 최상위 상호연결 레이어 (103) 의 프로브 접촉 영역 (103A) 상에 형성되고, 장벽 금속 레이어 (107) 가 보호막 (106) 상에 형성된 다음 제거되는 구조 (도 11 내지 도 14 참조) 를 개시하고 있다.
일본 공개특허공보 제 2006-210438 호에서, 다음과 같은 이유로, 보호막 (106) 이 최상위 상호연결 레이어 (103) 의 프로브 접촉 영역 (103A) 상에 형성된다. 프로브를 이용하여 테스트가 수행될 때, 프로브 접촉 영역 (103A) 이 얇게 되기 때문에 프로브 접촉 영역 (103A) 을 보호할 필요가 있다. 또한, 프로브를 이용하여 테스트가 수행될 때, 보호막 (106) 은 프로브 접촉 영역 (103A) 으로부터 생성된 칩들이 외부로 이동되는 것을 방지할 수도 있다.
따라서, 일본 공개특허공보 제 2006-210438 호에서는, 테스트가 보호막 (106) 이 형성되기 전에 프로브를 이용하여 수행된다는 것이 전제된다. 일본 공개특허공보 제 2006-210438 호에서, 테스트가 보호막 (106) 이 형성되기 전에 수행되지 않는다면, 보호막 (106) 을 형성하는 단계를 생각하는 것이 불가능하다.
이에 반해, 본 실시형태에서는, 절연막 (15) 이 형성되기 전에 프로브를 이용하여 테스트가 수행되지 않더라도, 금속막이 제거될 때 제 2 패드 (13) 를 에칭으로부터 보호하기 위해 절연막이 제공된다. 따라서, 본 실시형태에 따른 제조 방법은, 본 발명의 배경기술에서 설명된 점 외에도 상기와 같은 점에서, 일본 공개특허공보 제 2006-210438 호에 개시된 반도체 디바이스 (1) 를 제조하는 방법과 크게 상이하다.
본 발명은 전술한 실시형태에 한정되는 것은 아니며, 본 발명의 다양한 변형 및 변화가 본 발명의 범위 및 사상으로부터 벗어남이 없이 이루어질 수 있다.
전술한 실시형태에서, 제 1 패드 (12) 는 제 2 패드 (13) 에 연결되지 않지만, 본 발명은 여기에 한정되지 않는다. 예를 들어, 제 1 패드 및 제 2 패드가 서로 연결될 수도 있다.
전술한 실시형태에서, 제 1 절연막 (15) 이 제 1 패드 (12) 및 제 2 패드 (13) 상에 형성된 후에, 제 1 패드 (12) 상의 제 1 절연막 (15) 이 선택적으로 제거된다. 하지만, 본 발명은 이것에 한정되지 않는다. 예를 들어, 제 1 절연막 (15) 이 제 2 패드 (13) 상에만 형성될 수도 있다.
본 발명이 전술한 실시형태들에 한정되지 않고, 본 발명의 범위 및 사상으로부터 벗어남이 없이 수정 및 변화될 수도 있음은 명백하다.
도 1 은 본 발명의 일 실시형태에 따른 반도체 디바이스를 제조하는 프로세스를 나타내는 단면도.
도 2 는 반도체 디바이스를 제조하는 프로세스를 나타내는 단면도.
도 3 은 반도체 디바이스를 제조하는 프로세스를 나타내는 단면도.
도 4 는 반도체 디바이스를 제조하는 프로세스를 나타내는 단면도.
도 5 는 반도체 디바이스를 제조하는 프로세스를 나타내는 단면도.
도 6 은 반도체 디바이스를 제조하는 프로세스를 나타내는 단면도.
도 7 은 반도체 디바이스를 제조하는 프로세스를 나타내는 단면도.
도 8 은 종래 기술에 따라 반도체 디바이스를 제조하는 프로세스를 나타내는 단면도.
도 9 는 종래 기술에 따라 반도체 디바이스를 제조하는 프로세스를 나타내는 단면도.
도 10 은 종래 기술에 따라 반도체 디바이스를 제조하는 프로세스를 나타내는 단면도.
도 11 은 종래 기술에 따라 반도체 디바이스를 제조하는 프로세스를 나타내는 단면도.
도 12 는 종래 기술에 따라 반도체 디바이스를 제조하는 프로세스를 나타내는 단면도.
도 13 은 종래 기술에 따라 반도체 디바이스를 제조하는 프로세스를 나타내 는 단면도.
도 14 는 종래 기술에 따라 반도체 디바이스를 제조하는 프로세스를 나타내는 단면도.

Claims (6)

  1. 기판 위에 제 1 패드 및 제 2 패드를 형성하는 단계;
    상기 제 1 패드 위에 제 1 절연막을 형성하지 않고 상기 제 2 패드 위에 상기 제 1 절연막을 형성하는 단계;
    상기 제 1 패드 및 상기 제 2 패드 위에 금속막을 형성하는 단계;
    상기 금속막이 상기 제 1 패드와 전극 사이에 개재되도록 하여 상기 제 1 패드 위에 상기 전극을 형성하는 단계;
    상기 제 2 패드 위의 상기 금속막을 선택적으로 제거하는 단계; 및
    상기 제 2 패드 위의 상기 제 1 절연막을 제거하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 패드 위의 상기 제 1 절연막을 제거하는 단계 후에, 상기 반도체 디바이스를 테스트하기 위해 테스트 디바이스의 프로브를 상기 제 2 패드와 접촉시키는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 패드 위에 제 1 절연막을 형성하지 않고 상기 제 2 패드 위에 상기 제 1 절연막을 형성하는 단계에서, 상기 제 1 패드 및 상기 제 2 패드를 덮도록 상기 제 1 절연막이 형성된 후에, 상기 제 1 패드 위의 상기 제 1 절연막이 선택적으로 제거되고, 상기 제 1 절연막은 상기 제 2 패드 상에 남는, 반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 패드 및 상기 제 2 패드가 상기 기판 위에 형성된 후에, 상기 제 1 패드 및 상기 제 2 패드를 덮도록 제 2 절연막을 형성하는 단계; 및
    상기 제 1 패드의 표면 및 상기 제 2 패드의 표면이 노출되는 개구들을 형성하기 위해 상기 제 2 절연막을 선택적으로 제거하는 단계를 더 포함하며,
    상기 제 1 패드 위에 제 1 절연막을 형성하지 않고 상기 제 2 패드 위에 상기 제 1 절연막을 형성하는 단계는, 상기 제 2 절연막에 상기 개구들을 형성한 후에 수행되고,
    상기 제 2 패드 위의 상기 제 1 절연막을 제거하는 단계에서, 상기 제 1 절연막은 플라즈마 에칭에 의해 제거되는, 반도체 디바이스 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 패드는, 상기 반도체 디바이스를 테스트하기 위해 이용되는 테스트 패드인, 반도체 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 패드 및 상기 제 2 패드 위에 금속막을 형성하는 단계에서, 상기 금속막은 스퍼터링 방법에 의해 형성되는, 반도체 디바이스 제조 방법.
KR1020090131282A 2008-12-26 2009-12-24 반도체 디바이스 제조 방법 KR101071074B1 (ko)

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